KR100524965B1 - 금속 플러그의 산화를 방지할 수 있는 캐패시터 및 그제조방법 - Google Patents

금속 플러그의 산화를 방지할 수 있는 캐패시터 및 그제조방법 Download PDF

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Abstract

본 발명은 금속 플러그의 산화를 방지할 수 있는 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 캐패시터는, 반도체 기판상에 형성되며, 금속 플러그를 구비하는 층간 절연막, 상기 층간 절연막 상에 상기 금속 플러그와 콘택되도록 형성되며 내부에 공동을 갖는 귀금속막과 상기 공동 내부를 충진하는 매립층 및 상기 도전층 및 매립층 사이에 개재되는 산소 차단층을 구비하는 하부 전극, 상기 하부 전극 표면에 형성되는 유전막, 및 유전막 표면에 형성되는 상부 전극을 포함하며, 상기 매립층은 산소가 결핍되어 추가적인 산소 흡수가 가능한 물질이고, 상기 산소 차단층은 상기 금속 플러그에 비하여 산화 특성이 더 우수한 물질로 형성된다.

Description

금속 플러그의 산화를 방지할 수 있는 캐패시터 및 그 제조방법{Capacitor preventing oxidation of metal plug and method for manufacturing the same}
본 발명은 캐패시터 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 하부 전극과 콘택되는 금속 플러그의 산화를 방지할 수 있는 캐패시터 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM 소자의 정보를 저장하는 캐패시터의 경우에도 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 캐패시턴스를 가질 것이 요구되고 있다.
종래에는 높은 캐패시턴스를 확보하기 위하여, 하부 전극을 콘케이브(concave) 또는 실린더(cylinder) 형상으로 제작하고 있으며, 유전막으로 TaO과 같은 고유전막을 사용하고 있다. 이때, 고유전막을 유전막으로 사용하는 경우, 하부 전극과 유전막 사이의 누설 전류를 최소화하기 위하여, 일함수가 높은 귀금속 전극 예를 들어 Ru(Ru) 또는 백금(Pt)을 하부 전극용 물질로 사용한다.
그러나, 콘케이브 형상의 하부 전극은 콘케이브 내벽에서만 캐패시턴스가 발생되므로, 디자인 룰이 감소될수록 콘케이브 내벽간의 거리가 좁아지게 되어, 유전막이 증착되기 어렵다. 그러므로, 고집적 메모리 소자의 하부 전극의 형태로는 적당하지 않다.
한편, 실린더 형상의 하부 전극은 내벽 및 외부에서 캐패시턴스가 발생된다는 장점은 있으나, 이 역시 디자인 룰이 감소될수록 내벽에 유전막이 증착되기 어렵고, 구조적으로도 불안정하다.
이에따라, 현재에는 스택(stack) 방식으로 하부 전극을 구성하고 있으며, 이러한 스택 방식의 하부 전극 구조를 도 1을 참조하여 설명하도록 한다.
도 1에 도시된 바와 같이, 모스(MOS:metal oxide semiconductor) 트랜지스터(도시되지 않음)가 형성되어 있는 반도체 기판(10) 상에 층간 절연막(15)을 형성한다. 그 다음, 층간 절연막(15)의 내부에, 모스 트랜지스터의 접합 영역중 어느 하나, 예를 들어 소오스 영역(도시되지 않음)과 전기적으로 콘택되도록 플러그(20)를 형성한다. 이때, 플러그(20)는 이후 형성될 귀금속 하부 전극과 반응을 일으키지 않는 TiN막으로 형성한다.
그후, TiN 플러그(20)와 콘택되도록 스택 형상으로 하부 전극(25)을 형성한다. 하부 전극(25)은 귀금속, 예를 들어, Ru막으로 형성될 수 있다. 이와같은 Ru 하부 전극(25)은 Ru 소스와 리액턴트(reactant)로서 산소(O2)를 공급하여, CVD(chemical vapor deposition) 방식으로 형성한다. 다음, 하부 전극(25)의 변형을 방지하기 위하여 약 600℃ 이상의 온도에서 전극 열처리 공정(혹은 전처리 공정)을 실시한다.
다음, 하부 전극(25) 표면 및 층간 절연막(15) 상부에 유전막, 예를 들어 TaO막(30)을 증착한다. TaO막(30)은 Ta 소스 및 산소를 공급하여, CVD 방식으로 증착할 수 있다. 이때, TaO막(30)은 유전율 특성을 양호하게 하기 위하여, 산소 분위기에서 증착함이 바람직하다.
그후, 증착된 TaO막(30)의 유전율을 개선하기 위하여, TaO막(30)을 열처리한다. TaO막(30) 상부에 상부 전극(35)을 형성하여, 캐패시터(40)를 완성한다.
그러나, 종래의 캐패시터는 다음과 같은 문제점이 있다.
먼저, 상기한 Ru 하부 전극을 CVD 방식으로 형성하는 경우, 필연적으로 산소가 요구되고, TaO막(30)의 증착 공정 역시 다량의 산소가 요구된다. 여기서, 하부 전극을 산소가 요구되지 않는 PVD(physical vapor deposition)으로 형성할 수 있으나, PVD 방식은 스텝 커버리지(step coverage) 특성이 열악하므로, 고집적 메모리 디바이스 형성시, 스텝 커버리지가 우수한 CVD 방식을 쓰는 것이 일반적이다. 이와같이 하부 전극을 CVD 방식에 의하여 형성함에 따라, 하부 전극(25) 및 TaO막(30) 내부에 다량의 산소가 고용되고, 이들 산소들은 후속의 TaO막 열처리 또는 전극 전처리 공정시 외부 특히, TiN 플러그(20)쪽으로 확산된다. 이로 인하여, TiN 플러그(20) 표면이 산화되고, Ru 하부 전극(25)과 TiN 플러그(20) 계면에 TiO2(50)가 발생된다. 이러한 불필요한 TiO2막에 의하여 하부 전극(25)과 TiN 플러그(20)간에 들뜸 현상(lifting)이 발생되고, 콘택 저항이 증대되어, 페일이 발생된다.
도 2는 TaO막의 열처리 공정에 따른 TiN 플러그(20)의 콘택 저항을 나타낸 그래프이다. 상기 그래프에 의하면, 열처리 전 하부 전극(25)과 TiN 플러그의 콘택 저항은 콘택 구경에 따라, 약 102 내지 104Ω/cnt(콘택수)로 비교적 낮은 편이나, 열처리 공정을 진행하게 되면, 약 109 Ω/cnt 정도로 콘택 저항이 급격히 증대된다. 여기서, 상기 열처리는 예를 들어, 유전막 증착전 전극의 전처리 공정일 수 있다.
더욱이, Ru막으로 스택 형상의 하부 전극을 형성하는 경우, TaO막(30)을 열처리하는 공정 및 그 외의 후속 열처리 공정시, Ru막내의 산소들이 TiN 플러그(20)외에 전극 표면으로도 확산되어, 하부 전극 표면에 응집(agglomeration) 현상이 발생된다. 이로 인하여, 하부 전극의 형태를 유지할 수 없는 문제점이 발생된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 귀금속 하부 전극 내에 고용되어 있는 산소들의 외부로 확산되는 것을 방지하여, 플러그의 산화 및 하부 전극의 응집 현상을 해결할 수 있는 캐패시터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 캐패시터의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 캐패시터는, 반도체 기판상에 금속 플러그를 구비하는 층간 절연막, 상기 층간 절연막 상에 상기 금속 플러그와 콘택되도록 형성되는 스택 형상의 하부 전극, 하부 전극 표면에 형성되는 유전막, 및 상기 유전막 표면에 형성되는 상부 전극을 포함하며, 상기 하부 전극은 내부에 공동(cavity)을 포함하는 귀금속막 및 상기 공동내에 매립된 산소가 결핍된 상태의 매립층을 포함한다.
또한, 본 발명의 다른 실시예에 따른 캐패시터는, 반도체 기판상에 형성되며, 금속 플러그를 구비하는 층간 절연막, 상기 층간 절연막 상에 상기 금속 플러그와 콘택되도록 형성되며 내부에 공동을 갖는 귀금속막과 상기 공동 내부를 충진하는 매립층 및 상기 도전층 및 매립층 사이에 개재되는 산소 차단층을 구비하는 하부 전극, 상기 하부 전극 표면에 형성되는 유전막, 및 유전막 표면에 형성되는 상부 전극을 포함하며, 상기 매립층은 산소가 결핍되어 추가적인 산소 흡수가 가능한 물질이고, 상기 산소 차단층은 상기 금속 플러그에 비하여 산화 특성이 더 우수한 물질로 형성된다.
상기 금속 플러그는 TiN으로 구성될 수 있고, 상기 귀금속막은 Ru, Pt, Ir, Os, Pd, W 및 Co 중 선택되는 하나로 형성될 수 있다.
상기 매립층은 TaO, TiO2, SiN 및 Si 중 선택되는 하나로 형성될 수 있으며, 상기 산소 차단층은 Ti, Ti 과잉(Ti-rich) TiN, Al, W 및 TaN 중 선택되는 하나로 형성될 수 있다.
본 발명의 다른 견지에 따른 캐패시터의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 층간 절연막을 형성하고, 상기 층간 절연막 내부의 소정 부분에 금속 플러그를 형성한다. 그러고 나서, 상기 금속 플러그와 전기적으로 콘택되며, 내부에 공동을 갖는 귀금속막과 상기 공동 내부에 충진된 매립층을 포함하는 하부 전극을 형성한다. 그후, 상기 하부 전극 표면에 유전막을 형성하고, 상기 유전막 상부에 상부 전극을 형성한다.
또한, 본 발명의 다른 실시예에 따른 캐패시터의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 층간 절연막을 형성한다음, 상기 층간 절연막 내부의 소정 부분에 금속 플러그를 형성하고, 상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성한다. 그후에, 상기 금속 플러그 및 그 인접 영역이 노출되도록 몰드 산화막 및 에치 스톱퍼를 식각하여, 하부 전극 영역을 형성한다음, 상기 몰드 산화막 상부에 귀금속막, 산소 차단층 및 매립층을 순차적으로 적층한다. 그후, 상기 매립층, 산소 차단층 및 귀금속막을 평탄화하여, 상기 하부 전극 영역에 매립한다음, 상기 몰드 산화막을 제거하여, 하부 전극을 형성한다. 그후, 상기 하부 전극 표면에 유전막을 형성하고, 상기 유전막 상부에 상부 전극을 형성한다.
상기 귀금속막은 Ru, Pt, Ir, Os, Pd, W 및 Co 중 선택되는 하나로 형성할 수 있으며, 상기 산소 차단층은 상기 금속 플러그보다 산화 특성이 우수한 물질, 예를 들어, 상기 금속 플러그가 TiN 물질로 형성하는 경우, 상기 산소 차단층은 Ti, Ti 과잉(Ti-rich) TiN, Al, W 및 TaN 중 선택되는 하나로 형성한다.
또한, 매립층은 몰드 산화막과 식각 선택비가 상이한 물질, 예를 들어, TaO, TiO2, SiN 및 Si 중 선택되는 하나로 형성할 수 있다. 바람직하게는, 매립층은 질소 분위기에서 증착된 TaO막으로 형성할 수 있다.
상기 몰드 산화막은 실리콘 산화막을 제거하기 위한 식각 케미컬에 의하여 제거하는 것이 바람직하다. 상기 하부 전극을 형성하는 단계와, 상기 유전막을 형성하는 단계 사이에, 상기 하부 전극을 열처리하는 단계를 더 포함할 수 있다. 상기 하부 전극을 열처리하는 단계는, 비활성 가스 분위기에서 400 내지 750℃ 온도로 진행할 수 있다.
또한, 상기 유전막을 형성하는 단계는, 상기 하부 전극 표면에 산소 분위기에서 TaO막을 증착하는 단계, 및 상기 TaO막의 적어도 일부가 결정화되도록 열처리하는 단계를 포함할 수 있다. 이때, 상기 TaO막을 열처리하는 단계는, 질소 분위기에서 600 내지 700℃의 온도에서 진행된다.
또한, 본 발명의 또 다른 실시예에 따른 캐패시터의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 층간 절연막을 형성하고, 상기 층간 절연막 내부의 소정 부분에 금속 플러그를 형성한다. 그후, 상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성한다음, 상기 금속 플러그 및 그 인접 영역이 노출되도록 몰드 산화막 및 에치 스톱퍼를 식각하여, 하부 전극 영역을 형성한다. 그후에, 상기 몰드 산화막 상부에 귀금속막, 산소 차단층 및 매립층을 순차적으로 적층하고, 상기 매립층, 산소 차단층 및 귀금속막을 평탄화하여, 상기 하부 전극 영역에 매립한다. 그후, 상기 결과물을 열처리한다음, 상기 몰드 산화막 및 매립층을 제거하고, 상기 산소 차단층을 제거하여, 하부 전극을 형성한다. 그후에, 상기 하부 전극 표면에 유전막을 형성한다음, 상기 유전막 상부에 상부 전극을 형성한다. 이때, 상기 매립층은 상기 몰드 산화막과 동일한 식각 선택비를 갖는 물질임이 바람직하다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
도 3은 본 발명의 실시예 1에 따른 캐패시터의 단면도이고, 도 4a 내지 도 4c는 본 발명의 실시예 1에 따른 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(100) 상에 층간 절연막(105)이 형성되어 있다. 도면에 도시되지는 않았지만, 반도체 기판(100) 상부에 게이트, 소오스 및 드레인으로 구성되는 모스 트랜지스터, 비트 라인 및 연결 패드들이 형성되어 있다.
층간 절연막(105) 내부에 소스와 전기적으로 연결되도록 플러그(110)가 형성된다. 플러그(110)는 이후 형성될 귀금속 하부 전극과 접촉 특성을 개선하면서 도전 특성이 우수한 금속 물질로 형성한다. 종래의 플러그는 대부분 도핑된 폴리실리콘막으로 형성되고 있었으나, 도핑된 폴리실리콘막은 저항이 높고, 귀금속으로 된 하부 전극 물질과 실리사이드 반응을 일으켜서 부피 팽창을 일으키게 되므로, 하부 전극과의 접촉 부위에 리프팅을 유발한다. 이에따라, 현재에는 하부 전극과 소오스(또는 소스와 연결되는 연결 패드)를 연결하는 플러그로서 도전 특성이 우수하며 하부 전극 물질과 쉽게 반응하지 않는 TiN 물질을 사용하고 있다.
층간 절연막(105) 상부에 플러그(110)와 콘택되도록 하부 전극(145)이 형성된다. 하부 전극(145)은 내부에 공동(cavity)을 갖는 Ru막(130), 공동내에 충진되는 매립층(140) 및 Ru막(130)과 매립층(140) 사이에 개재되는 산소 차단층(140)을 포함한다.
여기서, Ru막(130)은 하부 전극(145)에서 실질적인 전극의 역할을 하며, Ru막 대신 Pt, Ir, Os, Pd, W 및 Co와 같은 귀금속막 중 어느 하나가 이용될 수 있다.
매립층(140)은 Ru막(130)내의 공동내에 매립되며, 식각 케미컬, 특히 실리콘 산화막을 제거하기 위한 식각 케미컬에 의하여 녹지 않으면서 산화가 가능한 물질, 바람직하게는 추가적으로 산소를 흡수할 수 있는 물질이 이용된다. 이러한 매립층(140)으로는 예를 들어 TaO, TiO2, SiN 및 Si 중 선택되는 하나가 이용될 수 있으며, 본 실시예에서는 산소가 결핍된 상태의 TaO막이 이용될 수 있다.
산소 차단층(135)은 플러그(110)를 구성하는 TiN막보다 산화 특성이 우수한막, 예를 들어, Ti, Ti 과잉(Ti-rich) TiN, Al, W 및 TaN 중 어느 하나일 수 있다.
하부 전극(145) 양측의 층간 절연막(105) 상부에는 에치 스톱퍼(115)가 덮혀져 있어, 층간 절연막(105)을 보호한다.
이러한 하부 전극(145) 표면에 유전막으로 TaO막(150)이 피복된다. 이때, TaO막(150)은 높은 유전율을 가질 수 있도록 일부 또는 전체적으로 결정성을 가질 수 있다.
유전막인 TaO막(150) 표면에 상부 전극(155)이 형성되어, 캐패시터(160)가 완성된다. 이때, 상부 전극(155)은 예를 들어 귀금속막일 수 있다.
이하, 상기한 캐패시터의 제조방법에 대해 도 4a 내지 도 4c를 참조하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 모스 트랜지스터(도시되지 않음), 비트 라인(도시되지 않음) 및 연결 패드(도시되지 않음)가 형성되어 있는 반도체 기판(100) 상부에 층간 절연막(105)을 증착한다. 이때, 층간 절연막(105)은 일반적인 실리콘 산화막으로 형성될 수 있다. 그 다음, 모스 트랜지스터의 소오스 또는 소오스와 연결된 연결 패드가 노출되도록 층간 절연막(105)을 식각하여 콘택홀(도시되지 않음)을 형성한다. 그후, 층간 절연막(105) 상부에 콘택홀이 충진되도록 TiN막을 증착하고, TiN막을 화학적 기계적 연마 또는 에치백과 같은 평탄화 처리를 실시하여, 층간 절연막(105) 내부에 TiN 플러그(110)를 형성한다.
다음, TiN 플러그(110)가 형성되어 있는 층간 절연막(105) 상부에 에치 스톱퍼(115) 및 몰드 산화막(120)을 순차적으로 증착한다. 에치 스톱퍼(115)는 하부의 층간 절연막(105)을 보호하기 위한 막으로서, 층간 절연막(105)과는 식각 선택비가 상이한 물질, 예를 들어 실리콘 질화막(SiN)이 이용된다. 한편, 몰드 산화막(120)은 이후 제거가 용이한 막으로서, 예를 들어, TEOS(tetraethoxysilane)막 또는 SOG(spin on glass)막으로 형성할 수 있다.
그후, 플러그(110)가 형성되어 있는 영역이 노출되도록 몰드 산화막(120) 및 에치 스톱퍼(115)를 식각하여, 하부 전극 영역(125)을 한정한다.
다음, 도 4b에 도시된 바와 같이, 노출된 플러그(110)와 콘택되도록 귀금속막, 예를 들어 Ru막(130)을 증착한다. 이때, Ru막(130)은 스텝 커버리지를 개선하기 위하여, Ru 소스 및 산소를 공급하여 CVD 방식으로 형성한다. 아울러, Ru막(130)은 예를 들어 200 내지 500Å의 두께로 형성될 수 있다.
Ru막(130) 상부에 산소 차단층(135)을 증착한다. 산소 차단층(135)으로는 플러그(110)를 구성하는 막보다 산화 특성이 우수한 막이 이용될 수 있으며, 상술한 바와 같이 Ti, Ti 과잉(Ti-rich) TiN, Al, W 및 TaN막이 이용될 수 있다. 이러한 산소 차단층(135)은 예를 들어 CVD 방식에 의하여 50 내지 200Å 두께로 형성될 수 있다.
그후, 산소 차단층(135) 상부에 하부 전극 영역(125)이 매립되도록 매립층(140)을 형성한다. 매립층(140)은 식각 케미컬, 특히 실리콘 산화막을 제거하기 위한 식각 케미컬에 의하여 녹지 않는 물질 즉, 상기 몰드 산화막(120)과 식각 선택비가 상이한 물질이면서 추가적인 산소 흡수가 가능한 물질 예를 들어, TaO, TiO2, SiN 및 Si로 형성될 수 있다. 본 실시예에서 매립층(140)은 TaO 물질을 사용하였으며, 산소가 결핍된 상태로 되도록 질소(N2) 분위기에서 증착하였다.
그후, 도 4c에서와 같이, 매립층(140), 산소 차단층(135) 및 Ru막(130)을 몰드 산화막(120) 표면이 노출되도록 화학적 기계적 연마 또는 에치백등의 평탄화 공정을 통하여, 하부 전극 영역(125: 도 4a 참조)에 매립된 스택 형상의 하부 전극(145)을 형성한다. 그후, 실리콘 산화막을 제거하기 위한 식각 케미컬, 예를 들어 HF 포함 용액을 이용하여, 몰드 산화막(120)을 제거한다. 이때, 상기 하부 전극 영역(125)내에 있는 매립층(140)은 상기 실리콘 산화막을 제거하기 위한 식각 케미컬에 녹지 않으므로 제거되지 않는다. 이에따라, 층간 절연막(105) 상부에 스택 형상의 하부 전극(145) 및 그 양측에 에치 스톱퍼(115)가 남게 된다. 또한, 실리콘 산화막 계열로 형성되는 층간 절연막(105)은 에치 스톱퍼(115)에 상기 실리콘 산화막을 제거하기 위한 식각 케미컬에 의하여 보호된다.
다음, 다시 도 3을 참조하여, 유전막을 형성하기 이전, 하부 전극(145)의 변형을 방지하기 위하여, 결과물을 비활성 가스 분위기, 예를 들어, 질소 분위기에서 400 내지 750℃의 온도에서 전처리한다. 이러한 전처리 공정에 의하여 하부 전극(145)을 구성하는 Ru막(130)의 그레인이 성장되고, 조밀해진다. 이에따라, 이후 유전막 증착시, 산소의 침투를 추가적으로 방지할 수 있다.
전처리 공정을 마친 후, 하부 전극(145) 표면에 유전막으로서 TaO막(150)을 증착한다. 이때, TaO막(150)은 유전율 특성을 개선하기 위하여 산소(O2) 분위기에서 증착함이 바람직하다. 또한, TaO막(150)의 증착을 마친 후, TaO막(150)의 유전율을 보다 향상시키기 위하여, 600 내지 700℃의 온도에서 TaO막(150)을 열처리한다. 즉, 상기 TaO막(150)은 증착 직후에는 비정질 상태이므로, 유전율이 낮다. 이에따라, 상기의 온도에서의 열처리를 진행하면, TaO막(150)이 일부 또는 전체가 결정화되어, 유전율이 개선된다. 아울러, 상기 열처리 공정은 추가적인 산소의 도입을 방지하기 위하여, 질소 분위기에서 진행함이 바람직하다.
그 다음, 유전막인 TaO막(150) 상부에 귀금속막을 증착한후, 상기 귀금속막을 소정 부분 패터닝하여, 상부 전극(155)을 형성하고, 이에따라 캐패시터(160)가 완성된다.
이와같은 본 발명의 캐패시터는 하부 전극(145)내에 TiN 플러그보다 산화가 상대적으로 빠른 산소 차단층(135)이 구비되어 있다. 이러한 산소 차단층(135)은 후속의 열처리 공정시 Ru막(130)내의 산소 및 TaO막(150)내의 산소가 TiN 플러그쪽으로 확산되는 것을 차단한다. 즉, 산소 차단층(135)은 TiN 플러그(110) 보다 산화 특성이 우수하므로, 열처리 공정시 TiN 플러그(110)쪽으로 확산되는 산소들을 흡수한다.
또한, 매립층(140)은 상술한 바와 같이 산화가 가능한 막으로서, Ru막(130) 및 TaO막(150)내에 산소를 추가적으로 흡수한다. 이에따라, 열처리 공정시, Ru막(130) 및 TaO막(150)내의 대부분의 산소들이 산소 차단층(135) 및 매립층(130)으로 흡수되어, TiN 플러그(110)쪽으로의 이동을 배제할 수 있다.
도 5 및 도 6은 열처리 전, 후 하부 전극 및 TiN 플러그의 산소 분포를 보여주는 AES(Auger electron spectroscopy) 분석 결과이다. 참고로 AES 분석은 막질을 소정의 원자로 스퍼터링한다음, 방출되는 성분에 의하여, 막질의 성분을 분석하는 방법이다.
먼저, 도 5는 하부 전극(145)이 완성된 상태에서 전처리 없이 AES 분석을 실시한 것으로서, 산소 원자들은 산소는 TiN 플러그(110)와 Ru막(130) 사이의 계면, Ru막(130) 및 Ru막(130)과 산소 차단층(135) 사이 계면에 분포된다.
그후, 하부 전극(145)을 약 650 내지 750℃의 온도에서 열처리하면, 도 6에 도시된 바와 같이, 산소 원자들이 상대적으로 산화 특성이 우수한 산소 차단층(135)으로 이동되고, TiN 플러그(110)와 Ru막(130) 사이에는 산소가 거의 존재하지 않게 된다. 결과적으로, 열처리 공정을 진행하였을 때, Ru막내의 산소들은 대부분 산소 차단층(135)으로 이동되는 것이 관찰되었으며, 이러한 결과, TiN 플러그(110) 표면에 산화가 발생되지 않음을 알 수 있다.
한편, 도 7은 다양한 조건으로 하부 전극이 형성된 웨이퍼 각각에 대한 TiN 플러그의 콘택 저항을 나타낸 그래프이다. 도 7에서 x축은 웨이퍼 번호를 나타낸 것으로, 웨이퍼 번호 02는 웨이퍼 상에 산소의 공급 없이 PVD(physical vapor deposition) 방식으로 Ru막을 형성하는 경우이고, 06은 Ru막(CVD)/전처리 공정을 진행한 웨이퍼이다. 또한, 08은 본 발명에 따른 Ru막(CVD)/산소 차단층(티타늄 과잉 TiN)/매립층(TaO)/전처리 공정을 진행한 웨이퍼이고, 10은 본 발명과 같이 Ru막(CVD)/산소 차단층(티타늄 과잉 TiN)/매립층(TaO)/전처리 공정/유전막(TaO)/유전막 열처리 공정은 진행한 웨이퍼이다.
웨이퍼 번호 06과 같이 Ru막을 CVD 방식으로 형성하고, 전처리 공정을 실시하면, TiN 플러그 표면에 산화가 발생되어, 108Ω/cnt 이상의 높은 저항을 갖는다. 하지만, 본 발명과 같이 산소 차단층(135)을 형성하는 경우, 웨이퍼 08 및 10과 같이 산소가 요구되지 않는 PVD 방식으로 Ru막을 형성하는 경우의 콘택 저항에 준하는 낮은 1000Ω/cnt 이하의 콘택 저항을 갖게 된다.
(실시예 2)
도 8은 본 발명의 실시예 2에 따른 캐패시터의 단면도이다. 또한, 앞서 설명한 실시예와 동일한 부분에 대하여는 동일 부호를 부여할 것이며, 중복되는 부분에 대하여는 중복 설명을 배제하기로 한다.
도 8에 도시된 바와 같이, 본 실시예에서의 하부 전극(146)은 내부에 공동을 갖는 Ru막(130)을 포함하며, Ru막(130)의 공동에는 매립층(140)만이 충진될 수 있다.
상술한 바와 같이 Ru막(130) 대신 그 밖의 다른 귀금속막이 이용될 수 있고, 매립층(140) 역시 상술한 실시예와 동일하게 식각 케미컬, 특히 실리콘 산화막을 제거하기 위한 식각 케미컬에 의하여 녹지 않는 물질 즉, 상기 몰드 산화막(120)과 식각 선택비를 가지면서 추가적인 산소 흡수가 가능한 물질로 형성된다. 이러한 매립층(140)으로는 TaO, TiO2, SiN 및 Si 중 선택되는 하나가 이용될 수 있으며, 본 실시예에서는 질소 분위기에서 증착된 TaO막을 이용한다. 유전막 및 상부 전극은 상기한 실시예1과 동일할 수 있다.
이러한 본 실시예에 따른 캐패시터는 다음과 같은 방법으로 제작될 수 있다.
우선, 상기한 도 4a와 같은 상태에서, Ru막(130) 및 매립층(140)을 순차적으로 적층한다. 이어서, 매립층(140) 및 Ru막(130)을 몰드 산화막(120) 표면이 노출되도록 평탄화한 후, 몰드 산화막(120)을 식각 케미컬에 의하여 제거하여, 하부 전극(146)을 완성한다.
그후, 앞서 설명한 실시예 1과 같이, 하부 전극(146)을 전처리하는 공정, 유전막 형성공정, 유전막 열처리 공정 및 상부 전극 형성 공정을 순차적으로 진행할 수 있다.
본 실시예에 의하면, 이후 열처리 공정시, Ru막(130) 및 유전막(도시되지 않음)내의 산소들이 매립층(140)에 의하여 일부 흡수되므로, 플러그(110)쪽으로 산소가 이동되는 것을 방지할 수 있다.
(실시예 3)
도 9a 내지 도 9c는 본 발명의 실시예 3에 따른 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다. 본 실시예 역시, 앞서 설명된 실시예와 동일한 부분에 대하여는 동일한 부호를 부여하고, 중복되는 부분의 설명 역시 생략하도록 한다. 또한, 본 발명은 상기한 실시예 1의 도 4a에서 산소 차단층(135)을 형성하는 공정까지는 동일하며, 그 이후의 공정에 대하여만 설명하도록 한다.
도 9a를 참조하여, 산소 차단층(135) 상부에 상기 하부 전극 영역(125)이 충진되도록 매립층(142)을 형성한다. 이때, 산소 차단층(135)은 상술한 실시예들과 마찬가지로 금속 플러그(110) 즉, TiN 플러그(110)보다 산화 특성이 우수한 물질, 예를 들어, Ti, Ti 과잉(Ti-rich) TiN, Al, W 및 TaN막 중 선택되는 하나로 형성된다. 매립층(142)은 식각 케미컬에 의하여 제거가 용이한 물질로서, 예를 들어 몰드 산화막(120) 물질과 식각 선택비가 유사한 물질로 형성한다.
그 다음, 도 9b에 도시된 바와 같이, 매립층(142), 산소 차단층(135) 및 Ru막(130)을 몰드 산화막(120) 표면이 노출될 때까지 화학적 기계적 연마 또는 에치백등으로 평탄화한다. 그리고 나서, 이후 유전막 열처리 공정시, Ru막(130)의 변형을 방지하기 위하여, 반도체 기판 결과물을 비활성 가스 분위기, 예를 들어 질소 분위기에서 400 내지 750℃의 온도로 열처리 공정을 실시한다. 이때, 상기한 열처리 공정에 의하여 Ru막(130) 내부의 산소들이 외부 특히, TiN 플러그(110)쪽으로 확산될 수 있다. 그러나, 본 실시예에서는 Ru막(130) 상부에 TiN 플러그(110)보다 산화 특성이 우수한 산소 차단층(135)이 형성되어 있으므로, Ru막(130)내의 대부분의 산소들이 산소 차단층(135)에 흡착된다. 이에따라, TiN 플러그(110)로의 산소 이동이 차단되어, TiN 플러그(110)의 산화가 방지된다.
그후, 도 9c에 도시된 바와 같이, 결과물을 실리콘 산화막을 제거하기 위한 식각 케미컬에 침지하여, 몰드 산화막(120) 및 몰드 산화막(120)과 유사한 식각 선택비를 갖는 매립층(142)을 제거한다. 그리고 나서, Ru막(130) 표면에 잔류하는 산소 차단층(135)을 제거하여, 실린더 형상의 하부 전극(131)을 형성한다.
본 실시예에 의하면, Ru막(130) 표면에 산소 차단층(135) 및 매립층(142)을 형성하고, 전극 열처리를 진행하면서 Ru막(130)내의 산소를 산소 차단층(135)으로 배출시킨다음, 산소 차단층(135) 및 매립층(142)을 제거하여, 실린더 형태의 전극을 형성할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 하부 전극을 공동을 갖는 귀금속막, 공동 내부를 충진하는 매립층 및/또는 귀금속막과 매립층 사이에 개재되는 산소 차단층으로 구성한다. 이때, 매립층은 식각 케미컬에 녹지 않으면서 추가적인 산소 흡수가 가능한 물질로 형성하고, 산소 차단층은 하부 전극과 콘택되는 금속 플러그보다 산화 특성이 우수한 물질로 형성한다.
이에따라, 후속의 열처리 공정시 귀금속막 및 유전막내에 잔류하는 산소들이 금속 플러그보다 산화 특성이 우수한 산소 차단층에 대부분 흡착되고, 추가적으로 산소들이 매립층에 흡수되므로, 산소들이 플러그쪽으로 이동되는 것이 배제되어, 플러그의 산화가 방지된다.
따라서, 플러그와 하부 전극 사이의 콘택 저항이 감소되어, 캐패시터의 전기적 특성을 개선시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 종래의 스택형 하부 전극을 갖는 캐패시터의 단면도이다.
도 2는 열처리에 따른 TiN 플러그의 콘택 저항을 보여주는 그래프이다.
도 3은 본 발명의 실시예 1에 따른 캐패시터의 단면도이다.
도 4a 내지 도 4c는 본 발명의 실시예 1에 따른 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 5 및 도 6은 열처리 전, 후 하부 전극 및 TiN 플러그의 산소 분포를 보여주는 AES(Auger electron spectroscopy) 분석 결과이다.
도 7은 다양한 조건으로 하부 전극이 형성된 웨이퍼 각각에 대한 TiN 플러그의 콘택 저항을 나타낸 그래프이다.
도 8은 본 발명의 실시예 2에 따른 캐패시터의 단면도이다.
도 9a 내지 도 9c는 본 발명의 실시예 3에 따른 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 105 : 층간 절연막
110 : 플러그 115 : 에치 스톱퍼
120 : 몰드 산화막 125 : 하부 전극 영역
130 : Ru막 135 : 산소 차단층
140,142 : 매립층 145,146 : 하부 전극
150 : TaO막 155 : 상부 전극

Claims (42)

  1. 반도체 기판;
    상기 반도체 기판상에 형성되며, 금속 플러그를 구비하는 층간 절연막;
    상기 층간 절연막 상에 상기 금속 플러그와 콘택되도록 형성되는 스택 형상의 하부 전극;
    하부 전극 표면에 형성되는 유전막; 및
    상기 유전막 표면에 형성되는 상부 전극을 포함하며,
    상기 하부 전극은 내부에 공동(cavity)을 포함하는 귀금속막; 및
    상기 공동내에 매립된 산소가 결핍된 상태의 매립층을 포함하는 것을 특징으로 하는 캐패시터.
  2. 제 1 항에 있어서, 상기 금속 플러그는 TiN으로 구성되는 것을 특징으로 하는 캐패시터.
  3. 제 1 항에 있어서, 상기 귀금속막은 Ru, Pt, Ir, Os, Pd, W 및 Co 중 선택되는 하나인 것을 특징으로 하는 캐패시터.
  4. 제 1 항에 있어서, 상기 매립층은 TaO, TiO2, SiN 및 Si 중 선택되는 하나인 것을 특징으로 하는 캐패시터.
  5. 제 1 항에 있어서, 상기 귀금속막과 상기 매립층 사이에 산소 차단층이 더 개재되어 있는 것을 특징으로 하는 캐패시터.
  6. 제 5 항에 있어서, 상기 산소 차단층은 상기 금속 플러그보다 산화 특성이 우수한 물질로 형성되는 것을 특징으로 하는 캐패시터.
  7. 제 6 항에 있어서, 상기 산소 차단층은 Ti, Ti 과잉(Ti-rich) TiN, Al, W 및 TaN 중 선택되는 하나로 형성되는 것을 특징으로 하는 캐패시터.
  8. 반도체 기판;
    상기 반도체 기판상에 형성되며, 금속 플러그를 구비하는 층간 절연막;
    상기 층간 절연막 상에 상기 금속 플러그와 콘택되도록 형성되며, 내부에 공동을 갖는 귀금속막과, 상기 공동 내부를 충진하는 매립층, 및 상기 도전층 및 매립층 사이에 개재되는 산소 차단층을 구비하는 하부 전극;
    상기 하부 전극 표면에 형성되는 유전막; 및
    유전막 표면에 형성되는 상부 전극을 포함하며,
    상기 매립층은 산소가 결핍되어 추가적인 산소 흡수가 가능한 물질이고,
    상기 산소 차단층은 상기 금속 플러그에 비하여 산화 특성이 더 우수한 물질로 형성되는 것을 특징으로 하는 캐패시터.
  9. 제 8 항에 있어서, 상기 금속 플러그는 TiN으로 구성되는 것을 특징으로 하는 캐패시터.
  10. 제 8 항에 있어서, 상기 귀금속막은 Ru, Pt, Ir, Os, Pd, W 및 Co 중 선택되는 하나인 것을 특징으로 하는 캐패시터.
  11. 제 8 항에 있어서, 상기 매립층은 TaO, TiO2, SiN 및 Si 중 선택되는 하나인 것을 특징으로 하는 캐패시터.
  12. 제 9 항에 있어서, 상기 산소 차단층은 Ti, Ti 과잉(Ti-rich) TiN, Al, W 및 TaN 중 선택되는 하나로 형성되는 것을 특징으로 하는 캐패시터.
  13. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 내부의 소정 부분에 금속 플러그를 형성하는 단계;
    상기 금속 플러그와 전기적으로 콘택되며, 내부에 공동을 갖는 귀금속막과 상기 공동 내부에 충진된 매립층을 포함하는 하부 전극을 형성하는 단계;
    상기 하부 전극 표면에 유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  14. 제 13 항에 있어서, 상기 하부 전극을 형성하는 단계는,
    상기 금속 플러그가 형성된 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 순차적으로 적층하는 단계;
    상기 플러그 및 플러그 주변 영역이 노출되도록 몰드 산화막 및 에치 스톱퍼를 소정 부분 식각하여 하부 전극 영역을 한정하는 단계;
    상기 몰드 산화막 상부에 귀금속막을 증착하는 단계;
    상기 귀금속막 상부에 상기 하부 전극 영역이 충진되도록, 상기 몰드 산화막과 식각 선택비가 상이한 매립층을 증착하는 단계;
    상기 매립층 및 귀금속막을 상기 몰드 산화막이 노출되도록 평탄화하는 단계; 및
    상기 몰드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  15. 제 14 항에 있어서, 상기 귀금속막은 Ru, Pt, Ir, Os, Pd, W 및 Co 중 선택되는 하나로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  16. 제 14 항에 있어서, 상기 매립층은 산소가 결핍되어 있는 상태의 TaO, TiO2, SiN 및 Si 중 선택되는 하나로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  17. 제 16 항에 있어서, 상기 매립층은 질소 분위기에서 증착된 TaO막인 것을 특징으로 하는 캐패시터의 제조방법.
  18. 제 14 항에 있어서, 상기 귀금속막을 증착하는 단계와, 상기 매립층을 증착하는 단계 사이에, 산소 차단층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조방법.
  19. 제 18 항에 있어서, 상기 산소 차단층은 상기 금속 플러그보다 산화 특성이 우수한 물질로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  20. 제 19 항에 있어서, 상기 금속 플러그가 TiN 물질로 형성하는 경우,
    상기 산소 차단층은 Ti, Ti 과잉(Ti-rich) TiN, Al, W 및 TaN 중 선택되는 하나로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  21. 제 13 항에 있어서, 상기 몰드 산화막은 실리콘 산화막을 제거하기 위한 식각 케미컬에 의하여 제거하는 것을 특징으로 하는 캐패시터의 제조방법.
  22. 제 13 항에 있어서, 상기 하부 전극을 형성하는 단계와, 상기 유전막을 형성하는 단계 사이에, 상기 하부 전극을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조방법.
  23. 제 22 항에 있어서, 상기 하부 전극을 열처리하는 단계는,
    비활성 가스 분위기에서 400 내지 750℃ 온도로 진행하는 것을 특징으로 하는 것을 특징으로 하는 캐패시터의 제조방법.
  24. 제 13 항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 하부 전극 표면에 산소 분위기에서 TaO막을 증착하는 단계; 및
    상기 TaO막의 적어도 일부가 결정화되도록 열처리하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조방법.
  25. 제 24 항에 있어서, 상기 TaO막을 열처리하는 단계는, 질소 분위기에서 600 내지 700℃의 온도에서 진행되는 것을 특징으로 하는 캐패시터의 제조방법.
  26. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 내부의 소정 부분에 금속 플러그를 형성하는 단계;
    상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성하는 단계;
    상기 금속 플러그 및 그 인접 영역이 노출되도록 몰드 산화막 및 에치 스톱퍼를 식각하여, 하부 전극 영역을 형성하는 단계;
    상기 몰드 산화막 상부에 귀금속막, 산소 차단층 및 매립층을 순차적으로 적층하는 단계;
    상기 매립층, 산소 차단층 및 귀금속막을 평탄화하여, 상기 하부 전극 영역에 매립하는 단계;
    상기 몰드 산화막을 제거하여, 하부 전극을 형성하는 단계;
    상기 하부 전극 표면에 유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  27. 제 26 항에 있어서, 상기 귀금속막은 Ru, Pt, Ir, Os, Pd, W 및 Co 중 선택되는 하나로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  28. 제 26 항에 있어서, 상기 산소 차단층은 상기 금속 플러그보다 산화 특성이 우수한 물질로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  29. 제 28 항에 있어서, 상기 금속 플러그가 TiN 물질로 형성하는 경우,
    상기 산소 차단층은 Ti, Ti 과잉(Ti-rich) TiN, Al, W 및 TaN 중 어느 하나로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  30. 제 26 항에 있어서, 상기 매립층은 TaO, TiO2, SiN 및 Si 중 선택되는 하나로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  31. 제 26 항에 있어서, 상기 매립층은 질소 분위기에서 증착된 TaO막으로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  32. 제 26 항에 있어서, 상기 몰드 산화막은 실리콘 산화막을 제거하기 위한 식각 케미컬에 의하여 제거하는 것을 특징으로 하는 캐패시터의 제조방법.
  33. 제 26 항에 있어서, 상기 하부 전극을 형성하는 단계와, 상기 유전막을 형성하는 단계 사이에, 상기 하부 전극을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조방법.
  34. 제 33 항에 있어서, 상기 하부 전극을 열처리하는 단계는,
    비활성 가스 분위기에서 400 내지 750℃ 온도로 진행하는 것을 특징으로 하는 것을 특징으로 하는 캐패시터의 제조방법.
  35. 제 26 항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 하부 전극 표면에 산소 분위기에서 TaO막을 증착하는 단계; 및
    상기 TaO막의 적어도 일부가 결정화되도록 열처리하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조방법.
  36. 제 35 항에 있어서, 상기 TaO막을 열처리하는 단계는, 질소 분위기에서 600 내지 700℃의 온도에서 진행되는 것을 특징으로 하는 캐패시터의 제조방법.
  37. 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 내부의 소정 부분에 금속 플러그를 형성하는 단계;
    상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성하는 단계;
    상기 금속 플러그 및 그 인접 영역이 노출되도록 몰드 산화막 및 에치 스톱퍼를 식각하여, 하부 전극 영역을 형성하는 단계;
    상기 몰드 산화막 상부에 귀금속막, 산소 차단층 및 매립층을 순차적으로 적층하는 단계;
    상기 매립층, 산소 차단층 및 귀금속막을 평탄화하여, 상기 하부 전극 영역에 매립하는 단계;
    상기 결과물을 열처리하는 단계;
    상기 몰드 산화막 및 매립층을 제거하는 단계;
    상기 산소 차단층을 제거하여, 하부 전극을 형성하는 단계;
    상기 하부 전극 표면에 유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  38. 제 37 항에 있어서, 상기 산소 차단층은 상기 금속 플러그보다 산화 특성이 우수한 물질로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  39. 제 38 항에 있어서, 상기 금속 플러그가 TiN 물질로 형성하는 경우,
    상기 산소 차단층은 Ti, Ti 과잉(Ti-rich) TiN, Al, W 및 TaN 중 어느 하나로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  40. 제 37 항에 있어서, 상기 매립층은 상기 몰드 산화막과 동일한 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
  41. 제 37 항에 있어서, 상기 몰드 산화막은 실리콘 산화막을 제거하기 위한 식각 케미컬에 의하여 제거하는 것을 특징으로 하는 캐패시터의 제조방법.
  42. 제 37 항에 있어서, 상기 열처리하는 단계는,
    비활성 가스 분위기에서 400 내지 750℃ 온도로 진행하는 것을 특징으로 하는 것을 특징으로 하는 캐패시터의 제조방법.
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