KR100712502B1 - 금속-유전막-금속 캐패시터 및 그 제조방법 - Google Patents
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Abstract
하부 전극을 형성하기 위한 습식 식각 공정시, 하부 전극의 하단에 위치하는 막들의 유실을 방지할 수 있는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터는, 제 1 도전막, 상기 제 1 도전막 상부에 형성되는 케미컬 베리어층 및 상기 케미컬 베리어층 상부에 형성되는 제 2 도전막으로 구성되는 하부 전극, 상기 하부 전극 표면에 형성되는 유전막, 및 상기 유전막 표면에 형성되는 상부 전극을 포함한다. 상기 케미컬 베리어층은 상기 제 1 및 제 2 도전막과 서로 다른 물질이며, 상기 제 1 및 제 2 도전막의 두께보다 얇은 두께를 갖는다.
케미컬 베리어층, 하부 전극, TiN, MIM
Description
도 1a 내지 도 1c는 종래의 MIM 캐패시터 제조방법을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 MIM 캐패시터를 나타낸 단면도이다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 MIM 캐패시터의 제조방법을 나타낸 단면도이다.
도 4는 CVD 방식에 의해 티타늄 질화막을 형성하는 방법을 설명하기 위한 도면이다.
도 5는 ALD 방식에 의해 티타늄 질화막을 형성하는 방법을 설명하기 위한 도면이다.
도 6은 SFD 방식에 의해 티타늄 질화막을 형성하는 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따라 제작된 MIM 캐패시터와 종래 기술에 따른 MIM 캐패시터의 디펙트 수를 비교한 그래프이다.
본 발명음 금속-유전막-금속(Metal-insulator-Metal: 이하, MIM) 캐패시터 및 그 제조방법에 관한 것으로, 보다 구체적으로는 하부 전극의 저부의 구조물의 유실을 방지할 수 있는 MIM 캐패시터 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM(dynamic random access memory) 소자의 정보를 저장하는 캐패시터의 경우 역시 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 용량을 가질 것이 요구되고 있다. 이에따라, 캐패시터의 용량을 증대시키기 위한 기술이 지속적으로 연구되고 있다.
캐패시터의 용량을 증대시키기 위한 방법 중 하나로, 유전막의 등가 산화막의 두께(Toxeq:Equivalent thickness of oxide)를 낮추는 방법이 있다. 현재, 70nm 디자인 룰(design rule)의 DRAM 소자에 있어서, 하부 전극을 폴리실리콘막으로 형성하면서, 1.8㎛ 높이의 실린더 구조로 형성하는 경우, 적정한 용량을 확보하려면, 약 14Å 정도의 유전막의 등가 산화막이 요구된다. 그러나, 폴리실리콘막은 알려진 바와 같이 자연 산화가 매우 잘 일어나기 때문에, 폴리실리콘막으로 하부 전극을 형성하는 경우, 등가 산화막을 14Å 이하로 줄이기 어렵다.
현재에는 고용량의 캐패시터를 얻기 위하여, 자연 산화막이 발생되지 않는 금속 물질을 하부 전극으로 사용하는 방법이 제안되고 있다. 특히, 금속 하부 전극으로, 반응성이 낮고 누설 전류 특성이 안정하며 우수한 도전 특성을 갖는 TiN 물질이 주로 사용되고 있다.
TiN 물질로 하부 전극을 형성하는 방법에 대하여 도 1a 내지 도 1c를 참조하여 설명하도록 한다.
도 1a를 참조하면, 반도체 기판(10) 상부에 도전 플러그(25)를 갖는 층간 절연막(20)을 형성한다. 층간 절연막(20) 상부에 실리콘 질화막으로 된 에치 스톱퍼(30)를 증착한다음, 에치 스톱퍼(30) 상부에 몰드 산화막(35)을 형성한다. 도전 플러그(25)의 소정 부분이 노출되도록 몰드 산화막(35) 및 에치 스톱퍼(35)를 식각하여, 하부 전극 영역(35a)을 한정한다. 하부 전극 영역(35a) 및 몰드 산화막(35) 상부에 하부 전극용 티타늄 질화막(TiN:40)을 증착한다. 티타늄 질화막(40) 상부에 희생 산화막(45)을 증착한다.
도 1b에 도시된 바와 같이, 희생 산화막(45) 및 티타늄 질화막(40)을 몰드 산화막(35) 표면이 노출될 때까지 화학적 기계적 연마(CMP:chemical mechanical polishing)한다. 그후, 잔류하는 희생 산화막(45) 및 몰드 산화막(35)을 LAL 용액(탈이온수, NH4F 및 HF의 혼합 용액) 또는 HF 용액에 의하여 습식 식각하여, 하부 전극(40a)을 형성한다.
도 1c를 참조하면, 하부 전극(40a) 표면 및 에치 스톱퍼(30) 상부에 유전막(45)을 형성한다음, 유전막(45) 상부에 상부 전극(55)을 형성하여, 캐패시터(55)를 형성한다.
그런데, 상기 하부 전극(40a)을 형성하기 위한 희생 산화막(45) 및 몰드 산화막(35)을 제거하기 위한 습식 식각 처리시, LAL 용액 및 HF 용액과 같은 습식 케 미컬이 하부 전극(40a)의 내부 또는 하부 전극(40a)과 에치 스톱퍼(30)의 계면을 통하여 침투될 수 있다. 이렇게 식각 케미컬이 하부 전극(40a) 내부 또는 하부 전극(40a)과 에치 스톱퍼(30) 계면으로 침투되면, 상기 하부 전극(40a) 및 에치 스톱퍼(30) 하부에 위치하는 층간 절연막(20)이 부분적으로 유실될 수 있다. 또한, 상기 도전 플러그(25)가 폴리실리콘막으로 형성되는 경우 역시 상기 침투된 식각 케미컬에 의해 상기 도전 플러그(25)가 소정 부분 유실될 수 있다.
이와같은 층간 절연막(20) 및/또는 도전 플러그(25)의 유실되면, 하부 전극(40a)이 구조적으로 불안정하게 되어, 캐패시터의 전기적 특성이 열화되고, 싱글 비트 페일(single bit fail)과 같은 디펙트를 유발할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 캐패시터의 전기적 특성 열화를 방지할 수 있는 MIM 캐패시터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 하부 전극을 형성하기 위한 습식 식각 공정시, 하부 전극의 하단에 위치하는 막들의 유실을 방지할 수 있는 MIM 캐패시터의 제조방법을 제공하는 것이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다. 본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
상기한 기술적 과제를 달성하기 위한 MIM 캐패시터는, 금속 물질로 구성되며 내부에 케미컬 베리어층을 포함하는 하부 전극, 상기 하부 전극 표면에 형성되는 유전막, 상기 유전막 상부에 형성되는 상부 전극을 포함한다. 상기 케미컬 베리어층은 상기 하부 전극을 구성하는 물질과 다른 물질로 형성된다.
또한, 본 발명의 다른 실시예에 따른 MIM 캐패시터는, 제 1 도전막, 상기 제 1 도전막 상부에 형성되는 케미컬 베리어층 및 상기 케미컬 베리어층 상부에 형성되는 제 2 도전막으로 구성되는 하부 전극, 상기 하부 전극 표면에 형성되는 유전막, 및 상기 유전막 표면에 형성되는 상부 전극을 포함한다. 상기 케미컬 베리어층은 상기 제 1 및 제 2 도전막과 서로 다른 물질이며, 상기 제 1 및 제 2 도전막의 두께보다 얇은 두께를 갖는다.
또한, 본 발명의 또 다른 실시예에 따른 MIM 캐패시터는, 반도체 기판, 상기 반도체 기판 상에 형성되며, 도전 플러그를 포함하는 층간 절연막, 상기 도전 플러그와 콘택되도록 상기 층간 절연막 상에 형성되는 금속 물질을 포함하는 하부 전극, 상기 하부 전극 양측의 층간 절연막상에 형성되는 에치 스톱퍼, 상기 하부 전극 표면 및 에치 스톱퍼 표면에 형성되는 유전막, 및 상기 유전막 상부에 형성되는 상부 전극을 포함한다. 상기 하부 전극은 제 1 도전막, 상기 제 1 도전막상에 형성되는 케미컬 베리어층, 및 상기 케미컬 베리어층 표면에 형성되는 제 2 도전막으로 구성된다. 상기 케미컬 베리어층은 상기 제 1 및 제 2 도전막과 다른 물질이며, 상기 제 1 및 제 2 도전막보다 얇은 두께를 갖는다.
본 발명의 다른 견지에 따른 MIM 캐패시터의 제조방법은, 반도체 기판상에 제 1 도전막을 형성한다음, 상기 제 1 도전막 상에 케미컬 베리어층을 형성한다. 상기 케미컬 베리어층 상부에 제 2 도전막을 형성하여, 하부 전극을 형성한다음, 상기 하부 전극 상부에 유전막을 형성하고, 상기 유전막 상부에 상부 전극을 형성한다.
또한, 본 발명의 다른 실시예에 따른 MIM 캐패시터의 제조방법은, 반도체 기판상에 도전 플러그를 포함하는 층간 절연막을 형성하고, 상기 층간 절연막 상부에 에치 스톱퍼를 형성한다. 상기 에치 스톱퍼 상부에 몰드 산화막을 형성하고, 상기 도전 플러그가 노출되도록 상기 몰드 산화막 및 에치 스톱퍼를 소정 부분 식각하여, 하부 전극 영역을 한정한다. 다음, 상기 하부 전극 영역 및 몰드 산화막 상부에 케미컬 베리어층을 포함하는 하부 전극용 도전층을 형성하고, 상기 하부 전극용 도전층을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 하부 전극을 형성한다. 그후, 상기 몰드 산화막을 습식 식각 용액으로 제거하고, 상기 하부 전극 표면에 유전막을 형성한다음, 상기 유전막 상부에 상부 전극을 형성한다.
상기 하부 전극용 도전층을 형성하는 단계는, 상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 도전막을 형성하는 단계, 상기 제 1 도전막 상부에 케미컬 베리어층을 형성하는 단계, 및 상기 케미컬 베리어층 상부에 제 2 도전막을 형성하는 단계를 포함한다.
상기 제 1 및 제 2 도전막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN)과 같은 금속 질화막, 및 루테늄(Ru) 및 백금(Pt)과 같은 귀금속막 중 선택되는 하나 또는 이들의 조합막일 수 있다. 이러한 상기 제 1 및 제 2 도전막은 CVD 방식, ALD 방식 또는 SFD 방식으로 형성할 수 있다.
상기 케미컬 베리어층은 폴리 실리콘막, 폴리 실리콘 게르마늄막 및 티타늄막과 같은 도전층 및 하프늄 산화막(HfO2), 하프늄 질산화막(HfON), 티타늄 산화막(TiO2) 및 티타늄 질산화막(TiON)과 같은 절연막 중 선택되는 하나로 형성할 수 있다. 상기 케미컬 베리어층은 CVD 방식, ALD 방식 및 급속 열처리 방식으로 형성할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 본 발명의 일 실시예에 따른 MIM 캐패시터의 단면도이다.
도 2에 도시된 바와 같이, 반도체 기판(100) 상부에 하부 전극(110)이 형성된다. 하부 전극(110)은 금속 물질로서, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN)과 같은 금속막(금속 질화막), 및 루테늄막(Ru) 및 백금막(Pt)과 같은 귀금속막 중 선택되는 하나, 또는 이들의 조합막이 이용될 수 있다.
이러한 하부 전극(110)은 그 내부에 케미컬 베리어층(115)을 포함한다. 케미컬 베리어층(115)은 하부 전극(110)과 이종(異種) 물질이어야 한다. 케미컬 베리어층(115)은 예컨대, 폴리 실리콘막(poly-si), 폴리 실리콘 게르마늄막(poly-SiGe) 및 티타늄막과 같은 도전층 또는 하프늄 산화막(HfO2), 하프늄 질산화막(HfON), 티타늄 산화막(TiO2) 및 티타늄 질산화막(TiON)과 같은 절연막이 이용될 수 있다. 이때에, 케미컬 베리어층(115)이 절연막인 경우, 상기 케미컬 베리어층(115)은, 케미컬 베리어층(115)의 상하에 위치하는 하부 전극(110) 사이에서 유전 특성이 발생되지 않을 정도의 박막으로 형성됨이 바람직하다. 이러한 케미컬 베리어층(115)은 하부 전극(110)의 내부에 형성되므로, 캐패시터를 형성하기 위한 케미컬 처리시, 하부 전극(110)으로 침투되는 케미컬을 차단하게 된다.
그후, 케미컬 베리어층(115)을 포함하는 하부 전극(110) 상부에 유전막(120)이 형성된다. 유전막(120)은 유전율이 20이상의 고유전막, 예컨대 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 란타늄 산화막(La2O5), 탄탈륨 산화막(Ta2O5)막일 수 있다. 유전막(120) 상부에 상부 전극(130)이 형성되어, MIM 캐패시터(140)가 완성된다. 상부 전극(130)은 상기 하부 전극(110)을 구성하는 물질과 동일할 수 있다.
이와같은 본 실시예에 의하면, 하부 전극(110)내에 케미컬 베리어층(115)을 형성함에 따라, 외부로부터 침투되는 케미컬들이 하부 전극(110)을 통하여 하부 전극(110) 하부에 위치하는 막들(도시되지 않음)을 유실시키는 현상을 방지할 수 있다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3a를 참조하여, 반도체 기판(200) 상부에 층간 절연막(210)을 형성한다. 반도체 기판(200)과 층간 절연막(210) 사이에는 도전 부재(도시되지 않음), 예컨대, MOS 트랜지스터, 도전 패드, 비트 라인 등이 형성되어 있을 수 있다. 층간 절연막(210)의 소정 부분에 도전 플러그(215)를 공지의 방법으로 형성한다. 도전 플러그(215)는 예를 들어, 도핑된 폴리실리콘막 또는 티타늄 질화막과 같은 금속막으로 형성될 수 있으며, 이러한 도전 플러그(215)는 MOS 트랜지스터의 소오스(도시되지 않음) 또는 상기 소오스와 전기적으로 연결되는 도전 패드(도시되지 않음)와 전기적으로 연결될 수 있다.
층간 절연막(210) 및 도전 플러그(215) 상부에 에치 스톱퍼(220) 및 몰드 산화막(225)을 순차적으로 증착한다. 에치 스톱퍼(220)는 상기 층간 절연막(210) 및 몰드 산화막(225)과 식각 선택비를 갖는 막이 이용될 수 있고, 예컨대 실리콘 질화막이 이용될 수 있다. 몰드 산화막(225)은 캐패시터의 높이를 한정하기 위한 산화막으로서, 예를 들어, 캐패시터의 하부 전극의 높이 정도의 두께로 형성될 수 있다. 몰드 산화막(225) 및 에치 스톱퍼(220)는 도전 플러그(215)가 노출되도록 소정 부분 식각하여, 하부 전극 영역(230)을 한정한다.
이때에, 상기 도전 플러그(215)가 도핑된 폴리실리콘막으로 형성되고, 이후에 형성될 하부 전극(도시되지 않음)이 금속 물질로 형성되는 경우, 도전 플러그(215)와 하부 전극 사이에 오믹 콘택층이 필요하다. 이러한 오믹 콘택층을 형성하 기 위하여, 하부 전극 영역(230) 및 몰드 산화막(225) 표면에 티타늄, 탄탈륨 또는 텅스텐등과 같은 전이 금속막을 증착한다. 본 실시예에서 전이 금속막은 티타늄 금속막이 이용되었고, 예를 들어 600 내지 650℃의 온도에서 CVD 방식에 의해 약 80 내지 90Å 두께로 형성될 수 있다. 그후, 상기 전이 금속막을 열처리하여, 폴리실리콘으로 된 도전 플러그(215) 표면에 금속 실리사이드막(235a)으로 구성되는 오믹 콘택층을 형성한다. 이때, 상기 실리사이드막(235a)을 형성하기 위한 열처리 공정이 질소 분위기에서 진행될 수 있으며, 이러한 경우, 도전 플러그(215) 상부에는 실리사이드막(235a)이 형성됨과 동시에 층간 절연막(210) 및 몰드 산화막(225) 표면에 잔류하는 전이 금속막은 금속 질화막으로 상변화된다. 한편, 상기 열처리가 질소 분위기 이외의 분위기에서 진행되는 경우, 열처리 후 잔류하는 전이 금속막은 제거하거나, 추가로 질화 처리를 진행할 수 있다. 또한, 상기 전이 금속막은 600 내지 800℃의 고온에서 증착하여, 증착과 동시에 폴리실리콘막으로 된 도전 플러그(215) 표면에 전이 금속 실리사이드막(235a)을 형성할 수 있다. 이러한 방식은 추가의 열처리 공정을 요구하지 않으므로 공정을 단순히 할 수 있다. 한편, 상기 도전 플러그(215)가 티타늄 질화막과 같은 금속으로 형성되는 경우, 오믹 콘택층을 별도로 형성할 필요가 없다.
도 3b를 참조하여, 하부 전극 영역(230) 및 몰드 산화막(225) 상부에 하부 전극용 제 1 도전막(240)을 형성한다. 제 1 도전막(240)은 하부 전극으로 예정된 두께의 약 1/2정도의 두께, 예컨대 10 내지 200Å 두께로 형성된다. 또한, 제 1 도전막(240)은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN)과 같 은 금속 질화막이거나, 루테늄(Ru) 및 백금(Pt)과 같은 귀금속막, 또는 이들의 조합막으로 형성될 수 있다. 본 실시예에서는 제 1 도전막(240)으로 티타늄 질화막을 사용하였으며, 상기 층간 절연막(210) 및 몰드 산화막(225) 표면에 금속 질화막(235b)이 잔류하는 경우, 제 1 도전막(240)은 잔류하는 금속 질화막(235b)과 동일한 물질로 형성됨이 바람직하다. 이와같은 제 1 도전막(240)은 CVD(chemical vapor deposition) 방식, ALD(atomic layer deposition) 방식 또는 SFD(sequential flow deposition) 방식으로 형성될 수 있다.
예를 들어, 제 1 도전막(240)이 티타늄 질화막인 경우, CVD 방식으로 티타늄 질화막을 형성하는 방법은 도 4에 도시된 바와 같이, 티타늄 소스 예컨대, 티타늄 클로라이드 소스(TiCl4)와 질산 소스(NH3)를 챔버내에 동시에 일정 시간 공급하는 스텝을 포함한다.
또한, ALD 방식으로 티타늄 질화막을 형성하는 방법은, 도 5에 도시된 바와 같이, 티타늄 클로라이드 소스를 일정 시간 공급하는 스텝, 퍼지(purge)하는 스텝, 질산 소스를 공급하는 스텝 및 퍼지하는 스텝을 포함한다.
한편, SFD 방식으로 티타늄 질화막을 형성하는 방법은, 도 6에 도시된 바와 같이, 질산 소스를 공급하는 스텝, 질산 소스가 일정 시간 공급한 상태에서 질산 소스와 티타늄 클로라이드 소스를 동시에 공급하는 스텝, 및 티타늄 클로라이드 소스의 공급을 멈추고 질산 소스만을 일정 시간 공급하는 스텝을 포함한다. 이러한 SFD 방식은 티타늄 클로라이드 소스 주입전에 질산 소스를 일정 시간 주입함으로 써, 상기 티타늄 클로라이드의 클로라이드기(Cl)가 하부, 예컨대 층간 절연막(210) 및 도전 플러그(215)쪽으로 침투되지 못하게 하는 분위기를 조성한다. 또한, 티타늄 클로라이드 소스의 공급을 마친 후, 질산 소스만을 일정 시간 공급함에 따라, 티타늄 클로라이드 소스 공급시 발생되는 클로라이드기(Cl)가 용이하게 제거된다(H+Cl→HCl↑). 알려진 바와 같이, 금속 질화막을 형성하기 위한 금속 소스는 대부분 클로라이드기를 포함하며, 이러한 클로라이드기는 층간 절연막(210) 및 도전 플러그(215)쪽으로 침투되거나, 금속 질화막 자체내에서 스트레스, 디펙트(defect) 또는 크랙(crack)등의 문제를 유발한다. 아울러, 이러한 클로라이드기는 금속 질화막과 에치 스톱퍼(220)간의 계면 특성을 열화시키는 문제를 가지고 있다. 하지만, 상기 SFD 방식에 의해 제 1 도전막(240)을 증착하게 되면, 클로라이드기를 포함하는 금속 소스 주입 전후에 클로라이드를 제거할 수 있는 소스를 공급하므로써, 클로라이드로 인한 문제를 감소시킬 수 있다.
다음, 도 3c에 도시된 바와 같이, 제 1 도전막(240) 표면에 케미컬 베리어층(245)을 증착한다. 케미컬 베리어층(245)은 상기 제 1 도전막(240)과는 상이한 물질로, 예를 들어, 폴리실리콘막(poly-si), 폴리 실리콘 게르마늄막(poly-SiGe) 또는 티타늄막과 같은 도전층 또는 하프늄 산화막(HfO2), 하프늄 질산화막(HfON), 티타늄 산화막(TiO2) 및 티타늄 질산화막(TiON)과 같은 절연막이 이용될 수 있다. 상기 폴리실리콘막, 폴리 실리콘 게르마늄막 및 티타늄막과 같은 도전층으로 케미컬 베리어층(245)을 형성하는 경우, 상기 케미컬 베리어층(245)은 CVD 방식으로 형성 될 수 있다. 또한, 상기 케미컬 베리어층(245)으로 티타늄막이 이용되고, 상기 제 1 도전막(240)이 티타늄 질화막인 경우, 상기 제 1 도전막(240) 및 케미컬 베리어층(245)은 인 시튜(insitu) 방식으로 형성될 수 있다. 또한, 하프늄 산화막, 하프늄 질산화막, 티타늄 산화막 및 티타늄 질산화막과 같은 절연막으로 케미컬 베리어층(245)을 형성하는 경우, 상기 케미컬 베리어층(245)은 ALD 방식으로 형성될 수 있다. 특히, 티타늄 산화막 및 티타늄 질산화막이 케미컬 베리어층(245)으로 이용되는 경우, 상기 케미컬 베리어층(245)은 제 1 도전막(240)을 급속 열처리(RTO:rapid thermal oxidation)시킴으로써 얻어질 수 있다. 이와같은 케미컬 베리어층(245)은 하부 전극의 저항이 상승되는 것을 고려하여, 예컨대 1 내지 50Å 두께의 박막으로 형성함이 바람직하다. 특히, 케미컬 베리어층(245)이 절연막인 경우, 이후 형성될 제 2 도전막과 제 1 도전막(245) 사이에 전압이 인가될 때, 제 2 도전막과 제 1 도전막(245) 사이에 유전 특성이 발생되지 않고, 제 1 도전막(혹은 제 2 도전막)에서 제 2 도전막으로 전하가 터널링될 수 있을 정도의 박막으로 형성됨이 바람직하다.
도 3d를 참조하면, 케미컬 베리어층(245) 상부에 하부 전극용 제 2 도전막(250)을 형성한다. 제 2 도전막(250)은 상기 제 1 도전막(240)과 마찬가지로, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN)과 같은 금속 질화막이거나, 루테늄(Ru) 및 백금(Pt)과 같은 귀금속막 또는 이들의 조합막으로 형성될 수 있다. 상기한 제 2 도전막(250)은 CVD 방식, ALD 방식 또는 SFD 방식으로 형성될 수 있다. 또한, 제 2 도전막(250)은 하부 전극으로 예정된 두께에서 상기 제 1 도 전막(240)의 두께를 감한 정도의 두께, 예컨대 약 10 내지 200Å 두께 형성된다.
그후, 제 2 도전막(250) 상부에 희생막(260)을 증착한다. 희생막(260)은 예를 들어, 실리콘 산화막이 이용될 수 있다. 희생막(260)은 상기 하부 전극 영역(230)이 충분히 매립될 수 있는 두께로 형성된다.
도 3e에 도시된 바와 같이, 상기 희생막(260), 제 2 도전막(250), 케미컬 베리어층(245) 및 제 1 도전막(240)을 상기 몰드 산화막(225) 표면이 노출될 때까지 평탄화하여, 하부 전극(255)을 형성한다. 평탄화 방법은 화학적 기계적 연마 방식 또는 에치백(etchback) 방식이 이용될 수 있다.
그후, 도 3f에 도시된 바와 같이, 상기 잔류하는 희생막(260) 및 몰드 산화막(225)을 습식 식각 용액, 예컨대, LAL 용액 또는 HF 용액을 이용하여 제거한다. 이때, 희생막(260) 및 몰드 산화막(225) 제거시, 하부 전극(255)내에 케미컬 베리어층(245)이 존재하기 때문에, 상기 케미컬 베리어층(245)에 의해 상기 습식 식각 용액이 하부 전극(255) 내부로 흘러 들어가는 것이 차단된다. 상기 케미컬 베리어층(245)은 하부 전극(255) 내부에서 습식 식각 용액이 침투됨을 차단함과 더불어, 하부 전극(255)과 에치 스톱퍼(220) 사이의 계면 스트레스를 완화시키는 역할을 하므로 하부 전극(255)과 에치 스톱퍼(220) 사이의 계면을 통하여 흘러 들어오는 습식 식각 용액 역시 차단시키게 된다. 이에 따라, 하부 전극(255) 및 에치 스톱퍼(220) 하부의 층간 절연막(210) 및 도전 플러그(215)의 유실을 방지할 수 있다.
다음, 하부 전극(255) 표면 및 에치 스톱퍼(220) 상부에 유전막(265)을 형성한다. 유전막(265)으로는 유전율이 20 이상인 고유전막이 이용될 수 있으며, 예컨 대, 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 란타늄 산화막(La2O
5), 탄탈륨 산화막(Ta2O5)막이 이용될 수 있다. 유전막(265)의 전기적인 특성을 개선시키기 위하여, 유전막(265)을 열처리하는 공정을 추가할 수 있다. 상기 유전막(265)의 열처리 공정은 예를 들어 플라즈마 상태에서 진행될 수 있다.
다음, 유전막(265)상에 상부 전극(270)을 형성하여, MIM 캐패시터(275)를 형성한다. 상부 전극(270)은 상기 하부 전극(255)을 구성하는 제 1 또는 제 2 도전막(240,250)과 동일한 물질일 수 있으며, 하부 전극을 구성하는 제 1 또는 제 2 도전막(240,250)과 동일한 방식으로 형성될 수 있다.
그후, 도면에는 도시되지 않았지만, 캐패시터(275)와 이후 형성될 금속간 절연막(도시되지 않음)의 접착 특성을 개선하기 위한 캡핑층을 추가로 증착할 수 있다.
도 7은 본 발명의 실시예에 따라 제작된 MIM 캐패시터와 종래 기술에 따른 MIM 캐패시터의 디펙트 수를 비교한 그래프이다. 본 발명의 MIM 캐패시터의 하부 전극은 150Å 두께의 제 1 및 제 2 TiN막 및 상기 제 1 및 제 TiN막 사이에 개재되는 50Å 두께의 케미컬 베리어층(TiO2)으로 구성되었고, 종래의 MIM 캐패시터의 하부 전극은 300Å두께의 단일의 TiN막으로 구성되었다.
상기 도 7에 의하면, 본 발명과 같이 케미컬 베리어층을 갖는 하부 전극 구조에서 디펙트(defect)가 덜 발생됨을 알 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 하부 전극 내부에 하부 전극을 구성하는 물질과 다른 물질로 된 박막의 케미컬 베리어층을 형성한다. 케미컬 베리어층의 형성에 의해, 실린더형 하부 전극을 형성하기 위한 습식 식각 공정시, 습식 식각 용액이 하부 전극 내부로 침투되는 것을 차단할 수 있다. 이러한 케미컬 베리어층은 하부 전극과 하부 전극 양단부에 위치하는 에치 스톱퍼와의 계면 스트레스를 완화시켜, 하부 전극과 에치 스톱퍼의 계면을 통하여 침투되는 습식 식각 용액 역시 차단시킬 수 있다.
케미컬 베리어층에 의해 습식 식각 용액이 하부 전극 및 에치 스톱퍼 하부로 침투되는 현상이 방지되어, 하부 전극 및 에치 스톱퍼 하부의 절연막 및/또는 도전 플러그의 유실을 방지할 수 있다. 이에따라, 캐패시터의 전기적 특성을 개선시킬 수 있고, 소자의 디펙트를 감소시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (47)
- 제 1 도전막, 케미컬 베리어층, 및 제 2 도전막으로 구성되는 하부 전극;상기 하부 전극 표면에 형성되는 유전막; 및상기 유전막 상부에 형성되는 상부 전극을 포함하며,상기 케미컬 베리어층은 상기 제 1 및 제 2 도전막과 상이한 물질로 형성되고, 상기 케미컬 베리어층은 상기 제 1 및 제 2 도전막 보다 얇은 두께를 갖는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 하부 전극을 구성하는 제 1 또는 제 2 도전막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN)과 같은 금속 질화막, 및 루테늄막(Ru) 및 백금막(Pt)과 같은 귀금속막 중 선택되는 하나 또는 이들의 조합막인 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 제 1 도전막과 제 2 도전막은 서로 동일한 두께를 갖는 것을 특징으로 하는 MIM 캐패시터.
- 제 1 항에 있어서, 상기 케미컬 베리어층은 폴리 실리콘막(poly-si), 폴리 실리콘 게르마늄막(poly-SiGe) 및 티타늄막과 같은 도전층 또는 하프늄 산화막(HfO2), 하프늄 질산화막(HfON), 티타늄 산화막(TiO2) 및 티타늄 질산화막(TiON)과 같은 절연막인 것을 특징으로 하는 MIM 캐패시터.
- 제 4 항에 있어서, 상기 케미컬 베리어층은 1 내지 50Å 두께를 갖는 것을 특징으로 하는 MIM 캐패시터.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 기판;상기 반도체 기판 상에 형성되며, 도전 플러그를 포함하는 층간 절연막;상기 도전 플러그와 콘택되도록 상기 층간 절연막 상에 형성되는 금속 물질을 포함하는 하부 전극;상기 하부 전극 양측의 층간 절연막상에 형성되는 에치 스톱퍼;상기 하부 전극 표면 및 에치 스톱퍼 표면에 형성되는 유전막; 및상기 유전막 상부에 형성되는 상부 전극을 포함하며,상기 하부 전극은 제 1 도전막, 상기 제 1 도전막상에 형성되는 케미컬 베리어층, 및 상기 케미컬 베리어층 표면에 형성되는 제 2 도전막으로 구성되고,상기 케미컬 베리어층은 상기 제 1 및 제 2 도전막과 다른 물질이며, 상기 제 1 및 제 2 도전막보다 얇은 두께를 갖는 것을 특징으로 하는 MIM 캐패시터.
- 제 11 항에 있어서, 상기 도전 플러그는 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 MIM 캐패시터.
- 제 12 항에 있어서, 상기 도전 플러그와 상기 하부 전극 사이에 금속 실리사이드막이 더 개재되어 있는 것을 특징으로 하는 MIM 캐패시터.
- 제 11 항에 있어서, 상기 도전 플러그는 티타늄 질화막으로 형성되는 것을 특징으로 하는 MIM 캐패시터.
- 삭제
- 제 11 항에 있어서, 상기 하부 전극의 제 1 및 제 2 도전막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN)과 같은 금속 질화막, 및 루테늄막(Ru) 및 백금막(Pt)과 같은 귀금속막 중 선택되는 하나 또는 이들의 조합막인 것을 특징으로 하는 MIM 캐패시터.
- 제 16 항에 있어서, 상기 제 1 및 제 2 도전막은 10 내지 200Å 두께를 갖는 것을 특징으로 하는 MIM 캐패시터.
- 제 11 항에 있어서, 상기 케미컬 베리어층은 폴리 실리콘막, 폴리 실리콘 게르마늄막 및 티타늄막과 같은 도전층 또는 하프늄 산화막, 하프늄 질산화막, 티타늄 산화막 및 티타늄 질산화막과 같은 절연막인 것을 특징으로 하는 MIM 캐패시터.
- 제 18 항에 있어서, 상기 케미컬 베리어층은 1 내지 50Å 두께를 갖는 것을 특징으로 하는 MIM 캐패시터.
- 제 11 항에 있어서, 상기 유전막은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 란타늄 산화막(La2O5), 탄탈륨 산화막(Ta2O5 )막 중 선택되는 하나의 막인 것을 특징으로 하는 MIM 캐패시터.
- 제 11 항에 있어서, 상기 상부 전극은 상기 하부 전극을 구성하는 제 1 및 제 2 도전막과 동일한 물질인 것을 특징으로 하는 MIM 캐패시터.
- 반도체 기판상에 제 1 도전막을 형성하는 단계;상기 제 1 도전막 상에 상기 제 1 도전막보다 박막의 케미컬 베리어층을 형성하는 단계;상기 케미컬 베리어층 상부에 제 2 도전막을 형성하여, 하부 전극을 형성하는 단계;상기 하부 전극 상부에 유전막을 형성하는 단계; 및상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 MIM 캐패시터의 제조방법.
- 제 22 항에 있어서, 상기 제 1 및 제 2 도전막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN)과 같은 금속 질화막, 및 루테늄막(Ru) 및 백금막(Pt)과 같은 귀금속막 중 선택되는 하나 또는 이들의 조합막으로 형성하는 것 을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 23 항에 있어서, 상기 제 1 및 제 2 도전막은 CVD(chemical vapor deposition) 방식, ALD(atomic layer deposition) 방식 및 SFD(sequential flow deposition) 방식 중 선택되는 하나의 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 22 항에 있어서, 상기 케미컬 베리어층은 폴리 실리콘막, 폴리 실리콘 게르마늄막 및 티타늄막과 같은 도전층 또는 하프늄 산화막, 하프늄 질산화막, 티타늄 산화막 및 티타늄 질산화막과 같은 절연막으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 25 항에 있어서, 상기 케미컬 베리어층은 ALD, CVD 및 급속 열처리 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 반도체 기판상에 도전 플러그를 포함하는 층간 절연막을 형성하는 단계;상기 층간 절연막 상부에 에치 스톱퍼를 형성하는 단계;상기 에치 스톱퍼 상부에 몰드 산화막을 형성하는 단계;상기 도전 플러그가 노출되도록 상기 몰드 산화막 및 에치 스톱퍼를 소정 부분 식각하여, 하부 전극 영역을 한정하는 단계;상기 하부 전극 영역 및 몰드 산화막 상부에 제 1 도전막, 케미컬 베리어층 및 제 2 도전막으로 구성되는 하부 전극용 도전층을 형성하는 단계;상기 하부 전극용 도전층을 상기 몰드 산화막 표면이 노출되도록 평탄화하여, 하부 전극을 형성하는 단계;상기 몰드 산화막을 습식 식각 용액으로 제거하는 단계;상기 하부 전극 표면에 유전막을 형성하는 단계; 및상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하며,상기 케미컬 베리어층은 상기 제1 도전막보다 상대적으로 얇은 두께를 갖는 MIM 캐패시터의 제조방법.
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- 삭제
- 제 27 항에 있어서, 상기 하부 전극 영역을 형성하는 단계와, 상기 하부 전극용 도전층을 형성하는 단계 사이에,상기 하부 전극 영역의 노출된 도전 플러그 표면에 오믹 콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 30 항에 있어서, 오믹 콘택층을 형성하는 단계는,상기 하부 전극 영역 및 상기 산화막 표면에 전이 금속막을 형성하는 단계; 및상기 전이 금속막을 열처리하여, 상기 도전 플러그 표면에 전이 금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 31 항에 있어서, 상기 전이 금속막을 열처리하는 단계 이후에, 상기 잔류하는 전이 금속막을 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 31 항에 있어서, 상기 전이 금속막을 열처리하는 단계 이후에, 상기 잔류하는 전이 금속막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시 터의 제조방법.
- 삭제
- 제 27 항에 있어서, 상기 제 1 및 제 2 도전막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN)과 같은 금속 질화막, 및 루테늄(Ru) 및 백금(Pt)과 같은 귀금속막 중 선택되는 하나 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 35 항에 있어서, 상기 제 1 및 제 2 도전막은 CVD 방식, ALD 방식 또는 SFD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 27 항에 있어서, 상기 케미컬 베리어층은 폴리 실리콘막, 폴리 실리콘 게르마늄막 및 티타늄막과 같은 도전층 및 하프늄 산화막(HfO2), 하프늄 질산화막(HfON), 티타늄 산화막(TiO2) 및 티타늄 질산화막(TiON)과 같은 절연막 중 선택되는 하나로 형성되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 27 항에 있어서, 상기 케미컬 베리어층은 CVD 방식, ALD 방식 및 급속 열처리 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 27 항에 있어서, 상기 하부 전극용 도전층을 형성하는 단계와, 상기 하부 전극을 형성하는 단계 사이에, 상기 하부 전극용 도전층 상부에 희생막을 더 형성하는 단계를 포함하는 MIM 캐패시터의 제조방법.
- 제 39 항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 희생막 및 하부 전극용 도전층을 상기 몰드 산화막 표면이 노출되도록 화학적 기계적 연마 또는 에치백하는 단계를 포함하며,상기 잔류하는 희생막은 상기 몰드 산화막과 동시에 제거되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 27 항에 있어서, 상기 몰드 산화막은 LAL 용액 또는 HF 용액에 의하여 제거하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 27 항에 있어서, 상기 유전막은 하프늄 산화막, 지르코늄 산화막, 란타늄 산화막, 및 탄탈륨 산화막 중 선택되는 하나로 형성되는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 27 항에 있어서, 상기 상부 전극은 상기 하부 전극의 제 1 또는 제 2 도전막과 동일한 물질로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제 1 도전막, 절연물질로 된 케미컬 베리어 및 제 2 도전막으로 구성된 하부 전극;상기 하부 전극 상부에 형성되는 유전막; 및상기 유전막 상부에 형성되는 상부 전극을 포함하는 MIM 캐패시터.
- 제 44 항에 있어서, 상기 케미컬 베리어는 상기 제 1 및 제 2 도전막보다 얇은 두께를 갖는 MIM 캐패시터.
- 제 45 항에 있어서, 상기 케미컬 베리어는 상기 제 1 및 제 2 도전막사이에서 유전특성이 발생되지 않고, 제 1 도전막 및 제 2 도전막간에 전하가 터널링될 수 있을 정도의 두께를 갖는 MIM 캐패시터.
- 제 46 항에 있어서, 상기 케미컬 베리어는 1 내지 50Å 두께를 갖는 MIM 캐패시터.
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