JP4895420B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、より特定的には、キャパシタ電極を備える半導体装置およびその製造方法に関するものである。
【0002】
【従来の技術】
従来、半導体装置の一つとしてDRAM(Dynamic Random Access Memory)が知られている。図9は、従来の半導体装置を示す断面模式図である。図9を参照して、従来の半導体装置を説明する。
【0003】
図9を参照して、半導体装置はDRAMであり、半導体基板101上に形成された電界効果トランジスタとキャパシタとを備える。キャパシタはメモリ信号としての電荷を蓄える。また、電界効果トランジスタは、キャパシタへの電荷の蓄積を制御するスイッチング素子として作用する。半導体基板101の主表面には間隔を隔てて導電領域102a〜102eが形成されている。導電領域102a〜102dは電界効果トランジスタのソースおよびドレイン領域となる。導電領域102a〜102dの間に位置するチャネル領域上には、半導体基板101上にゲート絶縁膜103a〜103cが形成されている。ゲート絶縁膜103a〜103c上にはゲート電極104a〜104cが形成されている。ゲート電極104a〜104cの側壁上にはサイドウォール絶縁膜105a〜105fが形成されている。ゲート電極104a〜104c上には被覆絶縁膜106a〜106cが形成されている。ゲート電極104aとゲート絶縁膜103aとソースおよびドレイン領域としての導電領域102a、102bとから電界効果トランジスタが構成されている。ゲート電極104bとゲート絶縁膜103bとソースおよびドレイン領域としての導電領域102b、102cとから別の電界効果トランジスタが構成されている。ゲート電極104cとゲート絶縁膜103cとソースおよびドレイン領域としての導電領域102c、102dとから他の電界効果トランジスタが構成されている。
【0004】
被覆絶縁膜106a〜106cとサイドウォール絶縁膜105a〜105fと半導体基板101の主表面との上に第1の層間絶縁膜107が形成されている。第1の層間絶縁膜107には、導電領域102b、102c上に位置する領域にコンタクトホール108a、108bが形成されている。コンタクトホール108a、108bの内部にはドープトポリシリコン膜などの導電体膜109a、109bが充填されている。第1の層間絶縁膜107上には第2の層間絶縁膜110が形成されている。導電体膜109b上に位置する領域においては、第2の層間絶縁膜110にコンタクトホール111aが形成されている。また、半導体基板101の主表面における導電領域102e上に位置する領域では、第1および第2の層間絶縁膜107、110の一部を除去することによりコンタクトホール111bが形成されている。コンタクトホール111a、111bの内部にはタングステン膜などの導電体膜115a、115bがそれぞれ充填されている。導電体膜115a、115b上には第1の配線層112a、112bが形成されている。
【0005】
第1の配線層112a、112bと第2の層間絶縁膜110との上には第3の層間絶縁膜113が形成されている。導電体膜109a上に位置する領域では、第2および第3の層間絶縁膜110、113の一部を除去することによりコンタクトホール114が形成されている。コンタクトホール114の内部には導電体膜116が充填されている。
【0006】
第3の層間絶縁膜113上には第4の層間絶縁膜117が形成されている。第1の配線層112b上に位置する領域では、第3および第4の層間絶縁膜113、117の一部を除去することによりコンタクトホール150が形成されている。コンタクトホール150の内部には導電体膜151が充填されている。
【0007】
第4の層間絶縁膜117上には第5の層間絶縁膜118が形成されている。導電体膜116上に位置する領域では、第4および第5の層間絶縁膜117、118の一部を除去することにより、開口部119が形成されている。開口部119の内部には、導電体膜116に接続されたキャパシタ下部電極120が形成されている。キャパシタ下部電極120上から第5の層間絶縁膜118の上部表面上にまで延在するように、誘電体膜121が形成されている。誘電体膜121上には、開口部119の内部を充填するとともに、第5の層間絶縁膜118の上部表面上にまで延在するようにキャパシタ上部電極122が形成されている。キャパシタ下部電極120と誘電体膜121とキャパシタ上部電極122とからキャパシタは構成される。
【0008】
キャパシタ上部電極122と第5の層間絶縁膜118との上には第6の層間絶縁膜123が形成されている。キャパシタ上部電極122上に位置する領域では、第6の層間絶縁膜123にコンタクトホール152aが形成されている。また、導電体膜150上に位置する領域では、第5および6の層間絶縁膜118、123の一部を除去することにより、コンタクトホール152bが形成されている。コンタクトホール152a、152bの内部にはタングステン膜などの導電体膜153a、153bが充填されている。導電体膜153aはキャパシタ上部電極122と接続されている。導電体膜153bは導電体膜151と接続されている。導電体膜152a、152b上には、アルミニウムなどからなる第2の配線層154a、154bが形成されている。第2の配線層154aは、キャパシタ上部電極122の電位を固定するために利用される。DRAMのような半導体装置では、図9に示したように、基板101上にキャパシタを備えるメモリセルが複数個マトリックス状に配置されている。そして、第2の配線層154a、154b上には、層間絶縁膜(図示せず)が形成される。
【0009】
【発明が解決しようとする課題】
DRAMに代表される半導体装置では、微細化・高集積化の要求がますます強まってきている。そのため、図9に示したようなDRAMのメモリセルのサイズはますます小さくなっている。しかし、メモリセルにおいて電荷を蓄積するキャパシタには一定量の電荷を蓄積する必要がある。そのため、メモリセルのサイズを小さくしながらキャパシタの容量を確保する目的で、図示したような円筒型キャパシタ、あるいは厚膜型キャパシタといった、高さ方向に延びるような形状のキャパシタ構造が採用されている。一方、キャパシタ上部電極122より下層に位置する導電領域102eなどに信号を供給する、あるいは電位を固定するなどの目的で、導電領域102eに接続された第1の配線112bと第2の配線層154bとをコンタクトホール152b、150を介して接続する必要がある。このとき、キャパシタ上部電極122上に位置するコンタクトホール152aと第2の配線層154b下に位置するコンタクトホール152bとは、キャパシタの構造に起因してその深さが異なっている。そのため、このコンタクトホール152a、152bを1度のエッチング工程により形成した場合、コンタクトホール152bが所定の深さに到達するまでエッチングを続ける必要がある。この際、コンタクトホール152aの底部にてキャパシタ上部電極122がエッチングを過剰に受けることになる。この結果、キャパシタ上部電極122が損傷を受ける、あるいはコンタクトホール152aがキャパシタ上部電極122を突き抜けてしまうといった問題が発生する。このため、従来はコンタクトホール152aを形成するためのエッチング工程と、コンタクトホール152bを形成するためのエッチング工程とを別々に行なっていた。この結果、半導体装置の製造工程数が増大することになり、半導体装置の製造コストが上昇する原因となっていた。
【0010】
また、第2の配線層154a、154bを形成するための写真製版加工やコンタクトホール152a、152bを形成するための写真製版加工における、マスクの重ね合せ誤差などにより、第2の配線層154a、154bとコンタクトホール152a、152bとの位置がずれることがあった。この場合、第2の配線層154aとキャパシタ上部電極122とが接続されず、半導体装置に不良が発生していた。
【0011】
また、半導体装置の微細化に伴なって、第2の配線層154a、154bの配線幅や配線高さ(配線の断面積)および配線間の間隔も小さくする必要がある。しかし、このように配線の断面積が小さくなってくると、第2の配線層154a、154bの配線抵抗が増大する。このような配線抵抗の増大は配線遅延を招く。この結果、半導体装置において動作速度などの必要な特性を実現することができず、やはり不良品が発生する場合が有った。
【0012】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、不良の発生を防止できると共に、製造コストを低減することが可能な半導体装置およびその製造方法を提供することである。
【0013】
【課題を解決するための手段】
この発明の1の局面における半導体装置は、導電領域と第1の絶縁膜とキャパシタ電極と第2の絶縁膜と第1および第2の配線層とを備える。導電領域は半導体基板上に形成されている。第1の絶縁膜は導電領域上に形成されている。キャパシタ電極は第1の絶縁膜上に形成されている。第2の絶縁膜はキャパシタ電極上に形成され、キャパシタ電極の一部を露出させる第1の溝を有し、上部表面を有する。第1の配線層は、第1の溝の内部に充填され、上部表面を有し、キャパシタ電極と接続されている。第1および第2の絶縁膜には、導電領域にまで到達するコンタクトホールが形成され、第2の絶縁膜には、コンタクトホールと接続する第2の溝が形成されている。第2の配線層は、第2の溝とコンタクトホールとの内部に充填されている。第1の配線層の上部表面と、第2の配線層の上部表面と第2の絶縁膜の上部表面とはほぼ同一平面上に位置する。第1および第2の配線層は銅を含む。
【0014】
このようにすれば、キャパシタ電極に接続される配線をいわゆるダマシン配線構造とすることができるので、従来より半導体装置の製造工程を簡略化できる。
【0015】
また、従来はキャパシタ電極とアルミニウムなどからなる配線層とが、コンタクトホールの内部に形成されたタングステンプラグなどの導電体膜を介して接続されていた。そのため、配線層と導電体膜との接合界面は異種材料の接合界面となり、界面抵抗などが高くなるためにエレクトロマイグレーション耐性が低下していた。しかし、本発明では配線層がダマシン配線構造であり、また溝ではキャパシタ電極の一部が露出しているため、配線層の下面が直接キャパシタ電極と接続された状態となっている。このため、タングステンプラグを形成する必要がない。このため、配線層のエレクトロマイグレーション耐性が低下することを防止できる。
【0016】
また、絶縁膜に溝を形成して、その溝の内部に導電体膜を充填することで配線層の形成およびその配線層とキャパシタ電極との接続を同時に実現するので、従来のようにコンタクトホールとこのコンタクトホール上に形成されるべき配線層との位置ずれといった問題は発生しない。したがって、このような位置ずれに起因する不良の発生を防止できる。
【0017】
また、配線層の上部表面と絶縁膜の上部表面とがほぼ同一平面上に位置するので、この配線層の上部表面において配線層に起因する段差は存在しない。このため、絶縁膜上に他の絶縁膜などを形成する場合、配線層の上部表面の段差に起因して他の絶縁膜の上部表面に段差が形成されることはない。したがって、他の絶縁膜上に上層配線層などを形成する場合、上記段差に起因する上層配線層の断線といった不良が発生することを防止できる。
【0018】
また、キャパシタ電極より下層に位置する導電領域に信号を供給するなどの目的で、配線層と同一レイヤに形成される別の配線層と上記導電領域とを接続する場合がある。この際、キャパシタ電極と平面的に重ならない領域において、絶縁膜に上記導電領域まで到達するような他のコンタクトホールと、他のコンタクトホールの内部に充填される導電体膜と、導電体膜に接続された別の配線層とを形成する必要がある。一方、従来は、キャパシタ電極と配線層との接続のためにコンタクトホールを形成していた。そして、このコンタクトホールと上記他のコンタクトホールとはその深さが異なっていたため、それぞれ別のエッチング工程により形成する必要があった。これは、半導体装置が微細化して、キャパシタが高さ方向に延在するような構造となり、コンタクトホールと上記他のコンタクトホールとの深さの差が益々大きくなっているためである。しかし、本発明においてはキャパシタ電極上にコンタクトホールは形成せず、直接配線層の下面をキャパシタ電極に接触させるようにしている。つまり、半導体装置が微細化されても、従来のように深さの異なる複数のコンタクトホールを形成する必要がないため、半導体装置の製造工程をより簡略化できる。
【0020】
また、絶縁膜に形成された第2の配線層は、コンタクトホールの内部と第2の溝の内部とを導電体膜で充填する、いわゆるデュアル・ダマシン・プロセスで形成することができる。そして、後述する製造工程で説明するように、上記第2の配線層が位置する第2の溝と第1の配線層が位置する第1の溝とを、同じエッチング工程において形成すれば、上記のように第2の配線層を形成する場合に、製造工程数の増加を最低限に抑えることができる。このため、半導体装置の製造コストが増大することを抑制できる。
【0021】
上記1の局面における半導体装置では、第2の絶縁膜の第1の溝と第2の溝とは、ほぼ平行に延びるように形成されていてもよい。
【0022】
この場合、第1の配線層と平行に延び、キャパシタ電極に下面が接触する第2の配線層を形成できる。したがって、キャパシタ電極と第1の配線層との接触面積を増大させることができるので、キャパシタ電極と第1の配線層との電気的な接続をより確実に行なうことができる。
【0027】
この場合、従来配線層の材料として用いられていたアルミニウムより、銅はその電気抵抗値が低い。したがって、配線層の材料として銅を用いれば、配線抵抗を従来より低減することができる。このため、配線遅延の発生を防止できる。
【0028】
上記1の局面における半導体装置では、前記溝の内壁上にはバリアメタル層が形成されていることが好ましい。
【0029】
この場合、配線層を構成する銅などの材料が絶縁膜やキャパシタ電極などに拡散することを、バリアメタル層により防止できる。
【0030】
この発明の他の局面における半導体装置の製造方法では、半導体基板上に導電領域を形成する。導電領域の上に第1の絶縁膜を形成する。第1の絶縁膜上にキャパシタ電極を形成する。キャパシタ電極上に、上部表面を有する第2の絶縁膜を形成する。第1および第2の絶縁膜に、導電領域まで到達するコンタクトホールを形成する。第2の絶縁膜において、キャパシタ電極の一部を露出させるように第1の溝を形成するとともに、コンタクトホール上に位置する領域において第2の絶縁膜に第2の溝を形成する。第1の溝、コンタクトホールおよび第2の溝の内部を充填し、かつ第2の絶縁膜の上部表面上にまで延在するように導電体膜を形成する。第2の絶縁膜の上部表面上に位置する導電体膜を除去するとともに、第2の絶縁膜の第1の溝と前記第2の溝と上に位置する導電体膜の一部を除去することにより、第1の溝と第2の溝との内部を充填する導電体膜からなり、第2の絶縁膜の上部表面とほぼ同一平面上に位置する上部表面を有する第1および第2の配線層を形成する。
【0031】
ここで、従来のキャパシタ電極に接続された配線層の製造工程では、絶縁膜にコンタクトホールを形成する工程、コンタクトホールの内部に導電体膜を形成する工程、絶縁膜の上部表面上に位置する余分な導電体膜を除去する工程、コンタクトホール上に配線層となる導電体膜を形成する工程、およびレジスト膜をマスクとしてこの導電体膜をエッチングにより部分的に除去することにより配線層を形成する工程を実施していた。つまり、従来の半導体装置の製造工程ではエッチング工程および成膜工程をそれぞれ2回実施していた。しかし、本発明のように、キャパシタ電極に電気的に接続された配線層をいわゆるダマシン配線構造とすることで、絶縁膜に溝を形成する工程、この溝の内部に配線層となる導電体膜を形成する工程、その後絶縁膜の上部表面上に位置する導電体膜を化学機械研磨法(CMP法:Chemical Mechanical Polishing)などを用いて除去する工程という、従来より少ない工程数で配線層を形成できる。この結果、半導体装置の製造工程を簡略化できる。また、このようにすれば、本発明による半導体装置を容易に製造できる。
【0033】
また、コンタクトホールの上に位置する第2の溝を形成する工程と、キャパシタ電極にまで到達する第1の溝を形成する工程とを同時に行なうことができる。そして、第1の溝の内部に形成される第1の配線層は直接キャパシタ電極に接続されるので、従来のようにキャパシタ電極上に第1の配線層とは別にタングステンプラグなどを充填するためのコンタクトホールを形成する必要がない。このため、従来より半導体装置の製造工程を簡略化できる。
【0034】
また、第2の絶縁膜に1回のエッチング工程にて形成される第1の溝および第2の溝の深さを、第2の絶縁膜の上部表面からキャパシタ電極の上部表面までの距離とほぼ等しく設定すれば、このエッチング工程において第1の溝の底面でキャパシタ電極が過剰にエッチングされることを防止できる。このため、キャパシタ電極が過剰なエッチングにより損傷を受けることを防止できる。
【0035】
上記他の局面における半導体装置の製造方法では、第2の溝を形成する工程が、第1の溝とほぼ平行に延びるように第2の溝を形成することを含んでいてもよい。
【0036】
この場合、第2の配線層と平行に延び、キャパシタ電極の上部表面に下面が接触する第1の配線層を形成できる。したがって、キャパシタ電極と第1の配線層との接触面積を増大させることができる。この結果、キャパシタ電極と第1の配線層との電気的な接続を確実に行なうことができる。
【0039】
上記他の局面における半導体装置の製造方法では、導電体膜は銅を含むことが好ましい。
【0040】
この場合、配線層の材料として、従来用いられていたアルミニウムより電気抵抗値の低い銅を配線層として用いることができる。
【0041】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【0042】
(実施の形態1)
図1は、本発明による半導体装置の実施の形態1を示す断面模式図である。また、図2は図1の線分II−IIにおける断面を示す模式図である。図1および2を参照して、半導体装置を説明する。
【0043】
図1および2を参照して、半導体装置はDRAMであり、半導体基板1上に形成された電界効果トランジスタとキャパシタとを備える。キャパシタはメモリ信号としての電荷を蓄える。また、電界効果トランジスタは、キャパシタへの電荷の蓄積を制御するスイッチング素子として作用する。半導体基板1の主表面には間隔を隔てて導電領域2a〜2eが形成されている。導電領域2a〜2dは電界効果トランジスタのソースおよびドレイン領域となる。導電領域2a〜2dの間に位置するチャネル領域上には、半導体基板1上にゲート絶縁膜3a〜3cが形成されている。ゲート絶縁膜3a〜3c上にはゲート電極4a〜4cが形成されている。ゲート電極4a〜4cの側壁上にはサイドウォール絶縁膜5a〜5fが形成されている。ゲート電極4a〜4c上にはシリコン窒化膜からなる被覆絶縁膜6a〜6cが形成されている。ゲート電極4aとゲート絶縁膜3aとソースおよびドレイン領域としての導電領域2a、2bとから電界効果トランジスタが構成されている。ゲート電極4bとゲート絶縁膜3bとソースおよびドレイン領域としての導電領域2b、2cとから別の電界効果トランジスタが構成されている。ゲート電極4cとゲート絶縁膜3cとソースおよびドレイン領域としての導電領域2c、2dとから他の電界効果トランジスタが構成されている。
【0044】
被覆絶縁膜6a〜6cとサイドウォール絶縁膜5a〜5fと半導体基板1の主表面との上に第1の層間絶縁膜7が形成されている。第1の層間絶縁膜7には、導電領域2b、2c上に位置する領域にコンタクトホール8a、8bが形成されている。コンタクトホール8a、8bの内部にはドープトポリシリコン膜などの導電体膜9a、9bが充填されている。第1の層間絶縁膜7上には第2の層間絶縁膜10が形成されている。導電体膜9b上に位置する領域においては、第2の層間絶縁膜10にコンタクトホール11aが形成されている。また、半導体基板1の主表面における導電領域2e上に位置する領域では、第1および第2の層間絶縁膜7、10の一部をエッチングによって除去することによりコンタクトホール11bが形成されている。コンタクトホール11a、11bの内部にはタングステン膜やドープトポリシリコン膜などの導電体膜15a、15bがそれぞれ充填されている。導電体膜15a上にはドープトポリシリコンからなる第1の配線層12aが形成されている。また、導電体膜15b上にはドープトポリシリコンからなる導電領域としての第1の配線層12bが形成されている。
【0045】
第1の配線層12a、12bと第2の層間絶縁膜10との上には第3の層間絶縁膜13が形成されている。導電体膜9a上に位置する領域では、第2および第3の層間絶縁膜10、13の一部を除去することによりコンタクトホール14が形成されている。コンタクトホール14の内部には導電体膜16が充填されている。
【0046】
第3の層間絶縁膜13上には第4の層間絶縁膜17が形成されている。第4の層間絶縁膜17上には第5の層間絶縁膜18が形成されている。導電体膜16上に位置する領域では、第4および第5の層間絶縁膜17、18の一部を除去することにより開口部19が形成されている。開口部19の内部には、導電体膜16に接続されたキャパシタ下部電極20が形成されている。キャパシタ下部電極20上から第5の層間絶縁膜18の上部表面上にまで延在するように、誘電体膜21が形成されている。誘電体膜21上には、開口部19の内部を充填するとともに、第5の層間絶縁膜18の上部表面上にまで延在するようにキャパシタ電極としてのキャパシタ上部電極22が形成されている。キャパシタ下部電極20と誘電体膜21とキャパシタ電極22とからキャパシタは構成される。
【0047】
キャパシタ上部電極22と第5の層間絶縁膜18との上には絶縁膜としての第6の層間絶縁膜23が形成されている。キャパシタ上部電極22上に位置する領域では、第6の層間絶縁膜23に溝としてのダマシン配線溝25aがキャパシタ上部電極22の上部表面の一部を露出させるように形成されている。また、第1の配線層12b上に位置する領域では、第3〜6の層間絶縁膜13、17、18、23にコンタクトホール24が形成されている。コンタクトホール24上に位置する領域において、第6の層間絶縁膜23に他の溝としてのダマシン配線溝25bが形成されている。ダマシン配線溝25a、25bは互いにほぼ平行に延びるように形成されている。そして、ダマシン配線溝25aの底面では、キャパシタ上部電極22の上部表面の一部が露出している。このため、キャパシタ上部電極22とダマシン配線溝25aの内部に形成されるバリアメタル層34aとの接触面積を大きくすることができる。したがって、キャパシタ上部電極22とダマシン配線層としての導電体膜26aとの電気的接続を、バリアメタル層34aを介して確実に行なうことができる。
【0048】
ダマシン配線溝25a、25bおよびコンタクトホール24の内部には、バリアメタル層34a、34bが形成されている。ダマシン配線溝25aの内部を充填するように、バリアメタル層34a上に配線層としての導電体膜26aが形成されている。また、ダマシン配線溝25bおよびコンタクトホール24の内部を充填するように、バリアメタル層34b上に他の配線層としての導電体膜26bが形成されている。この導電体膜26a、26bはいわゆるダマシン配線である。導電体膜26a、26bの上部表面と、第6の層間絶縁膜23の上部表面とはほぼ同一平面上に位置する。導電体膜26a、26bとしては、たとえば銅を用いることができる。
【0049】
このように、配線層としての導電体膜26a、26bの材料として銅を用いれば、従来の配線材料であるアルミニウムより銅はその電気抵抗値が低いため、配線抵抗を低減できる。このため、配線遅延の発生を防止できる。また、バリアメタル層34a、34bが形成されているので、導電体膜26a、26bを構成する銅などの材料が第6の層間絶縁膜23などへと拡散することを防止できる。
【0050】
なお、導電体膜26aはキャパシタ上部電極22の電位を固定するために利用される。本発明による半導体装置では、図1に示したようなキャパシタと電界効果トランジスタとを備えるメモリセルが基板1上に複数個マトリックス状に配置されている。
【0051】
ここで、図9に示したような従来のキャパシタ上部電極122に接続された配線層154aの製造工程では、第6の層間絶縁膜123にコンタクトホール152aを形成する工程、コンタクトホール152aの内部に導電体膜を形成する工程、第6の層間絶縁膜123の上部表面上に位置する余分な導電体膜を除去して、コンタクトホール152aの内部に充填されたタングステンプラグなどの導電体膜153aを形成する工程、コンタクトホール152a上に配線層154aとなる導電体膜を形成する工程、およびレジスト膜をマスクとしてこの導電体膜をエッチングにより部分的に除去することにより配線層154aを形成する工程を実施していた。つまり、従来の半導体装置の製造工程ではエッチング工程および成膜工程をそれぞれ2回実施していた。
【0052】
しかし、図1を参照して、本発明のようにキャパシタ上部電極22に電気的に接続された導電体膜26aからなる配線層をいわゆるダマシン配線構造とすることで、後述する製造方法で示すように、第6の層間絶縁膜23にダマシン配線溝25aを形成する工程、このダマシン配線溝25aの内部から第6の層間絶縁膜23の上部表面上にまで延在するように配線層となる導電体膜を形成する工程、その後第6の層間絶縁膜23の上部表面上に位置する導電体膜をCMP法などを用いて除去して導電体膜26aを形成する工程という、従来より少ない工程数で配線層を形成できる。この結果、半導体装置の製造工程を簡略化できる。
【0053】
また、図1に示した本発明による半導体装置では、キャパシタ上部電極22に接続する配線層として導電体膜26aを含むダマシン配線を用い、かつそのダマシン配線の下面がバリアメタル層34aを介してキャパシタ上部電極22と接続された状態となっている。したがって、従来のようにコンタクトホール152a(図9参照)およびタングステンプラグなどの導電体膜153a(図9参照)を形成する必要がない。このため、従来の半導体装置において配線層154aとタングステンプラグなどの導電体膜153aとの間に形成されていた異種界面は、本発明による半導体装置では存在しない。したがって、キャパシタ上部電極22に接続された配線層のエレクトロマイグレーション耐性が低下することを防止できる。
【0054】
また、図1に示した半導体装置では、第6の層間絶縁膜23にダマシン配線溝25aを形成して、そのダマシン配線溝25aの内部に導電体膜を充填することで配線層としての導電体膜26aの形成およびその導電体膜26aとキャパシタ上部電極22との接続を同時に実現する。このため、従来のように写真製版加工工程での誤差に起因するコンタクトホール152a(図9参照)と配線層154a(図9参照)との位置ずれといった問題は発生しない。したがって、このような位置ずれに起因する不良の発生を防止できる。
【0055】
また、導電体膜26aの上部表面と第6の層間絶縁膜23の上部表面とがほぼ同一平面上に位置するので、この第6の層間絶縁膜23の上部表面において導電体膜26aに起因する段差は形成されない。このため、第6の層間絶縁膜23上に他の絶縁膜などを形成する場合、第6の層間絶縁膜23の上部表面における段差に起因して、他の絶縁膜の上部表面の平坦性が劣化することを防止できる。したがって、他の絶縁膜上に上層配線層などを形成する場合、他の絶縁膜の上部表面における平坦性の劣化に起因する上層配線層の断線といった不良が発生することを防止できる。
【0056】
次に、図1および2に示した半導体装置の製造工程を図3〜6を参照して説明する。図3〜6は、図1および2に示した半導体装置の製造工程の第1〜第4工程を説明するための断面模式図である。
【0057】
まず、シリコンウェハなどの半導体基板1(図3参照)の主表面上にゲート絶縁膜3a〜3c(図3参照)となるべき絶縁膜を形成する。この絶縁膜上にゲート電極4a〜4c(図3参照)となるべき導電体膜を形成する。この導電体膜上にゲート電極パターンを有するレジスト膜を形成する。このレジスト膜をマスクとして、導電体膜と絶縁膜とを部分的に除去することにより、ゲート電極4a〜4cおよびゲート絶縁膜3a〜3cを形成する。次に、ゲート電極4a〜4cなどをマスクとして、半導体基板1の主表面に導電性不純物を注入することにより、導電領域2a〜2e(図3参照)を形成する。また、導電領域2eはあらかじめレジスト膜などをマスクとして半導体基板1の主表面に導電性不純物を注入することにより形成しておいてもよい。
【0058】
ゲート電極4a〜4cの側壁と上部表面との上にサイドウォール絶縁膜5a〜5fおよび被覆絶縁膜6a〜6cを形成する。被覆絶縁膜6a〜6cとサイドウォール絶縁膜5a〜5fとの上に第1の層間絶縁膜7(図3参照)をCVD法(Chemical Vapor Deposition法)などを用いて形成する。第1の層間絶縁膜7上にホールパターンを有するレジスト膜(図示せず)を形成する。このレジスト膜をマスクとして用いて、エッチングにより第1の層間絶縁膜7の一部を部分的に除去する。その後レジスト膜を除去する。このようにしてコンタクトホール8a、8b(図3参照)を形成する。コンタクトホール8a、8bの内部を充填し、かつ第1の層間絶縁膜7の上部表面上にまで延在するように導電体膜を形成する。第1の層間絶縁膜7の上部表面上に位置する導電体膜をエッチングなどにより除去することにより、導電体膜9a、9b(図3参照)を形成する。
【0059】
第1の層間絶縁膜7上に第2の層間絶縁膜10(図3参照)をCVD法などを用いて堆積する。第2の層間絶縁膜10上にホールパターンを有するレジスト膜を形成する。レジスト膜をマスクとして、第2の層間絶縁膜を部分的に除去することにより、コンタクトホール11a、11b(図3参照)を形成する。コンタクトホール11aの底部では導電体膜9aの上部表面が露出している。また、コンタクトホール11bの底部では導電領域2eが露出している。その後、レジスト膜を除去する。コンタクトホール11a、11bの内部を充填し、かつ第2の層間絶縁膜10の上部表面上にまで延在する導電体膜をスパッタリング法などを用いて形成する。導電体膜の材料としては、たとえばタングステンなどを用いることができる。第2の層間絶縁膜10の上部表面上に位置する導電体膜の部分を除去する。このようにして導電体膜15a、15bを形成する。
【0060】
その後、第2の層間絶縁膜10上に導電体膜を形成する。この導電体膜上に配線パターンを有するレジスト膜を形成する。レジスト膜をマスクとして、導電体膜をエッチングにより部分的に除去することにより、第1の配線層12a、12b(図3参照)を形成する。そのあと、レジスト膜を除去する。第1の配線層12a、12b上に第3の層間絶縁膜13をCVD法などを用いて形成する。第3の層間絶縁膜13上にホールパターンを有するレジスト膜を形成する。レジスト膜をマスクとして、第2および第3の層間絶縁膜10、13を部分的にエッチングなどで除去することにより、コンタクトホール14(図3参照)を形成する。その後、レジスト膜を除去する。次に、コンタクトホール14の内部を充填し、かつ第3の層間絶縁膜13の上部表面上にまで延在する導電体膜を形成する。第3の層間絶縁膜13の上部表面上に位置する導電体膜を除去することにより、導電体膜16を形成する。
【0061】
第3の層間絶縁膜13上に第4の層間絶縁膜17をCVD法などを用いて形成する。第4の層間絶縁膜17上にCVD法などを用いて第5の層間絶縁膜18を形成する。第5の層間絶縁膜18上にホールパターンを有するレジスト膜(図示せず)を形成する。レジスト膜をマスクとして用いて、第4および第5の層間絶縁膜17、18を部分的にエッチングにより除去することにより開口部19を形成する。開口部19の底部では導電体膜16が露出している。その後レジスト膜を除去する。
【0062】
開口部19の内部から第5の層間絶縁膜18の上部表面上にまで延在するように、キャパシタ下部電極となる導電体膜を形成する。次に、開口部19の内部に位置する領域において、導電体膜上に開口部19の内部を充填するようにレジスト膜(図示せず)を形成する。その後、ドライエッチングにより第5の層間絶縁膜18の上部表面上に位置する導電体膜を除去する。なお、この導電体膜を除去する工程ではCMP法を用いていもよい。その後、レジスト膜を除去する。このようにして、開口部19の内部に導電体膜からなるキャパシタ下部電極20を形成する。
【0063】
次に、開口部19内部のキャパシタ下部電極20上から第5の層間絶縁膜18の上部表面上にまで延在するように誘電体膜を形成する。誘電体膜上にキャパシタ上部電極となる導電体膜を形成する。導電体膜上にマスクパターンを有するレジスト膜を形成する。レジスト膜をマスクとして、導電体膜と誘電体膜とを部分的に除去することにより、キャパシタを構成する誘電体膜21とキャパシタ上部電極22とを形成する。なお、キャパシタ下部電極20、キャパシタ上部電極22の材料としては、ポリシリコンやアモルファスシリコンなどを用いることができる。また、誘電体膜21の材料として、BSTやPZTなどの高誘電体膜を用いる場合には、キャパシタ下部電極20、キャパシタ上部電極22の材料として白金やルテニウムなどの金属、チタンなどの高融点金属、窒化チタン、さらにはこれらの複数の層からなる膜を用いてもよい。
【0064】
次に、キャパシタ上部電極22上に第6の層間絶縁膜23を形成する。第6の層間絶縁膜23上に、ホールパターンを有するレジスト膜27を形成する。このようにして、図3に示すような構造を得る。
【0065】
次に、図4に示すように、レジスト膜27をマスクとして、第3〜第6の層間絶縁膜13、17、18、23をエッチングにより部分的に除去することによりコンタクトホール24を形成する。その後、レジスト膜27を除去する。
【0066】
次に、図5に示すように、第6の層間絶縁膜23上にダマシン配線溝用のパターンを有するレジスト膜28を形成する。
【0067】
次に、図6に示すように、レジスト膜28をマスクとして、第6の層間絶縁膜23を部分的にエッチングにより除去することにより、ダマシン配線溝25a、25bを形成する。ダマシン配線溝25aの底部では、キャパシタ上部電極22の上部表面が露出している。その後、レジスト膜28を除去する。
【0068】
このように、ダマシン配線溝25a、25bを形成するためのエッチングにより、キャパシタ上部電極22を露出させることで、従来のようにコンタクトホールを別途形成することなく、キャパシタ上部電極22と電気的に接続される導電体膜26aからなるダマシン配線層を形成できる。したがって、従来より半導体装置の製造工程を簡略化できる。
【0069】
また、従来はキャパシタ上部電極22上に位置するコンタクトホール152a(図9参照)と、他の領域に位置し、深さの異なる他のコンタクトホール152bとを別々のエッチング工程で形成していたが、本発明では、コンタクトホール24とダマシン配線溝25bとの内部に位置する導電体膜26bからなる配線層をいわゆるデュアル・ダマシン・プロセスにより形成し、さらに、キャパシタ上部電極に接続する配線層のためのダマシン配線溝25aと、コンタクトホール24に接続されたダマシン配線溝25bとを同じエッチング工程により形成することにより、半導体装置の製造工程を簡略化できる。このため、半導体装置の製造コストを低減できる。
【0070】
また、ダマシン配線溝25a、25bの深さを、第6の層間絶縁膜23の上部表面からキャパシタ上部電極22の上部表面までの深さとほぼ等しくすることで、キャパシタ上部電極22が過剰にエッチングされることを防止できる。また、ダマシン配線溝25aの底部では、キャパシタ上部電極22の上部表面が露出しているため、後述するようにバリアメタル層34aとキャパシタ上部電極22とを確実に接触させることができる。したがって、バリアメタル層34aを介してキャパシタ上部電極22とダマシン配線層としての導電体膜26の下面全体とをバリアメタル層34aを介して接続できる。この結果、キャパシタ上部電極22とダマシン配線層としての導電体膜26との電気的接続を確実に行なうことができる。
【0071】
図6に示した工程に続いて、ダマシン配線溝25a、25bおよびコンタクトホール24の内部にバリアメタル層を形成する。バリアメタル層上に、ダマシン配線溝25a、25bおよびコンタクトホール24の内部を充填するとともに、第6の層間絶縁膜23の上部表面上にまで延在するように銅などからなる導電体膜を形成する。そして、第6の層間絶縁膜23の上部表面上に位置するバリアメタル層および導電体膜をCMP法などを用いて除去する。このようにして、バリアメタル層34a、34bおよびダマシン配線となる導電体膜26a、26bが形成される。
【0072】
このようにして、図1および2に示した半導体装置を得ることができる。
(実施の形態2)
図7は、本発明による半導体装置の実施の形態2を示す断面模式図である。また、図8は、図7の線分VIII−VIIIにおける断面を示す模式図である。図7および8を参照して、本発明による半導体装置の実施の形態2を説明する。
【0073】
図7および8を参照して、半導体装置はDRAMであり、基本的には図1および2に示した本発明による半導体装置の実施の形態1と同様の構造を備える。しかし、図7および8に示した半導体装置では、キャパシタ上部電極22上にダマシン配線溝ではなく複数のコンタクトホール32が形成されている。コンタクトホール32の深さは、ダマシン配線溝25bの深さとほぼ等しくなるように設定されている。このコンタクトホール32の内部には、図1に示したダマシン配線溝25aと同様にバリアメタル層34aが形成されている。バリアメタル層34a上には、コンタクトホール32を充填するように銅などを含む導電体膜26aが形成されている。
【0074】
そして、第6の層間絶縁膜上には、第7の層間絶縁膜29が形成されている。第7の層間絶縁膜29には、コンタクトホール32上にコンタクトホール30aが形成されている。このコンタクトホール30a上に、ダマシン配線溝31が形成されている。コンタクトホール30aとダマシン配線溝31との内部にはバリアメタル層35aが形成されている。バリアメタル層35a上には、コンタクトホール30aとダマシン配線溝31の内部を充填するように銅などの導電体膜33が形成されている。ダマシン配線溝31は、紙面にほぼ垂直な方向に延びるように形成されている。導電体膜33は、紙面に垂直な方向に並ぶように形成された複数のコンタクトホール32の内部に位置する導電体膜26aのそれぞれとコンタクトホール30aを介して接続されている。
【0075】
また、導電体膜26b上に位置する領域には、コンタクトホール30bが形成されている。コンタクトホール30bの内部には、バリアメタル層35bが形成されている。バリアメタル層35b上には、コンタクトホール30bの内部を充填するように銅などの導電体膜33が形成されている。
【0076】
ここで、コンタクトホール32の平面形状を変更することにより、導電体膜26aとキャパシタ上部電極22との接触面積を変更できる。
【0077】
図7および8に示した半導体装置は、基本的に図3〜6に示した本発明の実施の形態1による半導体装置の製造工程と同様の工程により製造できる。つまり、図3および4に示した工程を実施した後、図5に示した工程において、レジスト膜28において、キャパシタ上部電極22上に位置する領域に、ダマシン配線溝用のパターンではなく、コンタクトホール32を形成するためのホールパターンを形成する。そのあと、図6に示した工程を実施する。そして、第7の層間絶縁膜29、コンタクトホール30a、30b、導電体膜33を形成することにより、図7および8に示した半導体装置を得ることができる。
【0078】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0079】
【発明の効果】
このように、本発明によれば、キャパシタ電極に接続される配線層としてダマシン配線層を利用することにより、不良の発生を防止できる共に、製造コストを低減することが可能な半導体装置およびその製造方法を得ることができる。
【図面の簡単な説明】
【図1】 本発明による半導体装置の実施の形態1を示す断面模式図である。
【図2】 図1の線分II−IIにおける断面を示す模式図である。
【図3】 図1に示した半導体装置の製造工程の第1工程を説明するための断面模式図である。
【図4】 図1に示した半導体装置の製造工程の第2工程を説明するための断面模式図である。
【図5】 図1に示した半導体装置の製造工程の第3工程を説明するための断面模式図である。
【図6】 図1に示した半導体装置の製造工程の第4工程を説明するための断面模式図である。
【図7】 本発明による半導体装置の実施の形態2を示す断面模式図である。
【図8】 図7の線分VIII−VIIIにおける断面を示す模式図である。
【図9】 従来の半導体装置としてのDRAMを示す断面模式図である。
【符号の説明】
1 基板、2a〜2e 導電領域、3a〜3c ゲート絶縁膜、4a〜4c ゲート電極、5a〜5f サイドウォール絶縁膜、6a〜6c 被覆絶縁膜、7,10,13,17,18,23,29 層間絶縁膜、8a,8b,11a,11b,14,24,30a,30b,32 コンタクトホール、9a,9b,15a,15b,16,26a,26b,33 導電体膜、12a,12b 第1の配線層、19 開口部、20 キャパシタ下部電極、21 誘電体膜、22 キャパシタ上部電極、25a,25b,31 ダマシン配線溝、27,28 レジスト膜、34a,34b,35a,35b バリアメタル層。
Claims (5)
- 半導体基板上に形成された導電領域と、
前記導電領域上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成されたキャパシタ電極と、
前記キャパシタ電極上に形成され、前記キャパシタ電極の一部を露出させる第1の溝を有し、上部表面を有する第2の絶縁膜と、
前記第1の溝の内部に充填され、上部表面を有し、前記キャパシタ電極と接続された第1の配線層とを備え、
前記第1および第2の絶縁膜には、前記導電領域にまで到達するコンタクトホールが形成され、前記第2の絶縁膜には、前記コンタクトホールと接続する第2の溝が形成され、さらに、
前記第2の溝と前記コンタクトホールとの内部に充填された第2の配線層を備え、
前記第1の配線層の上部表面と、前記第2の配線層の上部表面と前記第2の絶縁膜の上部表面とはほぼ同一平面上に位置し、
前記第1および第2の配線層は銅を含む、半導体装置。 - 前記第2の絶縁膜の前記第1の溝と前記第2の溝とは、ほぼ平行に延びるように形成されている、請求項1に記載の半導体装置。
- 半導体基板上に導電領域を形成する工程と、
前記導電領域の上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上にキャパシタ電極を形成する工程と、
前記キャパシタ電極上に、上部表面を有する第2の絶縁膜を形成する工程と、
前記第1および第2の絶縁膜に、前記導電領域まで到達するコンタクトホールを形成する工程と、
前記第2の絶縁膜において、前記キャパシタ電極の一部を露出させるように第1の溝を形成するとともに、前記コンタクトホール上に位置する領域において前記第2の絶縁膜に第2の溝を形成する工程と、
前記第1の溝、前記コンタクトホールおよび前記第2の溝の内部を充填し、かつ前記第2の絶縁膜の上部表面上にまで延在するように導電体膜を形成する工程と、
前記第2の絶縁膜の上部表面上に位置する前記導電体膜を除去するとともに、前記第2の絶縁膜の前記第1の溝と前記第2の溝との上に位置する前記導電体膜の一部を除去することにより、前記第1の溝と前記第2の溝との内部を充填する前記導電体膜からなり、前記第2の絶縁膜の上部表面とほぼ同一平面上に位置する上部表面を有する第1および第2の配線層を形成する工程とを備える、半導体装置の製造方法。 - 前記第2の溝を形成する工程は、前記第1の溝とほぼ平行に延びるように前記第2の溝を形成することを含む、請求項3に記載の半導体装置の製造方法。
- 前記導電体膜は銅を含む、請求項3または4に記載の半導体装置の製造方法。
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