JP3380373B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
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-
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- H01L28/40—Capacitors
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に関するものであって、とくに高誘電率の材
料をキャパシタ誘電体膜に用いたＤＲＡＭ（Dynamic Ra
ndom AccessMemory）の構造及びその製造方法に関する
ものである。
の製造方法に関するものであって、とくに高誘電率の材
料をキャパシタ誘電体膜に用いたＤＲＡＭ（Dynamic Ra
ndom AccessMemory）の構造及びその製造方法に関する
ものである。
【０００２】
【従来の技術】従来より、記憶情報のランダムな入出力
が可能な半導体記憶装置の１つとして、ＤＲＡＭが広く
用いられている。そして、一般にＤＲＡＭは、多数の記
憶情報を蓄積する記憶領域であるメモリセルアレイ部
と、外部との入出力に必要な周辺回路部とを有してい
る。
が可能な半導体記憶装置の１つとして、ＤＲＡＭが広く
用いられている。そして、一般にＤＲＡＭは、多数の記
憶情報を蓄積する記憶領域であるメモリセルアレイ部
と、外部との入出力に必要な周辺回路部とを有してい
る。
【０００３】図２１は、一般的なＤＲＡＭの構成を示す
ブロック図である。図２１に示すように、ＤＲＡＭ１５
０は、記憶情報を蓄積するためのメモリセルアレイ１５
１と、単位記憶回路を構成するメモリセルを選択するた
めのアドレス信号を外部から受けるロウアンドカラムア
ドレスバッファ１５２と、そのアドレス信号を解読する
ことによってメモリセルを指定するロウデコーダ１５３
及びカラムデコーダ１５４と、指定されたメモリセルに
蓄積された信号を増幅して読み出すためのセンスリフレ
ッシュアンプ１５５と、データ入出力のためのデータイ
ンバッファ１５６及びデータアウトバッファ１５７と、
クロック信号を発生させるためのクロックジェネレータ
１５８とを備えている。
ブロック図である。図２１に示すように、ＤＲＡＭ１５
０は、記憶情報を蓄積するためのメモリセルアレイ１５
１と、単位記憶回路を構成するメモリセルを選択するた
めのアドレス信号を外部から受けるロウアンドカラムア
ドレスバッファ１５２と、そのアドレス信号を解読する
ことによってメモリセルを指定するロウデコーダ１５３
及びカラムデコーダ１５４と、指定されたメモリセルに
蓄積された信号を増幅して読み出すためのセンスリフレ
ッシュアンプ１５５と、データ入出力のためのデータイ
ンバッファ１５６及びデータアウトバッファ１５７と、
クロック信号を発生させるためのクロックジェネレータ
１５８とを備えている。
【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１５１には、単位記憶情報を蓄積するため
のメモリセルがマトリクス上に複数個配置されている。
一般に、一つのメモリセルは、一つのＭＯＳ(Metal Oxi
de Semiconductor)トランジスタと、これに接続された
一つのキャパシタとで構成されている。このようなメモ
リセルは、１トランジスタ１キャパシタ型のメモリセル
と呼ばれている。このタイプのメモリセルは、構成が簡
単なため、メモリセルアレイ１５１の集積度を向上させ
ることが容易である。このため、大容量のＤＲＡＭにお
いて広く用いられている。
リセルアレイ１５１には、単位記憶情報を蓄積するため
のメモリセルがマトリクス上に複数個配置されている。
一般に、一つのメモリセルは、一つのＭＯＳ(Metal Oxi
de Semiconductor)トランジスタと、これに接続された
一つのキャパシタとで構成されている。このようなメモ
リセルは、１トランジスタ１キャパシタ型のメモリセル
と呼ばれている。このタイプのメモリセルは、構成が簡
単なため、メモリセルアレイ１５１の集積度を向上させ
ることが容易である。このため、大容量のＤＲＡＭにお
いて広く用いられている。
【０００５】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分類することがで
きる。この中にスタックトキャパシタと呼ばれるものが
ある。このスタックトキャパシタは、キャパシタの主要
部をゲート電極やフィールド酸化膜の上にまで延在させ
ることによって、キャパシタの電極間の対向面積を増大
させるものである。
タの構造によっていくつかのタイプに分類することがで
きる。この中にスタックトキャパシタと呼ばれるものが
ある。このスタックトキャパシタは、キャパシタの主要
部をゲート電極やフィールド酸化膜の上にまで延在させ
ることによって、キャパシタの電極間の対向面積を増大
させるものである。
【０００６】スタックトキャパシタは、このような特徴
を有するため、半導体記憶装置の集積化に伴って素子が
微細化された場合でも、キャパシタ容量を確保すること
が可能になる。その結果、半導体記憶装置の高集積化に
伴ってスタックトキャパシタが多く用いられるようにな
った。
を有するため、半導体記憶装置の集積化に伴って素子が
微細化された場合でも、キャパシタ容量を確保すること
が可能になる。その結果、半導体記憶装置の高集積化に
伴ってスタックトキャパシタが多く用いられるようにな
った。
【０００７】しかしながら、素子が更に微細化され、例
えば２５６ＭｂｉｔＤＲＡＭなどにおいては、上記のス
タックトキャパシタを使用したとしても、もはや一定の
キャパシタ容量を確保することは困難となる。
えば２５６ＭｂｉｔＤＲＡＭなどにおいては、上記のス
タックトキャパシタを使用したとしても、もはや一定の
キャパシタ容量を確保することは困難となる。
【０００８】そこで、キャパシタ容量を増大させるた
め、キャパシタ誘電体膜として、ＰＺＴ(チタン酸ジル
コン酸鉛)等の高誘電率材料からなる誘電体膜を使用す
るといった試みがなされている。図２２には、キャパシ
タ誘電体膜としてＰＺＴ等の高誘電率材料を用いたＤＲ
ＡＭの一例が示されている。
め、キャパシタ誘電体膜として、ＰＺＴ(チタン酸ジル
コン酸鉛)等の高誘電率材料からなる誘電体膜を使用す
るといった試みがなされている。図２２には、キャパシ
タ誘電体膜としてＰＺＴ等の高誘電率材料を用いたＤＲ
ＡＭの一例が示されている。
【０００９】図２２に示すように、Ｐ型半導体基板１０
１の主表面における素子分離領域には、フィールド酸化
膜１０２が形成されている。半導体基板１０１の主表面
における素子形成領域には、トランスファゲートトラン
ジスタ１０３ａ、１０３ｂが形成されている。
１の主表面における素子分離領域には、フィールド酸化
膜１０２が形成されている。半導体基板１０１の主表面
における素子形成領域には、トランスファゲートトラン
ジスタ１０３ａ、１０３ｂが形成されている。
【００１０】トランスファゲートトランジスタ１０３ａ
は、半導体基板１０１の主表面に間隔をあけて形成され
たソース／ドレイン領域となるＮ型不純物領域１０６
ｃ、１０６ａ間のチャネル領域１２１上にゲート絶縁膜
１０５を介して形成されたゲート電極１０４ｂを有して
いる。
は、半導体基板１０１の主表面に間隔をあけて形成され
たソース／ドレイン領域となるＮ型不純物領域１０６
ｃ、１０６ａ間のチャネル領域１２１上にゲート絶縁膜
１０５を介して形成されたゲート電極１０４ｂを有して
いる。
【００１１】トランスファゲートトランジスタ１０３ｂ
は、ソース／ドレイン領域となるＮ型不純物領域１０６
ａ、１０６ｂとこの不純物領域１０６ａ、１０６ｂ間の
チャネル領域１２１上にゲート絶縁膜１０５を介して形
成されたゲート電極１０４ｃを有している。
は、ソース／ドレイン領域となるＮ型不純物領域１０６
ａ、１０６ｂとこの不純物領域１０６ａ、１０６ｂ間の
チャネル領域１２１上にゲート絶縁膜１０５を介して形
成されたゲート電極１０４ｃを有している。
【００１２】一方、フィールド酸化膜１０２上には、他
のトランスファゲートトランジスタのゲート電極１０４
ｄが延在している。ゲート電極１０４ｂ、１０４ｃ、１
０４ｄを覆うように酸化膜１０７が形成されている。ま
た、不純物領域１０６ａ上には、この不純物領域１０６
ａに電気的に接続されるように埋め込みビット線１０８
が形成されている。この埋め込みビット線１０８を覆う
ように絶縁層１０９が形成されている。
のトランスファゲートトランジスタのゲート電極１０４
ｄが延在している。ゲート電極１０４ｂ、１０４ｃ、１
０４ｄを覆うように酸化膜１０７が形成されている。ま
た、不純物領域１０６ａ上には、この不純物領域１０６
ａに電気的に接続されるように埋め込みビット線１０８
が形成されている。この埋め込みビット線１０８を覆う
ように絶縁層１０９が形成されている。
【００１３】これらの絶縁膜１０９および酸化膜１０７
を覆うように第１の層間絶縁膜１１０が形成されてい
る。この第１の層間絶縁膜１１０の上面は平坦化されて
いる。第１の層間絶縁膜１１０において、不純物領域１
０６ｂ上に位置する部分にコンタクトホール１１０ａが
形成されている。
を覆うように第１の層間絶縁膜１１０が形成されてい
る。この第１の層間絶縁膜１１０の上面は平坦化されて
いる。第１の層間絶縁膜１１０において、不純物領域１
０６ｂ上に位置する部分にコンタクトホール１１０ａが
形成されている。
【００１４】このコンタクトホール１１０ａ内には、不
純物領域１０６ｂと電気的に接続されたプラグ１１１が
形成されている。このプラグ１１１の上面から第１の層
間絶縁膜１１０の上面にわたって、白金等からなるキャ
パシタ下部電極１１４が形成されている。
純物領域１０６ｂと電気的に接続されたプラグ１１１が
形成されている。このプラグ１１１の上面から第１の層
間絶縁膜１１０の上面にわたって、白金等からなるキャ
パシタ下部電極１１４が形成されている。
【００１５】キャパシタ下部電極１１４を覆うようにキ
ャパシタ誘電膜１１５が形成されている。このキャパシ
タ誘電体１１５としては、ＰＺＴやＳｒＴｉＯ3等が用
いられる。このキャパシタ誘電体膜１１５を覆うように
キャパシタ上部電極１１６が形成されている。このキャ
パシタ上部電極１１６としては、普通、白金等が用いら
れる。
ャパシタ誘電膜１１５が形成されている。このキャパシ
タ誘電体１１５としては、ＰＺＴやＳｒＴｉＯ3等が用
いられる。このキャパシタ誘電体膜１１５を覆うように
キャパシタ上部電極１１６が形成されている。このキャ
パシタ上部電極１１６としては、普通、白金等が用いら
れる。
【００１６】キャパシタ上部電極１１６を覆うように第
２の層間絶縁膜１１７が形成されている。この第２の層
間絶縁膜１１７の上面は平坦化されている。第２の層間
絶縁膜１１７上には、間隔を隔てて第１のアルミ配線層
１１８が形成されている。この第１のアルミ配線層１１
８を覆うように保護膜１１９が形成されている。この保
護膜１１９上には、アルミニウム配線層１２０が形成さ
れている。
２の層間絶縁膜１１７が形成されている。この第２の層
間絶縁膜１１７の上面は平坦化されている。第２の層間
絶縁膜１１７上には、間隔を隔てて第１のアルミ配線層
１１８が形成されている。この第１のアルミ配線層１１
８を覆うように保護膜１１９が形成されている。この保
護膜１１９上には、アルミニウム配線層１２０が形成さ
れている。
【００１７】上記のキャパシタ下部電極１１４と、キャ
パシタ誘電体膜１１５と、キャパシタ上部電極１１６と
で、キャパシタ１６０が構成されている。次に、図２３
〜図３１を用いて、図２２に示される従来のＤＲＡＭの
製造方法について説明する。図２３〜図３１は、従来の
ＤＲＡＭの製造工程の第１工程から第９工程を示す断面
図である。
パシタ誘電体膜１１５と、キャパシタ上部電極１１６と
で、キャパシタ１６０が構成されている。次に、図２３
〜図３１を用いて、図２２に示される従来のＤＲＡＭの
製造方法について説明する。図２３〜図３１は、従来の
ＤＲＡＭの製造工程の第１工程から第９工程を示す断面
図である。
【００１８】まず、図２３に示すように、半導体基板１
０１の主表面上の素子分離領域に、ＬＯＣＯＳ（Local
Oxidation of Silicon）法を用いてフィールド酸化膜１
０２を形成する。次に、熱酸化法などを用いて、ゲート
絶縁膜１０５を形成する。このゲート絶縁膜１０５上及
びフィールド酸化膜１０２上に、選択的にゲート電極
（ワード線）１０４ｂ、１０４ｃ、１０４ｄを形成す
る。
０１の主表面上の素子分離領域に、ＬＯＣＯＳ（Local
Oxidation of Silicon）法を用いてフィールド酸化膜１
０２を形成する。次に、熱酸化法などを用いて、ゲート
絶縁膜１０５を形成する。このゲート絶縁膜１０５上及
びフィールド酸化膜１０２上に、選択的にゲート電極
（ワード線）１０４ｂ、１０４ｃ、１０４ｄを形成す
る。
【００１９】これらのゲート電極１０４ｂ、１０４ｃ、
１０４ｄをマスクとして用いて、半導体基板１０１の主
表面に不純物を注入することによって、不純物領域１０
６ｃ、１０６ａ、１０６ｂをそれぞれ形成する。そし
て、ゲート電極１０４ｂ、１０４ｃ、１０４ｄを覆うよ
うに酸化膜１０７を形成する。
１０４ｄをマスクとして用いて、半導体基板１０１の主
表面に不純物を注入することによって、不純物領域１０
６ｃ、１０６ａ、１０６ｂをそれぞれ形成する。そし
て、ゲート電極１０４ｂ、１０４ｃ、１０４ｄを覆うよ
うに酸化膜１０７を形成する。
【００２０】そして、多結晶シリコンを半導体基板１０
１全面上に形成した後で所定形状にパターニングするこ
とによって、不純物領域１０６ａに電気的に接続される
埋め込みビット線１０８を形成する。この埋め込みビッ
ト線１０８を覆うように絶縁層１０９を形成する。この
後、ＣＶＤ（Chemical Vapour Deposition）法等を用い
て、第１の層間絶縁膜１１０を形成する。そして、この
第１の層間絶縁膜１１０に平坦化処理を施すことによっ
て、第１の層間絶縁膜１１０の上面を平坦化する。
１全面上に形成した後で所定形状にパターニングするこ
とによって、不純物領域１０６ａに電気的に接続される
埋め込みビット線１０８を形成する。この埋め込みビッ
ト線１０８を覆うように絶縁層１０９を形成する。この
後、ＣＶＤ（Chemical Vapour Deposition）法等を用い
て、第１の層間絶縁膜１１０を形成する。そして、この
第１の層間絶縁膜１１０に平坦化処理を施すことによっ
て、第１の層間絶縁膜１１０の上面を平坦化する。
【００２１】次に、図２４に示すように、第１の層間絶
縁膜１１０上に、所定形状にパターニングされたレジス
トパターン１２２を形成する。このレジストパターン１
２２をマスクとして用いて、第１の層間絶縁膜１１０に
異方性エッチング処理を施す。この後、レジストパター
ン１２２を除去する。これによって、図２５に示されて
いるように、コンタクトホール１１０ａが形成される。
縁膜１１０上に、所定形状にパターニングされたレジス
トパターン１２２を形成する。このレジストパターン１
２２をマスクとして用いて、第１の層間絶縁膜１１０に
異方性エッチング処理を施す。この後、レジストパター
ン１２２を除去する。これによって、図２５に示されて
いるように、コンタクトホール１１０ａが形成される。
【００２２】次に、図２６に示すように、ＣＶＤ法等を
用いて、コンタクトホール１１０ａを埋め込みかつ第１
の層間絶縁膜１１０を覆うように、多結晶シリコン層１
１１ａを形成する。この多結晶シリコン層１１１ａをエ
ッチバックすることによって、図２７に示されているよ
うに、コンタクトホール１１０ａ内にプラグ１１１が形
成される。
用いて、コンタクトホール１１０ａを埋め込みかつ第１
の層間絶縁膜１１０を覆うように、多結晶シリコン層１
１１ａを形成する。この多結晶シリコン層１１１ａをエ
ッチバックすることによって、図２７に示されているよ
うに、コンタクトホール１１０ａ内にプラグ１１１が形
成される。
【００２３】次に、図２８に示すように、スパッタリン
グ法などを用いて、プラグ１１１及び第１の層間絶縁膜
１１０上に白金層１１４等を形成する。この白金層１１
４等の上に、所定形状にパターニングされたレジストパ
ターン１２３を形成する。
グ法などを用いて、プラグ１１１及び第１の層間絶縁膜
１１０上に白金層１１４等を形成する。この白金層１１
４等の上に、所定形状にパターニングされたレジストパ
ターン１２３を形成する。
【００２４】次に、上記のレジストパターン１２３をマ
スクとして用いて、白金層１１４等にエッチング処理を
施す。これによって、図２９に示されているように、キ
ャパシタ下部電極１１４が形成される。
スクとして用いて、白金層１１４等にエッチング処理を
施す。これによって、図２９に示されているように、キ
ャパシタ下部電極１１４が形成される。
【００２５】次に、図３０に示すように、スパッタリン
グ法やＣＶＤ法等を用いて、キャパシタ下部電極１１４
を覆うように高誘電率材料からなるキャパシタ誘電体膜
１１５を形成する。このキャパシタ誘電体膜１１５の材
質としては、ＰＺＴやＳｒＴｉＯ3等が用いられる。キ
ャパシタ誘電体膜１１５を覆うようにして、白金層１１
６を形成する。この白金層１１６を所定形状に加工する
ことによって、キャパシタ上部電極１１６が形成され
る。
グ法やＣＶＤ法等を用いて、キャパシタ下部電極１１４
を覆うように高誘電率材料からなるキャパシタ誘電体膜
１１５を形成する。このキャパシタ誘電体膜１１５の材
質としては、ＰＺＴやＳｒＴｉＯ3等が用いられる。キ
ャパシタ誘電体膜１１５を覆うようにして、白金層１１
６を形成する。この白金層１１６を所定形状に加工する
ことによって、キャパシタ上部電極１１６が形成され
る。
【００２６】次に、図３１に示すように、ＣＶＤ法等を
用いて、キャパシタ上部電極１１６を覆うように第２の
層間絶縁膜１１７を形成する。この第２の層間絶縁膜１
１７上に、所定間隔をあけて、第１のアルミ配線層１１
８を形成する。そして、この第１のアルミ配線層１１８
を覆うように、ＣＶＤ法等を用いて、シリコン酸化膜等
からなる保護膜１１９を形成する（図２２参照）。この
保護膜１１９上に、第２のアルミ配線層１２０を形成す
る（図２２参照）。以上の工程を経て、図２２に示され
ている従来のＤＲＡＭが完成する。
用いて、キャパシタ上部電極１１６を覆うように第２の
層間絶縁膜１１７を形成する。この第２の層間絶縁膜１
１７上に、所定間隔をあけて、第１のアルミ配線層１１
８を形成する。そして、この第１のアルミ配線層１１８
を覆うように、ＣＶＤ法等を用いて、シリコン酸化膜等
からなる保護膜１１９を形成する（図２２参照）。この
保護膜１１９上に、第２のアルミ配線層１２０を形成す
る（図２２参照）。以上の工程を経て、図２２に示され
ている従来のＤＲＡＭが完成する。
【００２７】
【発明が解決しようとする課題】しかしながら、上記の
従来のＤＲＡＭには、次に説明するような問題点があっ
た。すなわち、従来例においては、層間絶縁膜の開口部
を介して半導体基板の主表面と電気的に接続されたキャ
パシタ下部電極及びキャパシタ誘電体膜上に形成された
キャパシタ上部電極等には、白金膜が用いられてきた。
この白金膜は、誘電体膜との界面に反応層を形成しにく
いという長所はあるものの、反応性に乏しいためその加
工が難しいという問題があった。また、白金以外の電極
材として例えばルテニウム、イリジウム等が知られてい
るが、これら材料の薄膜は、層間絶縁膜に用いられるシ
リコン酸化膜との密着性に問題があった。また、キャパ
シタ誘電体膜形成時に、これら電極材料の酸化に伴うシ
リコンプラグの酸化が避けられず、コンタクト抵抗の増
加やキャパシタンスの低下が生じると同時に、ルテニウ
ム、イリジウム等の電極材料が酸化されるとその表面が
荒れ、リーク電流が増加するといった問題があった。さ
らに、ルテニウム、イリジウム等の金属電極を形成した
後、高温の熱処理が施される場合、酸化性の雰囲気でな
くともこれら金属電極表面の荒れがおこる場合があり、
リーク電流の増加がおこるという問題もあった。
従来のＤＲＡＭには、次に説明するような問題点があっ
た。すなわち、従来例においては、層間絶縁膜の開口部
を介して半導体基板の主表面と電気的に接続されたキャ
パシタ下部電極及びキャパシタ誘電体膜上に形成された
キャパシタ上部電極等には、白金膜が用いられてきた。
この白金膜は、誘電体膜との界面に反応層を形成しにく
いという長所はあるものの、反応性に乏しいためその加
工が難しいという問題があった。また、白金以外の電極
材として例えばルテニウム、イリジウム等が知られてい
るが、これら材料の薄膜は、層間絶縁膜に用いられるシ
リコン酸化膜との密着性に問題があった。また、キャパ
シタ誘電体膜形成時に、これら電極材料の酸化に伴うシ
リコンプラグの酸化が避けられず、コンタクト抵抗の増
加やキャパシタンスの低下が生じると同時に、ルテニウ
ム、イリジウム等の電極材料が酸化されるとその表面が
荒れ、リーク電流が増加するといった問題があった。さ
らに、ルテニウム、イリジウム等の金属電極を形成した
後、高温の熱処理が施される場合、酸化性の雰囲気でな
くともこれら金属電極表面の荒れがおこる場合があり、
リーク電流の増加がおこるという問題もあった。
【００２８】本発明は、上記のような問題点を解消する
ためになされたものであって、その製造が容易で、か
つ、高いキャパシタンスのセルキャパシタを有する半導
体記憶装置、あるいはその製造方法を提供することを目
的とする。
ためになされたものであって、その製造が容易で、か
つ、高いキャパシタンスのセルキャパシタを有する半導
体記憶装置、あるいはその製造方法を提供することを目
的とする。
【００２９】
【課題を解決するための手段】上記の目的を達すべくな
された本発明の第１の態様は、主表面を有する半導体基
板と、前記半導体基板の主表面上に形成され、前記半導
体基板の主表面にまで達する開口部を有する層間絶縁膜
と、前記開口部に埋め込まれた接続部材と、前記接続部
材を介して前記半導体基板の主表面と電気的に接続され
たキャパシタ下部電極と、前記キャパシタ下部電極上に
形成された高誘電率材料からなるキャパシタ誘電体膜
と、前記キャパシタ誘電体膜上に形成されたキャパシタ
上部電極とを備えた半導体記憶装置であって、前記キャ
パシタ下部電極が金属電極で構成されていて、前記金属
電極がルテニウムを主たる構成元素とし、かつ前記金属
電極表面に前記金属電極材料の酸化物層が形成されてい
ず、前記キャパシタ誘電体膜が、基板温度を５５０℃以
下とし酸素分圧を１５ｔｏｒｒ以下としてＣＶＤ法によ
り形成されたものであって、前記キャパシタ下部電極の
上面及び側面を覆うように形成されていることを特徴と
するものである。
された本発明の第１の態様は、主表面を有する半導体基
板と、前記半導体基板の主表面上に形成され、前記半導
体基板の主表面にまで達する開口部を有する層間絶縁膜
と、前記開口部に埋め込まれた接続部材と、前記接続部
材を介して前記半導体基板の主表面と電気的に接続され
たキャパシタ下部電極と、前記キャパシタ下部電極上に
形成された高誘電率材料からなるキャパシタ誘電体膜
と、前記キャパシタ誘電体膜上に形成されたキャパシタ
上部電極とを備えた半導体記憶装置であって、前記キャ
パシタ下部電極が金属電極で構成されていて、前記金属
電極がルテニウムを主たる構成元素とし、かつ前記金属
電極表面に前記金属電極材料の酸化物層が形成されてい
ず、前記キャパシタ誘電体膜が、基板温度を５５０℃以
下とし酸素分圧を１５ｔｏｒｒ以下としてＣＶＤ法によ
り形成されたものであって、前記キャパシタ下部電極の
上面及び側面を覆うように形成されていることを特徴と
するものである。
【００３０】
【００３１】本発明の第２の態様は、本発明の第１の態
様にかかる半導体記憶装置において、前記接続部材の上
端が前記層間絶縁膜表面から３０ｎｍ以上へこんでいる
ことを特徴とするものである。
様にかかる半導体記憶装置において、前記接続部材の上
端が前記層間絶縁膜表面から３０ｎｍ以上へこんでいる
ことを特徴とするものである。
【００３２】本発明の第３の態様は、本発明の第１の態
様にかかる半導体記憶装置において、前記層間絶縁膜と
前記キャパシタ下部電極との間に密着層が形成されてい
ることを特徴とするものである。
様にかかる半導体記憶装置において、前記層間絶縁膜と
前記キャパシタ下部電極との間に密着層が形成されてい
ることを特徴とするものである。
【００３３】
【００３４】本発明の第４の態様は、半導体記憶装置の
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部に接続部材を埋め込む工程と、前記接続
部材を介して前記半導体基板の主表面と電気的に接続さ
れるキャパシタ下部電極としてルテニウムが主たる構成
元素である金属薄膜を形成した後、該金属薄膜を所定の
キャパシタ下部電極構造に加工する工程と、前記金属電
極上に、高誘電率材料からなるキャパシタ誘電体膜を、
前記キャパシタ下部電極の上面及び下面を覆うようにし
て、基板温度を５５０℃以下にし酸素分圧を１５ｔｏｒ
ｒ以下にしてＣＶＤ法で形成した後、キャパシタ上部電
極を形成し、その際前記金属電極表面に前記金属電極材
料の酸化物層を形成させないようにする工程とを含むこ
とを特徴とするものである。
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部に接続部材を埋め込む工程と、前記接続
部材を介して前記半導体基板の主表面と電気的に接続さ
れるキャパシタ下部電極としてルテニウムが主たる構成
元素である金属薄膜を形成した後、該金属薄膜を所定の
キャパシタ下部電極構造に加工する工程と、前記金属電
極上に、高誘電率材料からなるキャパシタ誘電体膜を、
前記キャパシタ下部電極の上面及び下面を覆うようにし
て、基板温度を５５０℃以下にし酸素分圧を１５ｔｏｒ
ｒ以下にしてＣＶＤ法で形成した後、キャパシタ上部電
極を形成し、その際前記金属電極表面に前記金属電極材
料の酸化物層を形成させないようにする工程とを含むこ
とを特徴とするものである。
【００３５】
【００３６】本発明の第５の態様は、半導体記憶装置の
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部の一部を接続部材で埋め込む工程と、前
記接続部材を介して前記半導体基板の主表面と電気的に
接続されるキャパシタ下部電極としてルテニウムが主た
る構成元素である金属薄膜を、前記層間絶縁膜を覆いか
つ前記開口部内を埋め込むように形成した後、前記金属
薄膜を所定のキャパシタ下部電極構造に加工する工程
と、前記金属電極上に、高誘電率材料からなるキャパシ
タ誘電体膜を、前記キャパシタ下部電極の上面及び下面
を覆うようにして、基板温度を５５０℃以下にし酸素分
圧を１５ｔｏｒｒ以下にしてＣＶＤ法で形成した後、キ
ャパシタ上部電極を形成し、その際前記金属電極表面に
前記金属電極材料の酸化物層を形成させないようにする
工程とを含むことを特徴とするものである。
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部の一部を接続部材で埋め込む工程と、前
記接続部材を介して前記半導体基板の主表面と電気的に
接続されるキャパシタ下部電極としてルテニウムが主た
る構成元素である金属薄膜を、前記層間絶縁膜を覆いか
つ前記開口部内を埋め込むように形成した後、前記金属
薄膜を所定のキャパシタ下部電極構造に加工する工程
と、前記金属電極上に、高誘電率材料からなるキャパシ
タ誘電体膜を、前記キャパシタ下部電極の上面及び下面
を覆うようにして、基板温度を５５０℃以下にし酸素分
圧を１５ｔｏｒｒ以下にしてＣＶＤ法で形成した後、キ
ャパシタ上部電極を形成し、その際前記金属電極表面に
前記金属電極材料の酸化物層を形成させないようにする
工程とを含むことを特徴とするものである。
【００３７】本発明の第６の態様は、半導体記憶装置の
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部の一部をシリコンを主成分とする接続部
材で埋め込む工程と、前記接続部材を介して前記半導体
基板の主表面と電気的に接続されるキャパシタ下部電極
としてルテニウムが主たる構成元素である金属薄膜を、
前記層間絶縁膜を覆いかつ前記開口部内を埋め込むよう
に形成した後、前記金属薄膜を所定のキャパシタ下部電
極形状に加工する工程と、前記金属薄膜のシリサイド層
が前記金属電極と前記接続部材との間に形成されるよう
熱処理を行う工程と、前記金属電極上に、高誘電率材料
からなるキャパシタ誘電体膜を、前記キャパシタ下部電
極の上面及び下面を覆うようにして、基板温度を５５０
℃以下にし酸素分圧を１５ｔｏｒｒ以下にしてＣＶＤ法
で形成した後、キャパシタ上部電極を形成し、その際前
記金属電極表面に前記金属電極材料の酸化物層を形成さ
せないようにする工程とを含むことを特徴とするもので
ある。
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部の一部をシリコンを主成分とする接続部
材で埋め込む工程と、前記接続部材を介して前記半導体
基板の主表面と電気的に接続されるキャパシタ下部電極
としてルテニウムが主たる構成元素である金属薄膜を、
前記層間絶縁膜を覆いかつ前記開口部内を埋め込むよう
に形成した後、前記金属薄膜を所定のキャパシタ下部電
極形状に加工する工程と、前記金属薄膜のシリサイド層
が前記金属電極と前記接続部材との間に形成されるよう
熱処理を行う工程と、前記金属電極上に、高誘電率材料
からなるキャパシタ誘電体膜を、前記キャパシタ下部電
極の上面及び下面を覆うようにして、基板温度を５５０
℃以下にし酸素分圧を１５ｔｏｒｒ以下にしてＣＶＤ法
で形成した後、キャパシタ上部電極を形成し、その際前
記金属電極表面に前記金属電極材料の酸化物層を形成さ
せないようにする工程とを含むことを特徴とするもので
ある。
【００３８】本発明の第７の態様は、本発明の第４〜第
６の態様のいずれか１つにかかる半導体記憶装置の製造
方法において、キャパシタ下部電極を形成する工程で前
記金属薄膜を形成した後に化学的機械研磨法により前記
キャパシタ下部電極表面を平坦化することを特徴とする
ものである。
６の態様のいずれか１つにかかる半導体記憶装置の製造
方法において、キャパシタ下部電極を形成する工程で前
記金属薄膜を形成した後に化学的機械研磨法により前記
キャパシタ下部電極表面を平坦化することを特徴とする
ものである。
【００３９】本発明の第８の態様は、本発明の第４〜第
７の態様のいずれか１つにかかる半導体記憶装置の製造
方法において、層間絶縁膜の開口部に接続部材を埋め込
む工程の後に、前記層間絶縁膜と前記キャパシタ下部電
極との間に密着層を形成する工程を含むことを特徴とす
るものである。
７の態様のいずれか１つにかかる半導体記憶装置の製造
方法において、層間絶縁膜の開口部に接続部材を埋め込
む工程の後に、前記層間絶縁膜と前記キャパシタ下部電
極との間に密着層を形成する工程を含むことを特徴とす
るものである。
【００４０】
【作用】本発明の第１の態様にかかる半導体記憶装置に
おいては、キャパシタ下部電極が金属電極から構成され
ていて、金属電極がルテニウムを主たる構成元素とし、
かつキャパシタ誘電体膜の形成時に金属電極表面が酸化
されていない。このように、キャパシタ下部電極を、ル
テニウムからなる金属電極で構成したので、従来の白金
を電極材として用いた場合に比べて、電極の加工が容易
となる。さらに、キャパシタ下部電極の上面及び側面を
覆うように形成されるキャパシタ誘電体膜の形成時に電
極が酸化されないのでセル構造が単純になる。かつ、ル
テニウムがキャパシタ誘電体膜形成時において化学的に
安定であるので、キャパシタンスの低下が生じない。ま
た、ルテニウムからなる金属電極形成後、酸化性の雰囲
気でなくとも高温の熱処理が施されるような場合、金属
電極表面が荒れ、リーク電流が増加する場合があるが、
化学的機械研磨法による平坦化を施せばリーク電流の増
加は生じない。さらに、キャパシタ構造をスタック型な
どの立体セル構造とし、その下部電極をルテニウムで構
成すれば、キャパシタ容量を増加させることができる。
おいては、キャパシタ下部電極が金属電極から構成され
ていて、金属電極がルテニウムを主たる構成元素とし、
かつキャパシタ誘電体膜の形成時に金属電極表面が酸化
されていない。このように、キャパシタ下部電極を、ル
テニウムからなる金属電極で構成したので、従来の白金
を電極材として用いた場合に比べて、電極の加工が容易
となる。さらに、キャパシタ下部電極の上面及び側面を
覆うように形成されるキャパシタ誘電体膜の形成時に電
極が酸化されないのでセル構造が単純になる。かつ、ル
テニウムがキャパシタ誘電体膜形成時において化学的に
安定であるので、キャパシタンスの低下が生じない。ま
た、ルテニウムからなる金属電極形成後、酸化性の雰囲
気でなくとも高温の熱処理が施されるような場合、金属
電極表面が荒れ、リーク電流が増加する場合があるが、
化学的機械研磨法による平坦化を施せばリーク電流の増
加は生じない。さらに、キャパシタ構造をスタック型な
どの立体セル構造とし、その下部電極をルテニウムで構
成すれば、キャパシタ容量を増加させることができる。
【００４１】
【００４２】本発明の第２の態様にかかる半導体記憶装
置においては、基本的には本発明の第１の態様にかかる
半導体記憶装置の場合と同様の作用が生じる。さらに、
接続部材の上端が層間絶縁膜表面から凹んでいるので、
キャパシタ誘電体膜形成時における接続部材の酸化が防
止される。
置においては、基本的には本発明の第１の態様にかかる
半導体記憶装置の場合と同様の作用が生じる。さらに、
接続部材の上端が層間絶縁膜表面から凹んでいるので、
キャパシタ誘電体膜形成時における接続部材の酸化が防
止される。
【００４３】本発明の第３の態様にかかる半導体記憶装
置においては、基本的には本発明の第１の態様にかかる
半導体記憶装置の場合と同様の作用が生じる。さらに、
層間絶縁膜とキャパシタ下部電極との間に密着層が形成
されるので、層間絶縁膜とキャパシタ下部電極との間の
密着性が良くなる。
置においては、基本的には本発明の第１の態様にかかる
半導体記憶装置の場合と同様の作用が生じる。さらに、
層間絶縁膜とキャパシタ下部電極との間に密着層が形成
されるので、層間絶縁膜とキャパシタ下部電極との間の
密着性が良くなる。
【００４４】
【００４５】本発明の第４の態様にかかる半導体記憶装
置の製造方法においては、従来の製造方法とは異なり、
キャパシタ下部電極をルテニウムが主たる構成元素であ
る金属電極で構成し、該金属電極上に高誘電率材料から
なりキャパシタ下部電極の上面及び側面を覆うキャパシ
タ誘電体膜とキャパシタ上部電極とを、金属電極表面に
該金属電極材料の酸化物層を形成させないように形成す
るようにしているので、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができる。
置の製造方法においては、従来の製造方法とは異なり、
キャパシタ下部電極をルテニウムが主たる構成元素であ
る金属電極で構成し、該金属電極上に高誘電率材料から
なりキャパシタ下部電極の上面及び側面を覆うキャパシ
タ誘電体膜とキャパシタ上部電極とを、金属電極表面に
該金属電極材料の酸化物層を形成させないように形成す
るようにしているので、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができる。
【００４６】
【００４７】本発明の第５の態様にかかる半導体記憶装
置の製造方法においては、従来の製造方法とは異なり、
キャパシタ下部電極をルテニウムが主たる構成元素であ
る金属電極で構成し、該金属電極上に高誘電率材料から
なるキャパシタ誘電体膜を、前記キャパシタ下部電極の
上面及び下面を覆うようにして、基板温度を５５０℃以
下にし酸素分圧を１５ｔｏｒｒ以下にしてＣＶＤ法で形
成した後、キャパシタ上部電極を形成し、その際前記金
属電極表面に前記金属電極材料の酸化物層を形成させな
いようにするので、前記のような種々の長所を有する半
導体記憶装置を容易に製造することができる。また、開
口部の一部にのみ接続部材を埋め込むようにしているの
で、接続部材の上端が層間絶縁膜表面からへこむことに
なり、このためキャパシタ誘電体膜形成時における接続
部材の酸化が防止される。
置の製造方法においては、従来の製造方法とは異なり、
キャパシタ下部電極をルテニウムが主たる構成元素であ
る金属電極で構成し、該金属電極上に高誘電率材料から
なるキャパシタ誘電体膜を、前記キャパシタ下部電極の
上面及び下面を覆うようにして、基板温度を５５０℃以
下にし酸素分圧を１５ｔｏｒｒ以下にしてＣＶＤ法で形
成した後、キャパシタ上部電極を形成し、その際前記金
属電極表面に前記金属電極材料の酸化物層を形成させな
いようにするので、前記のような種々の長所を有する半
導体記憶装置を容易に製造することができる。また、開
口部の一部にのみ接続部材を埋め込むようにしているの
で、接続部材の上端が層間絶縁膜表面からへこむことに
なり、このためキャパシタ誘電体膜形成時における接続
部材の酸化が防止される。
【００４８】本発明の第６の態様にかかる半導体記憶装
置の製造方法においては、従来の製造方法とは異なり、
キャパシタ下部電極をルテニウムが主たる構成元素であ
る金属電極で構成し、金属電極と接続部材との間にシリ
サイド層を形成し、かつ該金属電極上に高誘電率材料か
らなるキャパシタ誘電体膜を、前記キャパシタ下部電極
の上面及び下面を覆うようにして、基板温度を５５０℃
以下にし酸素分圧を１５ｔｏｒｒ以下にしてＣＶＤ法で
形成した後、キャパシタ上部電極を形成し、その際前記
金属電極表面に前記金属電極材料の酸化物層を形成させ
ないようにするので、前記のような種々の長所を有する
半導体記憶装置を容易に製造することができる。また、
開口部の一部にのみシリコンを主成分とする接続部材を
埋め込むようにしているので、接続部材の上端が層間絶
縁膜表面からへこむことになり、このためキャパシタ誘
電体膜形成時における接続部材の酸化が防止される。
置の製造方法においては、従来の製造方法とは異なり、
キャパシタ下部電極をルテニウムが主たる構成元素であ
る金属電極で構成し、金属電極と接続部材との間にシリ
サイド層を形成し、かつ該金属電極上に高誘電率材料か
らなるキャパシタ誘電体膜を、前記キャパシタ下部電極
の上面及び下面を覆うようにして、基板温度を５５０℃
以下にし酸素分圧を１５ｔｏｒｒ以下にしてＣＶＤ法で
形成した後、キャパシタ上部電極を形成し、その際前記
金属電極表面に前記金属電極材料の酸化物層を形成させ
ないようにするので、前記のような種々の長所を有する
半導体記憶装置を容易に製造することができる。また、
開口部の一部にのみシリコンを主成分とする接続部材を
埋め込むようにしているので、接続部材の上端が層間絶
縁膜表面からへこむことになり、このためキャパシタ誘
電体膜形成時における接続部材の酸化が防止される。
【００４９】本発明の第７の態様にかかる半導体記憶装
置の製造方法においては、基本的には本発明の第４〜第
６の態様のいずれか１つにかかる半導体記憶装置の製造
方法の場合と同様の作用が生じる。さらに、金属薄膜が
形成された後、化学的機械研磨法によりキャパシタ下部
電極表面が平坦化されるので、リーク電流の増加が生じ
ない。
置の製造方法においては、基本的には本発明の第４〜第
６の態様のいずれか１つにかかる半導体記憶装置の製造
方法の場合と同様の作用が生じる。さらに、金属薄膜が
形成された後、化学的機械研磨法によりキャパシタ下部
電極表面が平坦化されるので、リーク電流の増加が生じ
ない。
【００５０】本発明の第８の態様にかかる半導体記憶装
置の製造方法においては、基本的には本発明の第４〜第
７の態様のいずれか１つにかかる半導体記憶装置の製造
方法の場合と同様の作用が生じる。さらに、層間絶縁膜
とキャパシタ下部電極との間に密着層が形成されるの
で、層間絶縁膜とキャパシタ下部電極との間の密着性が
良くなる。
置の製造方法においては、基本的には本発明の第４〜第
７の態様のいずれか１つにかかる半導体記憶装置の製造
方法の場合と同様の作用が生じる。さらに、層間絶縁膜
とキャパシタ下部電極との間に密着層が形成されるの
で、層間絶縁膜とキャパシタ下部電極との間の密着性が
良くなる。
【００５１】
【実施例】以下、本発明の実施例を具体的に説明する。
＜第１実施例＞以下、本発明の第１実施例を図１を用い
て説明する。図１は、本発明に基づく第１実施例にかか
るＤＲＡＭの構造を示す部分断面図である。図１中にお
いて、Ｐ型半導体基板１０１、フィールド酸化膜１０
２、トランスファゲートトランジスタ１０３ａ、１０３
ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、チ
ャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１
０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込み
ビット線１０８、絶縁層１０９、第１の層間絶縁膜１１
０、コンタクトホール１１０ａ、プラグ１１１等のキャ
パシタ下部の構造については、図２２に一例を示す従来
の半導体記憶装置と同様である。また、キャパシタ上部
の第２の層間絶縁膜１１７、第１のアルミ配線層１１
８、保護膜１１９、アルミニウム配線層１２０等も、図
２２に示す従来の半導体記憶装置と同様である。
て説明する。図１は、本発明に基づく第１実施例にかか
るＤＲＡＭの構造を示す部分断面図である。図１中にお
いて、Ｐ型半導体基板１０１、フィールド酸化膜１０
２、トランスファゲートトランジスタ１０３ａ、１０３
ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、チ
ャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１
０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込み
ビット線１０８、絶縁層１０９、第１の層間絶縁膜１１
０、コンタクトホール１１０ａ、プラグ１１１等のキャ
パシタ下部の構造については、図２２に一例を示す従来
の半導体記憶装置と同様である。また、キャパシタ上部
の第２の層間絶縁膜１１７、第１のアルミ配線層１１
８、保護膜１１９、アルミニウム配線層１２０等も、図
２２に示す従来の半導体記憶装置と同様である。
【００５２】第１実施例においては、キャパシタ下部電
極１１４を、金属電極１３０によって構成した。金属電
極１３０の材料には、従来の白金に代えてルテニウム又
はイリジウムを用いた。ここで、金属電極１３０の膜厚
としては、３０〜６００ｎｍであることが望ましく、第
１本実施例においては、金属電極１３０については３０
０ｎｍとした。なお、層間絶縁膜１１０と金属電極１３
０との間の密着性に問題がある場合は、図２に示すよう
にチタン、ジルコニウム、タンタル、シリコン、クロ
ム、ニッケル、コバルト、ニオブ、モリブデン等の金属
及びそれらの合金、あるいはその窒化物を密着層１３３
として用いることが有効であった。キャパシタ誘電体膜
１１５はＢａＴｉＯ3膜を用いた。第１本実施例では下
部電極側面への被覆性の観点からキャパシタ誘電体膜１
１５の形成法としてＣＶＤ法を選択している。また、前
記キャパシタ誘電体膜１１５は、基板温度５００℃、酸
素分圧１ｔｏｒｒにおいて形成されたので、金属電極１
３０表面の酸化は生じなかった。金属電極表面が酸化さ
れないので、電極表面の荒れに起因したリーク電流の増
加は生じない。なお、基板温度５５０℃以下、あるいは
酸素分圧１５ｔｏｒｒ以下であれば金属電極１３０の表
面酸化は生じないことを確認している。電極膜とキャパ
シタ誘電体膜のエッチング加工は、反応性イオンエッチ
ング法によって行った。本実施例においては、キャパシ
タの電極を従来の白金に代えてルテニウムあるいはイリ
ジウムによって構成したので、反応性イオンエッチング
での加工が容易となった。キャパシタ上部電極１１６に
はルテニウムを用いた。その膜厚は、好ましくは３０〜
６００ｎｍであり、本実施例では１００ｎｍとした。ま
た、キャパシタ誘電体膜形成時に界面低誘電率層の生成
も認められず、信頼性の高い安定したキャパシタ特性を
実現できた。
極１１４を、金属電極１３０によって構成した。金属電
極１３０の材料には、従来の白金に代えてルテニウム又
はイリジウムを用いた。ここで、金属電極１３０の膜厚
としては、３０〜６００ｎｍであることが望ましく、第
１本実施例においては、金属電極１３０については３０
０ｎｍとした。なお、層間絶縁膜１１０と金属電極１３
０との間の密着性に問題がある場合は、図２に示すよう
にチタン、ジルコニウム、タンタル、シリコン、クロ
ム、ニッケル、コバルト、ニオブ、モリブデン等の金属
及びそれらの合金、あるいはその窒化物を密着層１３３
として用いることが有効であった。キャパシタ誘電体膜
１１５はＢａＴｉＯ3膜を用いた。第１本実施例では下
部電極側面への被覆性の観点からキャパシタ誘電体膜１
１５の形成法としてＣＶＤ法を選択している。また、前
記キャパシタ誘電体膜１１５は、基板温度５００℃、酸
素分圧１ｔｏｒｒにおいて形成されたので、金属電極１
３０表面の酸化は生じなかった。金属電極表面が酸化さ
れないので、電極表面の荒れに起因したリーク電流の増
加は生じない。なお、基板温度５５０℃以下、あるいは
酸素分圧１５ｔｏｒｒ以下であれば金属電極１３０の表
面酸化は生じないことを確認している。電極膜とキャパ
シタ誘電体膜のエッチング加工は、反応性イオンエッチ
ング法によって行った。本実施例においては、キャパシ
タの電極を従来の白金に代えてルテニウムあるいはイリ
ジウムによって構成したので、反応性イオンエッチング
での加工が容易となった。キャパシタ上部電極１１６に
はルテニウムを用いた。その膜厚は、好ましくは３０〜
６００ｎｍであり、本実施例では１００ｎｍとした。ま
た、キャパシタ誘電体膜形成時に界面低誘電率層の生成
も認められず、信頼性の高い安定したキャパシタ特性を
実現できた。
【００５３】上記のように、キャパシタ誘電体膜形成時
に電極表面が酸化させないことでセル構造が単純にな
り、かつ安定なキャパシタ特性を得ることができた。層
間絶縁膜と金属電極の間の密着性は、密着層により改善
できた。また、キャパシタ下部電極をイリジウムやルテ
ニウムからなる金属電極から構成したので、従来のＰｔ
を電極材として用いた場合に比べ、電極の加工が容易と
なった。なお、本発明がＤＲＡＭ以外の高誘電率膜を用
いた薄膜キャパシタを有するデバイスに対しても有効に
適用できるものであることはいうまでもない。
に電極表面が酸化させないことでセル構造が単純にな
り、かつ安定なキャパシタ特性を得ることができた。層
間絶縁膜と金属電極の間の密着性は、密着層により改善
できた。また、キャパシタ下部電極をイリジウムやルテ
ニウムからなる金属電極から構成したので、従来のＰｔ
を電極材として用いた場合に比べ、電極の加工が容易と
なった。なお、本発明がＤＲＡＭ以外の高誘電率膜を用
いた薄膜キャパシタを有するデバイスに対しても有効に
適用できるものであることはいうまでもない。
【００５４】＜第２実施例＞以下、本発明の第２実施例
を図３を用いて説明する。図３は、本発明に基づく第２
実施例におけるＤＲＡＭの構造を示す部分断面図であ
る。図３中において、Ｐ型半導体基板１０１、フィール
ド酸化膜１０２、トランスファゲートトランジスタ１０
３ａ、１０３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、
１０６ｃ、チャネル領域１２１、ゲート絶縁膜１０５、
ゲート電極１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０
７、埋め込みビット線１０８、絶縁層１０９、第１の層
間絶縁膜１１０、コンタクトホール１１０ａ、プラグ１
１１等のキャパシタ下部の構造については、図２２に一
例を示す従来の半導体記憶装置と同様である。また、キ
ャパシタ上部の第２の層間絶縁膜１１７、第１のアルミ
配線層１１８、保護膜１１９、アルミニウム配線層１２
０等も、図２２に示す従来の半導体記憶装置と同様であ
る。
を図３を用いて説明する。図３は、本発明に基づく第２
実施例におけるＤＲＡＭの構造を示す部分断面図であ
る。図３中において、Ｐ型半導体基板１０１、フィール
ド酸化膜１０２、トランスファゲートトランジスタ１０
３ａ、１０３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、
１０６ｃ、チャネル領域１２１、ゲート絶縁膜１０５、
ゲート電極１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０
７、埋め込みビット線１０８、絶縁層１０９、第１の層
間絶縁膜１１０、コンタクトホール１１０ａ、プラグ１
１１等のキャパシタ下部の構造については、図２２に一
例を示す従来の半導体記憶装置と同様である。また、キ
ャパシタ上部の第２の層間絶縁膜１１７、第１のアルミ
配線層１１８、保護膜１１９、アルミニウム配線層１２
０等も、図２２に示す従来の半導体記憶装置と同様であ
る。
【００５５】第２実施例においては、プラグ１１１は燐
をドープした多結晶シリコンとしている。キャパシタ誘
電体膜１１５の形成時にプラグ１１１が酸化されるのを
防ぐために、多結晶シリコンに対しエッチングを施すこ
とで、プラグ１１１の上端が第１の層間絶縁膜１１０の
上面よりも凹んでいるようにした。その凹みの程度は３
０〜５００ｎｍが適当であり、第２実施例では５０ｎｍ
とした。さらに、プラグ１１１を覆うように、キャパシ
タ下部電極１１４として、シリサイド層１３２、金属電
極１３０が形成されている。ここで、金属電極１３０の
材料には、従来の白金に代えてルテニウム又はイリジウ
ムを用いている。ここにおいて、６００℃以上の高温で
熱処理温度をすることで、金属電極１３０の一部がプラ
グ１１１のシリコンと反応し、シリサイド層１３２とな
る。このシリサイド層１３２の形成によって、キャパシ
タ下部電極１１４と基板１０１との間の電気的な抵抗を
低減することができる。図４に示すように、層間絶縁膜
１１０と金属電極１３０との間に第１実施例で提案した
密着層１３３を設ける場合は、密着層１３３とプラグ１
１１のシリコンとが反応してシリサイド層を形成する場
合があるが、これは何ら問題はなく、キャパシタ下部電
極１１４と基板１０１との間の電気的な抵抗の低減が可
能であることを確認してある。キャパシタ下部電極とし
ての金属電極１３０の膜厚については３０〜２００ｎｍ
であることが望ましく、第２実施例では１００ｎｍとし
た。また、キャパシタ上部電極１１６にはルテニウムを
用いた。その膜厚は、好ましくは４０〜２００ｎｍであ
り、第２実施例では１００ｎｍとした。キャパシタ誘電
体膜１１５はＳｒＴｉＯ3膜を用い、第２本実施例では
第１実施例と同様に下部電極側面への被覆性の観点から
キャパシタ誘電体膜１１５の形成法としてＣＶＤ法を選
択している。また、前記キャパシタ誘電体膜１１５は、
基板温度５００℃、酸素分圧１ｔｏｒｒにおいて形成さ
れたので、金属電極１３０表面の酸化は生じなかった。
金属電極表面が酸化されないので、電極表面の荒れに起
因したリーク電流の増加は認められない。なお、基板温
度５５０℃以下、あるいは酸素分圧１５ｔｏｒｒ以下で
あれば金属電極１３０の表面酸化は生じないことを確認
している。電極膜とキャパシタ誘電体膜のエッチング加
工は、反応性イオンエッチング法によって行った。第２
実施例においては、キャパシタの電極を従来の白金に代
えてルテニウムあるいはイリジウムによって構成したの
で、反応性イオンエッチングでの加工が容易となった。
また、キャパシタ誘電体膜形成時に界面低誘電率層の生
成も認められず、信頼性の高い安定したキャパシタ特性
を実現できた。また、この素子においてはプラグの上端
を層間絶縁膜の上面から凹ませ、かつ、下部電極の一部
をシリサイド層としたために、コンタクト抵抗を低減す
ることができた。なお、プラグの上端を層間絶縁膜の上
面から凹ませることなく、下部電極の一部をシリサイド
層とすることによってもコンタクト抵抗の低減効果があ
ることも確認してある。
をドープした多結晶シリコンとしている。キャパシタ誘
電体膜１１５の形成時にプラグ１１１が酸化されるのを
防ぐために、多結晶シリコンに対しエッチングを施すこ
とで、プラグ１１１の上端が第１の層間絶縁膜１１０の
上面よりも凹んでいるようにした。その凹みの程度は３
０〜５００ｎｍが適当であり、第２実施例では５０ｎｍ
とした。さらに、プラグ１１１を覆うように、キャパシ
タ下部電極１１４として、シリサイド層１３２、金属電
極１３０が形成されている。ここで、金属電極１３０の
材料には、従来の白金に代えてルテニウム又はイリジウ
ムを用いている。ここにおいて、６００℃以上の高温で
熱処理温度をすることで、金属電極１３０の一部がプラ
グ１１１のシリコンと反応し、シリサイド層１３２とな
る。このシリサイド層１３２の形成によって、キャパシ
タ下部電極１１４と基板１０１との間の電気的な抵抗を
低減することができる。図４に示すように、層間絶縁膜
１１０と金属電極１３０との間に第１実施例で提案した
密着層１３３を設ける場合は、密着層１３３とプラグ１
１１のシリコンとが反応してシリサイド層を形成する場
合があるが、これは何ら問題はなく、キャパシタ下部電
極１１４と基板１０１との間の電気的な抵抗の低減が可
能であることを確認してある。キャパシタ下部電極とし
ての金属電極１３０の膜厚については３０〜２００ｎｍ
であることが望ましく、第２実施例では１００ｎｍとし
た。また、キャパシタ上部電極１１６にはルテニウムを
用いた。その膜厚は、好ましくは４０〜２００ｎｍであ
り、第２実施例では１００ｎｍとした。キャパシタ誘電
体膜１１５はＳｒＴｉＯ3膜を用い、第２本実施例では
第１実施例と同様に下部電極側面への被覆性の観点から
キャパシタ誘電体膜１１５の形成法としてＣＶＤ法を選
択している。また、前記キャパシタ誘電体膜１１５は、
基板温度５００℃、酸素分圧１ｔｏｒｒにおいて形成さ
れたので、金属電極１３０表面の酸化は生じなかった。
金属電極表面が酸化されないので、電極表面の荒れに起
因したリーク電流の増加は認められない。なお、基板温
度５５０℃以下、あるいは酸素分圧１５ｔｏｒｒ以下で
あれば金属電極１３０の表面酸化は生じないことを確認
している。電極膜とキャパシタ誘電体膜のエッチング加
工は、反応性イオンエッチング法によって行った。第２
実施例においては、キャパシタの電極を従来の白金に代
えてルテニウムあるいはイリジウムによって構成したの
で、反応性イオンエッチングでの加工が容易となった。
また、キャパシタ誘電体膜形成時に界面低誘電率層の生
成も認められず、信頼性の高い安定したキャパシタ特性
を実現できた。また、この素子においてはプラグの上端
を層間絶縁膜の上面から凹ませ、かつ、下部電極の一部
をシリサイド層としたために、コンタクト抵抗を低減す
ることができた。なお、プラグの上端を層間絶縁膜の上
面から凹ませることなく、下部電極の一部をシリサイド
層とすることによってもコンタクト抵抗の低減効果があ
ることも確認してある。
【００５６】上記のように、キャパシタ誘電体膜形成時
に電極表面が酸化させないことでセル構造が単純にな
り、かつキャパシタ下部電極をイリジウムやルテニウム
からなる金属電極、及びイリジウムやルテニウムのシリ
サイド層から構成したので、従来の白金を電極材として
用いた場合に比べて、電極の加工が容易となった。層間
絶縁膜と金属電極の間の密着性は、密着層により改善す
ることができた。また、プラグ材のシリコンと金属電極
とがシリサイド層を介して接続されているようにしたの
で、コンタクト抵抗を低減することができた。さらに、
プラグの上端を層間膜の上面から凹ませたので、キャパ
シタ誘電体膜形成時にプラグ材のシリコンが酸化される
ことを避けることができるようになった。なお、本発明
がＤＲＡＭ以外の高誘電率膜を用いた薄膜キャパシタを
有するデバイスに対しても有効に適用できるものである
ことはいうまでもない。
に電極表面が酸化させないことでセル構造が単純にな
り、かつキャパシタ下部電極をイリジウムやルテニウム
からなる金属電極、及びイリジウムやルテニウムのシリ
サイド層から構成したので、従来の白金を電極材として
用いた場合に比べて、電極の加工が容易となった。層間
絶縁膜と金属電極の間の密着性は、密着層により改善す
ることができた。また、プラグ材のシリコンと金属電極
とがシリサイド層を介して接続されているようにしたの
で、コンタクト抵抗を低減することができた。さらに、
プラグの上端を層間膜の上面から凹ませたので、キャパ
シタ誘電体膜形成時にプラグ材のシリコンが酸化される
ことを避けることができるようになった。なお、本発明
がＤＲＡＭ以外の高誘電率膜を用いた薄膜キャパシタを
有するデバイスに対しても有効に適用できるものである
ことはいうまでもない。
【００５７】＜第３実施例＞以下、本発明の第３実施例
を示す半導体記憶装置の製造方法を、図５〜図１２を用
いて説明する。図５〜図１２は、本発明に基づく第３実
施例にかかるＤＲＡＭの製造工程（製造方法）を示す部
分断面図である。
を示す半導体記憶装置の製造方法を、図５〜図１２を用
いて説明する。図５〜図１２は、本発明に基づく第３実
施例にかかるＤＲＡＭの製造工程（製造方法）を示す部
分断面図である。
【００５８】まず、図５に示すように、従来例と同様の
方法で、Ｐ型半導体基板１０１、フィールド酸化膜１０
２、トランスファゲートトランジスタ１０３ａ、１０３
ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、チ
ャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１
０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込み
ビット線１０８、絶縁層１０９、第１の層間絶縁膜１１
０、コンタクトホール１１０ａ等のキャパシタ下部の構
造を形成する。ＳｉＨ4系のガスによるＣＶＤ法を用い
てコンタクトホール１１０ａ内を埋め込みかつ第１の層
間絶縁膜１１０を覆うように形成した燐をドープした多
結晶シリコン層にＲＩＥ法などを用いてエッチバック処
理を施す。それにより、コンタクトホール１１０ａ内に
プラグ１１１を形成する。プラグ１１１の材料として、
第３実施例ではシリコンを用いたが、タングステン、チ
タン、タンタルといった金属及びこれら金属の合金や窒
化物等も用いることができる。
方法で、Ｐ型半導体基板１０１、フィールド酸化膜１０
２、トランスファゲートトランジスタ１０３ａ、１０３
ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、チ
ャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１
０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込み
ビット線１０８、絶縁層１０９、第１の層間絶縁膜１１
０、コンタクトホール１１０ａ等のキャパシタ下部の構
造を形成する。ＳｉＨ4系のガスによるＣＶＤ法を用い
てコンタクトホール１１０ａ内を埋め込みかつ第１の層
間絶縁膜１１０を覆うように形成した燐をドープした多
結晶シリコン層にＲＩＥ法などを用いてエッチバック処
理を施す。それにより、コンタクトホール１１０ａ内に
プラグ１１１を形成する。プラグ１１１の材料として、
第３実施例ではシリコンを用いたが、タングステン、チ
タン、タンタルといった金属及びこれら金属の合金や窒
化物等も用いることができる。
【００５９】次に、図６に示すように、金属電極１３０
を、プラグ１１１の上面上及び第１の層間絶縁膜１１０
表面上に堆積する。金属電極１３０の材質としてはルテ
ニウムあるいはイリジウムが用いられる。第３実施例に
おいては用いていないが、これら金属電極１３０と層間
絶縁膜１１０との間の密着性に問題がある場合は、第１
実施例で提案したように、密着層１３３を形成する方法
が有効である。ルテニウムあるいはイリジウムの堆積法
としては、ＣＶＤ法あるいはスパッタリング法がある。
第３実施例によれば、金属電極１３０としてルテニウム
膜が、半導体基板１０１を４００℃に加熱した上で、ス
パッタリング法によって３００ｎｍ形成された。半導体
基板の加熱は行っても行わなくてもよいが、行う場合は
８５０℃以下にするのが好ましい。また、金属電極１３
０の膜厚は２０ｎｍ〜５００ｎｍの範囲にあるのが好ま
しい。金属電極１３０はＣＶＤ法による形成も可能であ
る。ルテニウムをＣＶＤで堆積する場合、Ｒｕ（Ｃ５Ｈ
５）2、Ｒｕ（ＤＰＭ）3、Ｒｕ3（ＣＯ）12及びＲｕ
（ｈｆｂ）（ＣＯ）4のいずれかをを原料として３００
℃〜７００℃で堆積できる。
を、プラグ１１１の上面上及び第１の層間絶縁膜１１０
表面上に堆積する。金属電極１３０の材質としてはルテ
ニウムあるいはイリジウムが用いられる。第３実施例に
おいては用いていないが、これら金属電極１３０と層間
絶縁膜１１０との間の密着性に問題がある場合は、第１
実施例で提案したように、密着層１３３を形成する方法
が有効である。ルテニウムあるいはイリジウムの堆積法
としては、ＣＶＤ法あるいはスパッタリング法がある。
第３実施例によれば、金属電極１３０としてルテニウム
膜が、半導体基板１０１を４００℃に加熱した上で、ス
パッタリング法によって３００ｎｍ形成された。半導体
基板の加熱は行っても行わなくてもよいが、行う場合は
８５０℃以下にするのが好ましい。また、金属電極１３
０の膜厚は２０ｎｍ〜５００ｎｍの範囲にあるのが好ま
しい。金属電極１３０はＣＶＤ法による形成も可能であ
る。ルテニウムをＣＶＤで堆積する場合、Ｒｕ（Ｃ５Ｈ
５）2、Ｒｕ（ＤＰＭ）3、Ｒｕ3（ＣＯ）12及びＲｕ
（ｈｆｂ）（ＣＯ）4のいずれかをを原料として３００
℃〜７００℃で堆積できる。
【００６０】金属電極１３０としてのルテニウムを成膜
時の温度以上に加熱して熱処理を施す場合にはルテニウ
ムの表面が荒れてしまいリーク電流を増加させる場合が
ある。この場合、化学的機械研磨法で図６に示すように
平坦化することができる。化学的機械研磨法による平坦
化を行わなかった場合、リーク電流は１平方センチメー
トルあたり１０ｍＡ以上と大きかった。なお、この方法
で平坦化した場合、リーク電流は印加電圧１Ｖにおいて
１平方センチメートルあたり４５ｎＡであり、平坦な金
属膜電極を堆積した場合の１平方センチメートルあたり
４５ｎＡと比べてリーク電流の増加は認められなかっ
た。
時の温度以上に加熱して熱処理を施す場合にはルテニウ
ムの表面が荒れてしまいリーク電流を増加させる場合が
ある。この場合、化学的機械研磨法で図６に示すように
平坦化することができる。化学的機械研磨法による平坦
化を行わなかった場合、リーク電流は１平方センチメー
トルあたり１０ｍＡ以上と大きかった。なお、この方法
で平坦化した場合、リーク電流は印加電圧１Ｖにおいて
１平方センチメートルあたり４５ｎＡであり、平坦な金
属膜電極を堆積した場合の１平方センチメートルあたり
４５ｎＡと比べてリーク電流の増加は認められなかっ
た。
【００６１】次に、図７に示すように、金属電極１３０
をＲＩＥ処理して所定の形状にパターニングする。第３
実施例においては、キャパシタの電極を従来の白金に代
えてルテニウムあるいはイリジウムによって構成したの
で、ＲＩＥでの加工が容易となり、金属電極１３０側面
の残さも認められない。
をＲＩＥ処理して所定の形状にパターニングする。第３
実施例においては、キャパシタの電極を従来の白金に代
えてルテニウムあるいはイリジウムによって構成したの
で、ＲＩＥでの加工が容易となり、金属電極１３０側面
の残さも認められない。
【００６２】この第３実施例に示すように、プラグ１１
１にシリコンを主成分とする材料を選択した場合、図８
に示すように、金属酸化膜電極１３１ａで金属電極１３
０を覆った後、５００℃〜８００℃で１０秒から６０秒
の急速熱処理を施すことにより、金属電極の一部をその
金属のシリサイドにできる。第３実施例においては１０
ｎｍのルテニウムシリサイド層１３２を形成した。な
お、シリサイド層１３２の膜厚は５０ｎｍ以下であるこ
とが望ましい。このように金属電極の一部をシリサイド
化することにより安定なコンタクトを形成でき、コンタ
クト抵抗も低減できる。第１実施例で提案したように、
層間絶縁膜１１０と金属電極１３０との間に密着層を設
ける場合は、密着層とプラグ１１１のシリコンとが反応
してシリサイド層を形成する場合があるが、これは何ら
問題はなく、キャパシタ下部電極１１４と基板１０１と
の間の電気的な抵抗の低減が可能であることを確認して
ある。第３実施例によれば金属電極加工後にシリサイド
層の形成を行っているが、加工工程前であっても問題は
ない。
１にシリコンを主成分とする材料を選択した場合、図８
に示すように、金属酸化膜電極１３１ａで金属電極１３
０を覆った後、５００℃〜８００℃で１０秒から６０秒
の急速熱処理を施すことにより、金属電極の一部をその
金属のシリサイドにできる。第３実施例においては１０
ｎｍのルテニウムシリサイド層１３２を形成した。な
お、シリサイド層１３２の膜厚は５０ｎｍ以下であるこ
とが望ましい。このように金属電極の一部をシリサイド
化することにより安定なコンタクトを形成でき、コンタ
クト抵抗も低減できる。第１実施例で提案したように、
層間絶縁膜１１０と金属電極１３０との間に密着層を設
ける場合は、密着層とプラグ１１１のシリコンとが反応
してシリサイド層を形成する場合があるが、これは何ら
問題はなく、キャパシタ下部電極１１４と基板１０１と
の間の電気的な抵抗の低減が可能であることを確認して
ある。第３実施例によれば金属電極加工後にシリサイド
層の形成を行っているが、加工工程前であっても問題は
ない。
【００６３】次に、図９あるいは図１０に示すように、
キャパシタ誘電体膜１１５としてＳｒＴｉＯ3膜を堆積
し、続いて上部電極１１６としてルテニウムを堆積す
る。第３実施例では、キャパシタ下部電極側面への被覆
性の観点からキャパシタ誘電体膜１１５の形成法として
ＣＶＤ法を選択している。前記キャパシタ誘電体膜１１
５は、基板温度５００℃、酸素分圧１ｔｏｒｒにおいて
形成されたので、金属電極１３０表面の酸化は生じなか
った。金属電極表面が酸化されないことで電極表面の荒
れに起因したリーク電流の増加は認められない。なお、
基板温度５５０℃以下、あるいは酸素分圧１５ｔｏｒｒ
以下であれば金属電極１３０の表面酸化は生じないこと
を確認している。キャパシタ誘電体膜形成時において、
本実施例に示したルテニウム電極は安定であったので界
面低誘電率層の生成も認められず、信頼性の高い安定し
たキャパシタ特性を実現できた。上部電極１１６として
のルテニウム膜の堆積には、第３実施例においては、ス
パッタリング法を用いた。上部電極１１６の膜厚は金属
電極１３０堆積の場合と同様である。以上のようにして
上部電極１１６まで形成した後、所定形状にパターニン
グする。
キャパシタ誘電体膜１１５としてＳｒＴｉＯ3膜を堆積
し、続いて上部電極１１６としてルテニウムを堆積す
る。第３実施例では、キャパシタ下部電極側面への被覆
性の観点からキャパシタ誘電体膜１１５の形成法として
ＣＶＤ法を選択している。前記キャパシタ誘電体膜１１
５は、基板温度５００℃、酸素分圧１ｔｏｒｒにおいて
形成されたので、金属電極１３０表面の酸化は生じなか
った。金属電極表面が酸化されないことで電極表面の荒
れに起因したリーク電流の増加は認められない。なお、
基板温度５５０℃以下、あるいは酸素分圧１５ｔｏｒｒ
以下であれば金属電極１３０の表面酸化は生じないこと
を確認している。キャパシタ誘電体膜形成時において、
本実施例に示したルテニウム電極は安定であったので界
面低誘電率層の生成も認められず、信頼性の高い安定し
たキャパシタ特性を実現できた。上部電極１１６として
のルテニウム膜の堆積には、第３実施例においては、ス
パッタリング法を用いた。上部電極１１６の膜厚は金属
電極１３０堆積の場合と同様である。以上のようにして
上部電極１１６まで形成した後、所定形状にパターニン
グする。
【００６４】次に、図１１あるいは図１２に示すよう
に、キャパシタ上部の第２の層間絶縁膜１１７、第１の
アルミ配線層１１８、保護膜１１９、アルミニウム配線
層１２０等を従来と同様の方法で形成すると、本発明に
基づく第４実施例におけるＤＲＡＭが形成されることに
なる。
に、キャパシタ上部の第２の層間絶縁膜１１７、第１の
アルミ配線層１１８、保護膜１１９、アルミニウム配線
層１２０等を従来と同様の方法で形成すると、本発明に
基づく第４実施例におけるＤＲＡＭが形成されることに
なる。
【００６５】上記のように、キャパシタ誘電体膜形成時
に電極表面が酸化させないことでセル構造が単純にな
り、かつキャパシタ下部電極をイリジウムやルテニウム
からなる金属電極にしたので、従来の白金を電極材とし
て用いた場合に比べて、電極の加工が容易となった。ま
た、キャパシタ誘電体膜形成時の電極表面の酸化を避け
ることができたため、安定なキャパシタ特性が得られる
ようになった。金属電極形成後の熱処理により金属電極
表面が荒れるような場合にも、化学的機械研磨法を用い
て平坦化処理することでリーク電流の増加を抑制するこ
とができた。第３実施例のように、プラグ材としてシリ
コンを主成分とする材料を用いる場合には、金属電極を
シリサイド層を介して接続できたので、コンタクト抵抗
を低減することができた。さらに、本発明は、ＤＲＡＭ
以外の高誘電率膜を用いた薄膜キャパシタを有するデバ
イスに対しても有効に適用できるものであることはいう
までもない。
に電極表面が酸化させないことでセル構造が単純にな
り、かつキャパシタ下部電極をイリジウムやルテニウム
からなる金属電極にしたので、従来の白金を電極材とし
て用いた場合に比べて、電極の加工が容易となった。ま
た、キャパシタ誘電体膜形成時の電極表面の酸化を避け
ることができたため、安定なキャパシタ特性が得られる
ようになった。金属電極形成後の熱処理により金属電極
表面が荒れるような場合にも、化学的機械研磨法を用い
て平坦化処理することでリーク電流の増加を抑制するこ
とができた。第３実施例のように、プラグ材としてシリ
コンを主成分とする材料を用いる場合には、金属電極を
シリサイド層を介して接続できたので、コンタクト抵抗
を低減することができた。さらに、本発明は、ＤＲＡＭ
以外の高誘電率膜を用いた薄膜キャパシタを有するデバ
イスに対しても有効に適用できるものであることはいう
までもない。
【００６６】＜第４実施例＞以下、本発明の第４実施例
を示す半導体記憶装置の製造方法を、図１３〜図２０を
用いて説明する。図１３〜図２０は、本発明に基づく第
４実施例にかかるＤＲＡＭの製造工程（製造方法）を示
す部分断面図である。
を示す半導体記憶装置の製造方法を、図１３〜図２０を
用いて説明する。図１３〜図２０は、本発明に基づく第
４実施例にかかるＤＲＡＭの製造工程（製造方法）を示
す部分断面図である。
【００６７】まず、図１３に示すように、従来例と同様
の方法で、Ｐ型半導体基板１０１、フィールド酸化膜１
０２、トランスファゲートトランジスタ１０３ａ、１０
３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、
チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極
１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込
みビット線１０８、絶縁層１０９、第１の層間絶縁膜１
１０、コンタクトホール１１０ａ等のキャパシタ下部の
構造を形成する。ＳｉＨ4系のガスによるＣＶＤ法を用
いてコンタクトホール１１０ａ内を埋め込みかつ第１の
層間絶縁膜１１０を覆うように形成した燐をドープした
多結晶シリコン層にＲＩＥ法などを用いてエッチバック
処理を施す。その際、後に示すキャパシタ誘電体膜１１
５形成時の酸化雰囲気により、後に示す金属電極１３０
越しにプラグ１１１が酸化されるのを防ぐために、プラ
グ１１１の上端が第１の層間絶縁膜１１０の上面よりも
凹んでいるようにした。その凹みの程度は３０〜５００
ｎｍが適当であり、第４実施例では５０ｎｍとした。こ
のようにしてコンタクトホール１１０ａ内にプラグ１１
１を形成する。プラグ１１１の材料として第４実施例で
はシリコンを用いたが、タングステン、チタン、タンタ
ルといった金属及びこれら金属の合金や窒化物等も用い
ることができる。
の方法で、Ｐ型半導体基板１０１、フィールド酸化膜１
０２、トランスファゲートトランジスタ１０３ａ、１０
３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、
チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極
１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込
みビット線１０８、絶縁層１０９、第１の層間絶縁膜１
１０、コンタクトホール１１０ａ等のキャパシタ下部の
構造を形成する。ＳｉＨ4系のガスによるＣＶＤ法を用
いてコンタクトホール１１０ａ内を埋め込みかつ第１の
層間絶縁膜１１０を覆うように形成した燐をドープした
多結晶シリコン層にＲＩＥ法などを用いてエッチバック
処理を施す。その際、後に示すキャパシタ誘電体膜１１
５形成時の酸化雰囲気により、後に示す金属電極１３０
越しにプラグ１１１が酸化されるのを防ぐために、プラ
グ１１１の上端が第１の層間絶縁膜１１０の上面よりも
凹んでいるようにした。その凹みの程度は３０〜５００
ｎｍが適当であり、第４実施例では５０ｎｍとした。こ
のようにしてコンタクトホール１１０ａ内にプラグ１１
１を形成する。プラグ１１１の材料として第４実施例で
はシリコンを用いたが、タングステン、チタン、タンタ
ルといった金属及びこれら金属の合金や窒化物等も用い
ることができる。
【００６８】次に、図１４〜図１７に示すように、第３
実施例に提示したプロセスを用いて金属電極１３０、キ
ャパシタ誘電体膜１１５、上部電極１１６、キャパシタ
上部の第２の層間絶縁膜１１７、第１のアルミ配線層１
１８、保護膜１１９、アルミニウム配線層１２０等を形
成すると、本発明に基づく第４実施例におけるＤＲＡＭ
の１つが形成される。なお、金属電極１３０と層間絶縁
膜１１０との間の密着性に問題がある場合は、第１実施
例で提案したように密着層１３３を形成する方法が有効
である。
実施例に提示したプロセスを用いて金属電極１３０、キ
ャパシタ誘電体膜１１５、上部電極１１６、キャパシタ
上部の第２の層間絶縁膜１１７、第１のアルミ配線層１
１８、保護膜１１９、アルミニウム配線層１２０等を形
成すると、本発明に基づく第４実施例におけるＤＲＡＭ
の１つが形成される。なお、金属電極１３０と層間絶縁
膜１１０との間の密着性に問題がある場合は、第１実施
例で提案したように密着層１３３を形成する方法が有効
である。
【００６９】プラグ１１１に第４実施例に示したように
シリコンを主成分とする材料を選択した場合、図１３〜
図１５に示す工程の後、図１８に示すように、５００℃
〜８００℃で１０秒から６０秒の急速熱処理を施すこと
により、金属電極の一部をその金属のシリサイドにでき
る。第４実施例においては１０ｎｍのルテニウムシリサ
イド層を形成した。なお、シリサイド層の膜厚は５０ｎ
ｍ以下であることが望ましい。このように金属電極の一
部をシリサイド化することにより安定なコンタクトを形
成でき、コンタクト抵抗も低減できる。第１実施例で提
案したように、層間絶縁膜１１０と金属電極１３０の間
に密着層をもうける場合は、密着層とプラグ１１１のシ
リコンが反応してシリサイド層を形成する場合がある
が、これは何ら問題はなく、キャパシタ下部電極１１４
と基板間の電気的な抵抗の低減が可能であることを確認
してある。この工程に引き続いて、図１９と図２０とに
示すように、キャパシタ誘電体膜１１５、上部電極１１
６、キャパシタ上部の第２の層間絶縁膜１１７、第１の
アルミ配線層１１８、保護膜１１９、アルミニウム配線
層１２０等を形成すると、図２０に示す本発明に基づく
第４実施例にかかるもう１つのＤＲＡＭが形成される。
シリコンを主成分とする材料を選択した場合、図１３〜
図１５に示す工程の後、図１８に示すように、５００℃
〜８００℃で１０秒から６０秒の急速熱処理を施すこと
により、金属電極の一部をその金属のシリサイドにでき
る。第４実施例においては１０ｎｍのルテニウムシリサ
イド層を形成した。なお、シリサイド層の膜厚は５０ｎ
ｍ以下であることが望ましい。このように金属電極の一
部をシリサイド化することにより安定なコンタクトを形
成でき、コンタクト抵抗も低減できる。第１実施例で提
案したように、層間絶縁膜１１０と金属電極１３０の間
に密着層をもうける場合は、密着層とプラグ１１１のシ
リコンが反応してシリサイド層を形成する場合がある
が、これは何ら問題はなく、キャパシタ下部電極１１４
と基板間の電気的な抵抗の低減が可能であることを確認
してある。この工程に引き続いて、図１９と図２０とに
示すように、キャパシタ誘電体膜１１５、上部電極１１
６、キャパシタ上部の第２の層間絶縁膜１１７、第１の
アルミ配線層１１８、保護膜１１９、アルミニウム配線
層１２０等を形成すると、図２０に示す本発明に基づく
第４実施例にかかるもう１つのＤＲＡＭが形成される。
【００７０】図１５に示す工程の後、金属電極１３０と
してのルテニウムを成膜時の温度以上に加熱して熱処理
を施す場合には、第３実施例で提示したように、ルテニ
ウムの表面が荒れが生じ、リーク電流を増加させる場合
がある。この場合、化学的機械研磨法で図１４に示すよ
うに平坦化することができる。化学的機械研磨法による
平坦化を行わなかった場合、リーク電流は１平方センチ
メートルあたり１０ｍＡ以上と大きかった。なお、この
方法で平坦化した場合、リーク電流は印加電圧１Ｖにお
いて１平方センチメートルあたり４５ｎＡであり、平坦
な金属膜電極を堆積した場合の１平方センチメートルあ
たり４５ｎＡと比べてリーク電流の増加は認められなか
った。
してのルテニウムを成膜時の温度以上に加熱して熱処理
を施す場合には、第３実施例で提示したように、ルテニ
ウムの表面が荒れが生じ、リーク電流を増加させる場合
がある。この場合、化学的機械研磨法で図１４に示すよ
うに平坦化することができる。化学的機械研磨法による
平坦化を行わなかった場合、リーク電流は１平方センチ
メートルあたり１０ｍＡ以上と大きかった。なお、この
方法で平坦化した場合、リーク電流は印加電圧１Ｖにお
いて１平方センチメートルあたり４５ｎＡであり、平坦
な金属膜電極を堆積した場合の１平方センチメートルあ
たり４５ｎＡと比べてリーク電流の増加は認められなか
った。
【００７１】上記のように、キャパシタ誘電体膜形成時
に電極表面が酸化させないことでセル構造が単純にな
り、かつキャパシタ下部電極をイリジウムやルテニウム
からなる金属電極にしたので、従来の白金を電極材とし
て用いた場合に比べ、電極の加工が容易となった。ま
た、キャパシタ誘電体膜形成時の電極表面の酸化を避け
ることができたため、安定なキャパシタ特性が得られる
ようになった。金属電極形成後の熱処理により金属電極
表面が荒れるような場合にも、化学的機械研磨法を用い
て平坦化処理することでリーク電流の増加を抑制でき
た。また、プラグの上端を層間膜の上面から凹ませたの
で、キャパシタ誘電体膜形成時に金属電極越しにプラグ
材のシリコンが酸化されることを避けることができるよ
うになった。プラグ材としてシリコンを主成分とする材
料を用いる場合には、金属電極がシリサイド層を介して
接続されているようにしたので、コンタクト抵抗を低減
できた。さらに、本発明は、ＤＲＡＭ以外の高誘電率膜
を用いた薄膜キャパシタを有するデバイスに対しても有
効に適用できるものであることはいうまでもない。
に電極表面が酸化させないことでセル構造が単純にな
り、かつキャパシタ下部電極をイリジウムやルテニウム
からなる金属電極にしたので、従来の白金を電極材とし
て用いた場合に比べ、電極の加工が容易となった。ま
た、キャパシタ誘電体膜形成時の電極表面の酸化を避け
ることができたため、安定なキャパシタ特性が得られる
ようになった。金属電極形成後の熱処理により金属電極
表面が荒れるような場合にも、化学的機械研磨法を用い
て平坦化処理することでリーク電流の増加を抑制でき
た。また、プラグの上端を層間膜の上面から凹ませたの
で、キャパシタ誘電体膜形成時に金属電極越しにプラグ
材のシリコンが酸化されることを避けることができるよ
うになった。プラグ材としてシリコンを主成分とする材
料を用いる場合には、金属電極がシリサイド層を介して
接続されているようにしたので、コンタクト抵抗を低減
できた。さらに、本発明は、ＤＲＡＭ以外の高誘電率膜
を用いた薄膜キャパシタを有するデバイスに対しても有
効に適用できるものであることはいうまでもない。
【００７２】
【発明の効果】本発明の第１の態様にかかる半導体記憶
装置によれば、キャパシタ下部電極を、ルテニウムから
なる金属電極で構成したので、従来の白金を電極材とし
て用いた場合に比べて、電極の加工が容易となる。さら
に、キャパシタ下部電極の上面及び側面を覆うキャパシ
タ誘電体膜の形成時に電極が酸化されないのでセル構造
が単純になる。かつ、ルテニウムがキャパシタ誘電体膜
形成時において化学的に安定であるので、キャパシタン
スの低下が生じない。また、ルテニウムからなる金属電
極形成後、酸化性の雰囲気でなくとも高温の熱処理が施
されるような場合、金属電極表面が荒れ、リーク電流が
増加する場合があるが、化学的機械研磨法による平坦化
を施せばリーク電流の増加は生じない。さらに、キャパ
シタ構造をスタック型などの立体セル構造とし、その下
部電極をルテニウムで構成すれば、キャパシタ容量を増
加させることができる。
装置によれば、キャパシタ下部電極を、ルテニウムから
なる金属電極で構成したので、従来の白金を電極材とし
て用いた場合に比べて、電極の加工が容易となる。さら
に、キャパシタ下部電極の上面及び側面を覆うキャパシ
タ誘電体膜の形成時に電極が酸化されないのでセル構造
が単純になる。かつ、ルテニウムがキャパシタ誘電体膜
形成時において化学的に安定であるので、キャパシタン
スの低下が生じない。また、ルテニウムからなる金属電
極形成後、酸化性の雰囲気でなくとも高温の熱処理が施
されるような場合、金属電極表面が荒れ、リーク電流が
増加する場合があるが、化学的機械研磨法による平坦化
を施せばリーク電流の増加は生じない。さらに、キャパ
シタ構造をスタック型などの立体セル構造とし、その下
部電極をルテニウムで構成すれば、キャパシタ容量を増
加させることができる。
【００７３】
【００７４】本発明の第２の態様にかかる半導体記憶装
置によれば、基本的には本発明の第１の態様にかかる半
導体記憶装置の場合と同様の効果が得られる。さらに、
接続部材の上端が層間絶縁膜表面から凹んでいるので、
キャパシタ誘電体膜形成時における接続部材の酸化が防
止され、半導体記憶装置の品質がさらに高められる。
置によれば、基本的には本発明の第１の態様にかかる半
導体記憶装置の場合と同様の効果が得られる。さらに、
接続部材の上端が層間絶縁膜表面から凹んでいるので、
キャパシタ誘電体膜形成時における接続部材の酸化が防
止され、半導体記憶装置の品質がさらに高められる。
【００７５】本発明の第３の態様にかかる半導体記憶装
置によれば、基本的には本発明の第１の態様にかかる半
導体記憶装置の場合と同様の効果が得られる。さらに、
層間絶縁膜とキャパシタ下部電極との間に密着層が形成
されるので、層間絶縁膜とキャパシタ下部電極との間の
密着性が良くなり、半導体記憶装置の品質が一層高めら
れる。
置によれば、基本的には本発明の第１の態様にかかる半
導体記憶装置の場合と同様の効果が得られる。さらに、
層間絶縁膜とキャパシタ下部電極との間に密着層が形成
されるので、層間絶縁膜とキャパシタ下部電極との間の
密着性が良くなり、半導体記憶装置の品質が一層高めら
れる。
【００７６】
【００７７】本発明の第４の態様にかかる半導体記憶装
置の製造方法によれば、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができ、製造コ
ストが低減される。
置の製造方法によれば、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができ、製造コ
ストが低減される。
【００７８】
【００７９】本発明の第５の態様にかかる半導体記憶装
置の製造方法によれば、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができ、製造コ
ストが低減される。また、開口部の一部にのみ接続部材
を埋め込むようにしているので、接続部材の上端が層間
絶縁膜表面からへこむことになり、このためキャパシタ
誘電体膜形成時における接続部材の酸化が防止され、半
導体記憶装置の品質が一層高められる。
置の製造方法によれば、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができ、製造コ
ストが低減される。また、開口部の一部にのみ接続部材
を埋め込むようにしているので、接続部材の上端が層間
絶縁膜表面からへこむことになり、このためキャパシタ
誘電体膜形成時における接続部材の酸化が防止され、半
導体記憶装置の品質が一層高められる。
【００８０】本発明の第６の態様にかかる半導体記憶装
置の製造方法によれば、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができ、製造コ
ストが低減される。また、開口部の一部にのみシリコン
を主成分とする接続部材を埋め込むようにしているの
で、接続部材の上端が層間絶縁膜表面からへこむことに
なり、このためキャパシタ誘電体膜形成時における接続
部材の酸化が防止され、半導体記憶装置の品質がさらに
高められる。
置の製造方法によれば、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができ、製造コ
ストが低減される。また、開口部の一部にのみシリコン
を主成分とする接続部材を埋め込むようにしているの
で、接続部材の上端が層間絶縁膜表面からへこむことに
なり、このためキャパシタ誘電体膜形成時における接続
部材の酸化が防止され、半導体記憶装置の品質がさらに
高められる。
【００８１】本発明の第７の態様にかかる半導体記憶装
置の製造方法によれば、基本的には本発明の第４〜第７
の態様のいずれか１つにかかる半導体記憶装置の製造方
法の場合と同様の効果が得られる。さらに、金属薄膜が
形成された後、化学的機械研磨法によりキャパシタ下部
電極表面が平坦化され、リーク電流の増加が生じないの
で、半導体記憶装置の品質が一層高められる。
置の製造方法によれば、基本的には本発明の第４〜第７
の態様のいずれか１つにかかる半導体記憶装置の製造方
法の場合と同様の効果が得られる。さらに、金属薄膜が
形成された後、化学的機械研磨法によりキャパシタ下部
電極表面が平坦化され、リーク電流の増加が生じないの
で、半導体記憶装置の品質が一層高められる。
【００８２】本発明の第８の態様にかかる半導体記憶装
置の製造方法によれば、基本的には本発明の第４〜第７
の態様のいずれか１つにかかる半導体記憶装置の製造方
法の場合と同様の効果が得られる。さらに、層間絶縁膜
とキャパシタ下部電極との間に密着層が形成され、層間
絶縁膜とキャパシタ下部電極との間の密着性が良くなる
ので、半導体記憶装置の品質が一層高められる。
置の製造方法によれば、基本的には本発明の第４〜第７
の態様のいずれか１つにかかる半導体記憶装置の製造方
法の場合と同様の効果が得られる。さらに、層間絶縁膜
とキャパシタ下部電極との間に密着層が形成され、層間
絶縁膜とキャパシタ下部電極との間の密着性が良くなる
ので、半導体記憶装置の品質が一層高められる。
【図１】 本発明に基づく第１実施例におけるＤＲＡＭ
を示す部分断面図である。
を示す部分断面図である。
【図２】 本発明に基づく第１実施例におけるＤＲＡＭ
を示すもう１つの部分断面図である。
を示すもう１つの部分断面図である。
【図３】 本発明に基づく第２実施例におけるＤＲＡＭ
を示す部分断面図である。
を示す部分断面図である。
【図４】 本発明に基づく第２実施例におけるＤＲＡＭ
を示すもう１つの部分断面図である。
を示すもう１つの部分断面図である。
【図５】 本発明に基づく第３実施例におけるＤＲＡＭ
の製造方法の第１工程の部分断面図である。
の製造方法の第１工程の部分断面図である。
【図６】 本発明に基づく第３実施例におけるＤＲＡＭ
の製造方法の第２工程の部分断面図である。
の製造方法の第２工程の部分断面図である。
【図７】 本発明に基づく第３実施例におけるＤＲＡＭ
の製造方法の第３工程の部分断面図である。
の製造方法の第３工程の部分断面図である。
【図８】 本発明に基づく第３実施例におけるＤＲＡＭ
のもう一つの製造方法の第３工程の部分断面図である。
のもう一つの製造方法の第３工程の部分断面図である。
【図９】 本発明に基づく第３実施例におけるＤＲＡＭ
の製造方法の第４工程の部分断面図である。
の製造方法の第４工程の部分断面図である。
【図１０】 本発明に基づく第３実施例におけるＤＲＡ
Ｍのもう一つの製造方法の第４工程の部分断面図であ
る。
Ｍのもう一つの製造方法の第４工程の部分断面図であ
る。
【図１１】 本発明に基づく第３実施例におけるＤＲＡ
Ｍの製造方法の第５工程の部分断面図である。
Ｍの製造方法の第５工程の部分断面図である。
【図１２】 本発明に基づく第３実施例におけるＤＲＡ
Ｍのもう一つの製造方法の第５工程の部分断面図であ
る。
Ｍのもう一つの製造方法の第５工程の部分断面図であ
る。
【図１３】 本発明に基づく第４実施例におけるＤＲＡ
Ｍの製造方法の第１工程の部分断面図である。
Ｍの製造方法の第１工程の部分断面図である。
【図１４】 本発明に基づく第４実施例におけるＤＲＡ
Ｍの製造方法の第２工程の部分断面図である。
Ｍの製造方法の第２工程の部分断面図である。
【図１５】 本発明に基づく第４実施例におけるＤＲＡ
Ｍの製造方法の第３工程の部分断面図である。
Ｍの製造方法の第３工程の部分断面図である。
【図１６】 本発明に基づく第４実施例におけるＤＲＡ
Ｍの製造方法の第４工程の部分断面図である。
Ｍの製造方法の第４工程の部分断面図である。
【図１７】 本発明に基づく第４実施例におけるＤＲＡ
Ｍの製造方法の第５工程の部分断面図である。
Ｍの製造方法の第５工程の部分断面図である。
【図１８】 本発明に基づく第４実施例におけるＤＲＡ
Ｍの製造方法のもう１つの第３工程の部分断面図であ
る。
Ｍの製造方法のもう１つの第３工程の部分断面図であ
る。
【図１９】 本発明に基づく第４実施例におけるＤＲＡ
Ｍの製造方法のもう１つの第４工程の部分断面図であ
る。
Ｍの製造方法のもう１つの第４工程の部分断面図であ
る。
【図２０】 この発明に基づく第４の実施例におけるＤ
ＲＡＭの製造方法のもう１つの第５工程の部分断面図で
ある。
ＲＡＭの製造方法のもう１つの第５工程の部分断面図で
ある。
【図２１】 ＤＲＡＭの一般的な構成を示すブロック図
である。
である。
【図２２】 従来のＤＲＡＭの一例を示す部分断面図で
ある。
ある。
【図２３】 従来のＤＲＡＭの製造工程の第１工程を示
す部分断面図である。
す部分断面図である。
【図２４】 従来のＤＲＡＭの製造工程の第２工程を示
す部分断面図である。
す部分断面図である。
【図２５】 従来のＤＲＡＭの製造工程の第３工程を示
す部分断面図である。
す部分断面図である。
【図２６】 従来のＤＲＡＭの製造工程の第４工程を示
す部分断面図である。
す部分断面図である。
【図２７】 従来のＤＲＡＭの製造工程の第５工程を示
す部分断面図である。
す部分断面図である。
【図２８】 従来のＤＲＡＭの製造工程の第６工程を示
す部分断面図である。
す部分断面図である。
【図２９】 従来のＤＲＡＭの製造工程の第７工程を示
す部分断面図である。
す部分断面図である。
【図３０】 従来のＤＲＡＭの製造工程の第８工程を示
す部分断面図である。
す部分断面図である。
【図３１】 従来のＤＲＡＭの製造工程の第９工程を示
す部分断面図である。
す部分断面図である。
１０１ 半導体基板、１０２ フィールド酸化膜、１０
３ａ トランスファーゲートトランジスタ、１０３ｂ
トランスファーゲートトランジスタ、１０４ａゲート電
極、１０４ｂ ゲート電極、１０４ｄ ゲート電極、１
０５ ゲート絶縁膜、１０６ａ 不純物領域、１０６ｂ
不純物領域、１０６ｃ 不純物領域、１０８ 埋め込
みビット線、１０９ 絶縁層、１１０ 第１の層間絶縁
膜、１１０ａ コンタクトホール、１１１ プラグ、１
１４ キャパシタ下部電極、１１５ キャパシタ誘電体
膜、１１６ キャパシタ上部電極、１１７ 第二の層間
絶縁膜、１１８ 第１のアルミ配線層、１１９ 保護
膜、１２０ アルミニウム配線層、１２１ チャネル領
域、１３０ 金属電極、１３２ シリサイド層、１３３
密着層、１５０ ＤＲＡＭ、１５１ メモリセルアレ
イ、１５２ ロウアンドカラムアドレスバッファ、１５
３ ロウデコーダ、１５４ カラムデコーダ、１５５
センスリフレッシュアンプ、１５６ データインバッフ
ァ、１５７データアウトバッファ、１５８ クロックジ
ェネレータ、１６０ キャパシタ。
３ａ トランスファーゲートトランジスタ、１０３ｂ
トランスファーゲートトランジスタ、１０４ａゲート電
極、１０４ｂ ゲート電極、１０４ｄ ゲート電極、１
０５ ゲート絶縁膜、１０６ａ 不純物領域、１０６ｂ
不純物領域、１０６ｃ 不純物領域、１０８ 埋め込
みビット線、１０９ 絶縁層、１１０ 第１の層間絶縁
膜、１１０ａ コンタクトホール、１１１ プラグ、１
１４ キャパシタ下部電極、１１５ キャパシタ誘電体
膜、１１６ キャパシタ上部電極、１１７ 第二の層間
絶縁膜、１１８ 第１のアルミ配線層、１１９ 保護
膜、１２０ アルミニウム配線層、１２１ チャネル領
域、１３０ 金属電極、１３２ シリサイド層、１３３
密着層、１５０ ＤＲＡＭ、１５１ メモリセルアレ
イ、１５２ ロウアンドカラムアドレスバッファ、１５
３ ロウデコーダ、１５４ カラムデコーダ、１５５
センスリフレッシュアンプ、１５６ データインバッフ
ァ、１５７データアウトバッファ、１５８ クロックジ
ェネレータ、１６０ キャパシタ。
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フロントページの続き
(72)発明者 三上 登
兵庫県尼崎市塚口本町八丁目１番１号
三菱電機株式会社 半導体基礎研究所内
(72)発明者 芝野 照夫
兵庫県尼崎市塚口本町八丁目１番１号
三菱電機株式会社 半導体基礎研究所内
(56)参考文献 特開 平６−204431（ＪＰ，Ａ)
特開 平６−89986（ＪＰ，Ａ)
特開 平６−177347（ＪＰ，Ａ)
特開 平７−30077（ＪＰ，Ａ)
特開 平５−299601（ＪＰ，Ａ)
特開 平８−70100（ＪＰ，Ａ)
特開 平８−335681（ＪＰ，Ａ)
特開 平８−335680（ＪＰ，Ａ)
特開 平８−250680（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/105
H01L 27/108
Claims (8)
- 【請求項１】 主表面を有する半導体基板と、前記半導
体基板の主表面上に形成され、前記半導体基板の主表面
にまで達する開口部を有する層間絶縁膜と、前記開口部
に埋め込まれた接続部材と、前記接続部材を介して前記
半導体基板の主表面と電気的に接続されたキャパシタ下
部電極と、前記キャパシタ下部電極上に形成された高誘
電率材料からなるキャパシタ誘電体膜と、前記キャパシ
タ誘電体膜上に形成されたキャパシタ上部電極とを備え
た半導体記憶装置であって、 前記キャパシタ下部電極が金属電極で構成されていて、
前記金属電極がルテニウムを主たる構成元素とし、かつ
前記金属電極表面に前記金属電極材料の酸化物層が形成
されていず、 前記キャパシタ誘電体膜が基板温度を５５０℃以下とし
酸素分圧を１５ｔｏｒｒ以下としてＣＶＤ法により形成
されたものであって、前記キャパシタ下部電極の上面及
び側面を覆うように形成されていることを特徴とする半
導体記憶装置。 - 【請求項２】 前記接続部材の上端が前記層間絶縁膜表
面から３０ｎｍ以上へこんでいることを特徴とする請求
項１に記載された半導体記憶装置。 - 【請求項３】 前記層間絶縁膜と前記キャパシタ下部電
極との間に密着層が形成されていることを特徴とする請
求項１に記載された半導体記憶装置。 - 【請求項４】 半導体基板の主表面上に、該主表面にま
で達する開口部を有する層間絶縁膜を形成する工程と、 前記開口部に接続部材を埋め込む工程と、 前記接続部材を介して前記半導体基板の主表面と電気的
に接続されるキャパシタ下部電極としてルテニウムが主
たる構成元素である金属薄膜を形成した後、該金属薄膜
を所定のキャパシタ下部電極構造に加工する工程と、 前記金属電極上に、高誘電率材料からなるキャパシタ誘
電体膜を、前記キャパシタ下部電極の上面及び下面を覆
うようにして、基板温度を５５０℃以下にし酸素分圧を
１５ｔｏｒｒ以下にしてＣＶＤ法で形成した後、キャパ
シタ上部電極を形成し、その際前記金属電極表面に前記
金属電極材料の酸化物層を形成させないようにする工程
とを含む半導体記憶装置の製造方法。 - 【請求項５】 半導体基板の主表面上に、該主表面にま
で達する開口部を有する層間絶縁膜を形成する工程と、 前記開口部の一部を接続部材で埋め込む工程と、 前記接続部材を介して前記半導体基板の主表面と電気的
に接続されるキャパシタ下部電極としてルテニウムが主
たる構成元素である金属薄膜を、前記層間絶縁膜を覆い
かつ前記開口部内を埋め込むように形成した後、前記金
属薄膜を所定のキャパシタ下部電極構造に加工する工程
と、 前記金属電極上に、高誘電率材料からなるキャパシタ誘
電体膜を、前記キャパシタ下部電極の上面及び下面を覆
うようにして、基板温度を５５０℃以下にし酸素分圧を
１５ｔｏｒｒ以下にしてＣＶＤ法で形成した後、キャパ
シタ上部電極を形成し、その際前記金属電極表面に前記
金属電極材料の酸化物層を形成させないようにする工程
とを含む半導体記憶装置の製造方法。 - 【請求項６】 半導体基板の主表面上に、該主表面にま
で達する開口部を有する層間絶縁膜を形成する工程と、 前記開口部の一部をシリコンを主成分とする接続部材で
埋め込む工程と、 前記接続部材を介して前記半導体基板の主表面と電気的
に接続されるキャパシタ下部電極としてルテニウムが主
たる構成元素である金属薄膜を、前記層間絶縁膜を覆い
かつ前記開口部内を埋め込むように形成した後、前記金
属薄膜を所定のキャパシタ下部電極形状に加工する工程
と、 前記金属薄膜のシリサイド層が前記金属電極と前記接続
部材との間に形成されるよう熱処理を行う工程と、 前記金属電極上に、高誘電率材料からなるキャパシタ誘
電体膜を、前記キャパシタ下部電極の上面及び下面を覆
うようにして、基板温度を５５０℃以下にし酸素分圧を
１５ｔｏｒｒ以下にしてＣＶＤ法で形成した後、キャパ
シタ上部電極を形成し、その際前記金属電極表面に前記
金属電極材料の酸化物層を形成させないようにする工程
とを含む半導体記憶装置の製造方法。 - 【請求項７】 キャパシタ下部電極を形成する工程で前
記金属薄膜を形成した後に化学的機械研磨法により前記
キャパシタ下部電極表面を平坦化することを特徴とする
請求項４〜請求項６のいずれか１つに記載された半導体
記憶装置の製造方法。 - 【請求項８】 層間絶縁膜の開口部に接続部材を埋め込
む工程の後に、前記層間絶縁膜と前記キャパシタ下部電
極との間に密着層を形成する工程を含むことを特徴とす
る請求項４〜請求項７のいずれか１つに記載された半導
体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16609295A JP3380373B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体記憶装置及びその製造方法 |
| TW085107744A TW371361B (en) | 1995-06-30 | 1996-06-27 | Semiconductor storage device and its manufacture |
| US08/671,632 US6239460B1 (en) | 1995-06-30 | 1996-06-28 | Semiconductor device which includes a capacitor having a lower electrode formed of iridium or ruthenium |
| KR1019960025443A KR100286745B1 (ko) | 1995-06-30 | 1996-06-28 | 반도체장치 및 그의 제조방법 |
| US09/768,552 US6420191B2 (en) | 1995-06-30 | 2001-01-25 | Method of manufacturing semiconductor device which includes a capacitor having a lower electrode formed of iridium or ruthenium |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16609295A JP3380373B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917973A JPH0917973A (ja) | 1997-01-17 |
| JP3380373B2 true JP3380373B2 (ja) | 2003-02-24 |
Family
ID=15824856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16609295A Expired - Fee Related JP3380373B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6239460B1 (ja) |
| JP (1) | JP3380373B2 (ja) |
| KR (1) | KR100286745B1 (ja) |
| TW (1) | TW371361B (ja) |
Families Citing this family (25)
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|---|---|---|---|---|
| KR100480557B1 (ko) * | 1997-07-23 | 2006-04-21 | 삼성전자주식회사 | 선택적으로증착된금속실리사이드막을구비한반도체장치커패시터의제조방법 |
| JPH11177048A (ja) * | 1997-12-09 | 1999-07-02 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| US6313539B1 (en) | 1997-12-24 | 2001-11-06 | Sharp Kabushiki Kaisha | Semiconductor memory device and production method of the same |
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| US6906370B1 (en) * | 1998-04-09 | 2005-06-14 | Infineon Technologies Ag | Semiconductor component having a material reinforced contact area |
| US6197628B1 (en) * | 1998-08-27 | 2001-03-06 | Micron Technology, Inc. | Ruthenium silicide diffusion barrier layers and methods of forming same |
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| KR100324316B1 (ko) * | 1999-03-26 | 2002-02-16 | 김영환 | 반도체 소자의 커패시터 및 그 제조방법 |
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| KR102211635B1 (ko) | 2019-07-05 | 2021-02-05 | 대한민국 | 산불확산방지용 소화탄을 이용한 산불진화시스템 |
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