JP3380373B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
の製造方法に関するものであって、とくに高誘電率の材
料をキャパシタ誘電体膜に用いたDRAM(Dynamic Ra
ndom AccessMemory)の構造及びその製造方法に関する
ものである。
が可能な半導体記憶装置の1つとして、DRAMが広く
用いられている。そして、一般にDRAMは、多数の記
憶情報を蓄積する記憶領域であるメモリセルアレイ部
と、外部との入出力に必要な周辺回路部とを有してい
る。
ブロック図である。図21に示すように、DRAM15
0は、記憶情報を蓄積するためのメモリセルアレイ15
1と、単位記憶回路を構成するメモリセルを選択するた
めのアドレス信号を外部から受けるロウアンドカラムア
ドレスバッファ152と、そのアドレス信号を解読する
ことによってメモリセルを指定するロウデコーダ153
及びカラムデコーダ154と、指定されたメモリセルに
蓄積された信号を増幅して読み出すためのセンスリフレ
ッシュアンプ155と、データ入出力のためのデータイ
ンバッファ156及びデータアウトバッファ157と、
クロック信号を発生させるためのクロックジェネレータ
158とを備えている。
リセルアレイ151には、単位記憶情報を蓄積するため
のメモリセルがマトリクス上に複数個配置されている。
一般に、一つのメモリセルは、一つのMOS(Metal Oxi
de Semiconductor)トランジスタと、これに接続された
一つのキャパシタとで構成されている。このようなメモ
リセルは、1トランジスタ1キャパシタ型のメモリセル
と呼ばれている。このタイプのメモリセルは、構成が簡
単なため、メモリセルアレイ151の集積度を向上させ
ることが容易である。このため、大容量のDRAMにお
いて広く用いられている。
タの構造によっていくつかのタイプに分類することがで
きる。この中にスタックトキャパシタと呼ばれるものが
ある。このスタックトキャパシタは、キャパシタの主要
部をゲート電極やフィールド酸化膜の上にまで延在させ
ることによって、キャパシタの電極間の対向面積を増大
させるものである。
を有するため、半導体記憶装置の集積化に伴って素子が
微細化された場合でも、キャパシタ容量を確保すること
が可能になる。その結果、半導体記憶装置の高集積化に
伴ってスタックトキャパシタが多く用いられるようにな
った。
えば256MbitDRAMなどにおいては、上記のス
タックトキャパシタを使用したとしても、もはや一定の
キャパシタ容量を確保することは困難となる。
め、キャパシタ誘電体膜として、PZT(チタン酸ジル
コン酸鉛)等の高誘電率材料からなる誘電体膜を使用す
るといった試みがなされている。図22には、キャパシ
タ誘電体膜としてPZT等の高誘電率材料を用いたDR
AMの一例が示されている。
1の主表面における素子分離領域には、フィールド酸化
膜102が形成されている。半導体基板101の主表面
における素子形成領域には、トランスファゲートトラン
ジスタ103a、103bが形成されている。
は、半導体基板101の主表面に間隔をあけて形成され
たソース/ドレイン領域となるN型不純物領域106
c、106a間のチャネル領域121上にゲート絶縁膜
105を介して形成されたゲート電極104bを有して
いる。
は、ソース/ドレイン領域となるN型不純物領域106
a、106bとこの不純物領域106a、106b間の
チャネル領域121上にゲート絶縁膜105を介して形
成されたゲート電極104cを有している。
のトランスファゲートトランジスタのゲート電極104
dが延在している。ゲート電極104b、104c、1
04dを覆うように酸化膜107が形成されている。ま
た、不純物領域106a上には、この不純物領域106
aに電気的に接続されるように埋め込みビット線108
が形成されている。この埋め込みビット線108を覆う
ように絶縁層109が形成されている。
を覆うように第1の層間絶縁膜110が形成されてい
る。この第1の層間絶縁膜110の上面は平坦化されて
いる。第1の層間絶縁膜110において、不純物領域1
06b上に位置する部分にコンタクトホール110aが
形成されている。
純物領域106bと電気的に接続されたプラグ111が
形成されている。このプラグ111の上面から第1の層
間絶縁膜110の上面にわたって、白金等からなるキャ
パシタ下部電極114が形成されている。
ャパシタ誘電膜115が形成されている。このキャパシ
タ誘電体115としては、PZTやSrTiO3等が用
いられる。このキャパシタ誘電体膜115を覆うように
キャパシタ上部電極116が形成されている。このキャ
パシタ上部電極116としては、普通、白金等が用いら
れる。
2の層間絶縁膜117が形成されている。この第2の層
間絶縁膜117の上面は平坦化されている。第2の層間
絶縁膜117上には、間隔を隔てて第1のアルミ配線層
118が形成されている。この第1のアルミ配線層11
8を覆うように保護膜119が形成されている。この保
護膜119上には、アルミニウム配線層120が形成さ
れている。
パシタ誘電体膜115と、キャパシタ上部電極116と
で、キャパシタ160が構成されている。次に、図23
〜図31を用いて、図22に示される従来のDRAMの
製造方法について説明する。図23〜図31は、従来の
DRAMの製造工程の第1工程から第9工程を示す断面
図である。
01の主表面上の素子分離領域に、LOCOS(Local
Oxidation of Silicon)法を用いてフィールド酸化膜1
02を形成する。次に、熱酸化法などを用いて、ゲート
絶縁膜105を形成する。このゲート絶縁膜105上及
びフィールド酸化膜102上に、選択的にゲート電極
(ワード線)104b、104c、104dを形成す
る。
104dをマスクとして用いて、半導体基板101の主
表面に不純物を注入することによって、不純物領域10
6c、106a、106bをそれぞれ形成する。そし
て、ゲート電極104b、104c、104dを覆うよ
うに酸化膜107を形成する。
1全面上に形成した後で所定形状にパターニングするこ
とによって、不純物領域106aに電気的に接続される
埋め込みビット線108を形成する。この埋め込みビッ
ト線108を覆うように絶縁層109を形成する。この
後、CVD(Chemical Vapour Deposition)法等を用い
て、第1の層間絶縁膜110を形成する。そして、この
第1の層間絶縁膜110に平坦化処理を施すことによっ
て、第1の層間絶縁膜110の上面を平坦化する。
縁膜110上に、所定形状にパターニングされたレジス
トパターン122を形成する。このレジストパターン1
22をマスクとして用いて、第1の層間絶縁膜110に
異方性エッチング処理を施す。この後、レジストパター
ン122を除去する。これによって、図25に示されて
いるように、コンタクトホール110aが形成される。
用いて、コンタクトホール110aを埋め込みかつ第1
の層間絶縁膜110を覆うように、多結晶シリコン層1
11aを形成する。この多結晶シリコン層111aをエ
ッチバックすることによって、図27に示されているよ
うに、コンタクトホール110a内にプラグ111が形
成される。
グ法などを用いて、プラグ111及び第1の層間絶縁膜
110上に白金層114等を形成する。この白金層11
4等の上に、所定形状にパターニングされたレジストパ
ターン123を形成する。
スクとして用いて、白金層114等にエッチング処理を
施す。これによって、図29に示されているように、キ
ャパシタ下部電極114が形成される。
グ法やCVD法等を用いて、キャパシタ下部電極114
を覆うように高誘電率材料からなるキャパシタ誘電体膜
115を形成する。このキャパシタ誘電体膜115の材
質としては、PZTやSrTiO3等が用いられる。キ
ャパシタ誘電体膜115を覆うようにして、白金層11
6を形成する。この白金層116を所定形状に加工する
ことによって、キャパシタ上部電極116が形成され
る。
用いて、キャパシタ上部電極116を覆うように第2の
層間絶縁膜117を形成する。この第2の層間絶縁膜1
17上に、所定間隔をあけて、第1のアルミ配線層11
8を形成する。そして、この第1のアルミ配線層118
を覆うように、CVD法等を用いて、シリコン酸化膜等
からなる保護膜119を形成する(図22参照)。この
保護膜119上に、第2のアルミ配線層120を形成す
る(図22参照)。以上の工程を経て、図22に示され
ている従来のDRAMが完成する。
従来のDRAMには、次に説明するような問題点があっ
た。すなわち、従来例においては、層間絶縁膜の開口部
を介して半導体基板の主表面と電気的に接続されたキャ
パシタ下部電極及びキャパシタ誘電体膜上に形成された
キャパシタ上部電極等には、白金膜が用いられてきた。
この白金膜は、誘電体膜との界面に反応層を形成しにく
いという長所はあるものの、反応性に乏しいためその加
工が難しいという問題があった。また、白金以外の電極
材として例えばルテニウム、イリジウム等が知られてい
るが、これら材料の薄膜は、層間絶縁膜に用いられるシ
リコン酸化膜との密着性に問題があった。また、キャパ
シタ誘電体膜形成時に、これら電極材料の酸化に伴うシ
リコンプラグの酸化が避けられず、コンタクト抵抗の増
加やキャパシタンスの低下が生じると同時に、ルテニウ
ム、イリジウム等の電極材料が酸化されるとその表面が
荒れ、リーク電流が増加するといった問題があった。さ
らに、ルテニウム、イリジウム等の金属電極を形成した
後、高温の熱処理が施される場合、酸化性の雰囲気でな
くともこれら金属電極表面の荒れがおこる場合があり、
リーク電流の増加がおこるという問題もあった。
ためになされたものであって、その製造が容易で、か
つ、高いキャパシタンスのセルキャパシタを有する半導
体記憶装置、あるいはその製造方法を提供することを目
的とする。
された本発明の第1の態様は、主表面を有する半導体基
板と、前記半導体基板の主表面上に形成され、前記半導
体基板の主表面にまで達する開口部を有する層間絶縁膜
と、前記開口部に埋め込まれた接続部材と、前記接続部
材を介して前記半導体基板の主表面と電気的に接続され
たキャパシタ下部電極と、前記キャパシタ下部電極上に
形成された高誘電率材料からなるキャパシタ誘電体膜
と、前記キャパシタ誘電体膜上に形成されたキャパシタ
上部電極とを備えた半導体記憶装置であって、前記キャ
パシタ下部電極が金属電極で構成されていて、前記金属
電極がルテニウムを主たる構成元素とし、かつ前記金属
電極表面に前記金属電極材料の酸化物層が形成されてい
ず、前記キャパシタ誘電体膜が、基板温度を550℃以
下とし酸素分圧を15torr以下としてCVD法によ
り形成されたものであって、前記キャパシタ下部電極の
上面及び側面を覆うように形成されていることを特徴と
するものである。
様にかかる半導体記憶装置において、前記接続部材の上
端が前記層間絶縁膜表面から30nm以上へこんでいる
ことを特徴とするものである。
様にかかる半導体記憶装置において、前記層間絶縁膜と
前記キャパシタ下部電極との間に密着層が形成されてい
ることを特徴とするものである。
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部に接続部材を埋め込む工程と、前記接続
部材を介して前記半導体基板の主表面と電気的に接続さ
れるキャパシタ下部電極としてルテニウムが主たる構成
元素である金属薄膜を形成した後、該金属薄膜を所定の
キャパシタ下部電極構造に加工する工程と、前記金属電
極上に、高誘電率材料からなるキャパシタ誘電体膜を、
前記キャパシタ下部電極の上面及び下面を覆うようにし
て、基板温度を550℃以下にし酸素分圧を15tor
r以下にしてCVD法で形成した後、キャパシタ上部電
極を形成し、その際前記金属電極表面に前記金属電極材
料の酸化物層を形成させないようにする工程とを含むこ
とを特徴とするものである。
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部の一部を接続部材で埋め込む工程と、前
記接続部材を介して前記半導体基板の主表面と電気的に
接続されるキャパシタ下部電極としてルテニウムが主た
る構成元素である金属薄膜を、前記層間絶縁膜を覆いか
つ前記開口部内を埋め込むように形成した後、前記金属
薄膜を所定のキャパシタ下部電極構造に加工する工程
と、前記金属電極上に、高誘電率材料からなるキャパシ
タ誘電体膜を、前記キャパシタ下部電極の上面及び下面
を覆うようにして、基板温度を550℃以下にし酸素分
圧を15torr以下にしてCVD法で形成した後、キ
ャパシタ上部電極を形成し、その際前記金属電極表面に
前記金属電極材料の酸化物層を形成させないようにする
工程とを含むことを特徴とするものである。
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部の一部をシリコンを主成分とする接続部
材で埋め込む工程と、前記接続部材を介して前記半導体
基板の主表面と電気的に接続されるキャパシタ下部電極
としてルテニウムが主たる構成元素である金属薄膜を、
前記層間絶縁膜を覆いかつ前記開口部内を埋め込むよう
に形成した後、前記金属薄膜を所定のキャパシタ下部電
極形状に加工する工程と、前記金属薄膜のシリサイド層
が前記金属電極と前記接続部材との間に形成されるよう
熱処理を行う工程と、前記金属電極上に、高誘電率材料
からなるキャパシタ誘電体膜を、前記キャパシタ下部電
極の上面及び下面を覆うようにして、基板温度を550
℃以下にし酸素分圧を15torr以下にしてCVD法
で形成した後、キャパシタ上部電極を形成し、その際前
記金属電極表面に前記金属電極材料の酸化物層を形成さ
せないようにする工程とを含むことを特徴とするもので
ある。
6の態様のいずれか1つにかかる半導体記憶装置の製造
方法において、キャパシタ下部電極を形成する工程で前
記金属薄膜を形成した後に化学的機械研磨法により前記
キャパシタ下部電極表面を平坦化することを特徴とする
ものである。
7の態様のいずれか1つにかかる半導体記憶装置の製造
方法において、層間絶縁膜の開口部に接続部材を埋め込
む工程の後に、前記層間絶縁膜と前記キャパシタ下部電
極との間に密着層を形成する工程を含むことを特徴とす
るものである。
おいては、キャパシタ下部電極が金属電極から構成され
ていて、金属電極がルテニウムを主たる構成元素とし、
かつキャパシタ誘電体膜の形成時に金属電極表面が酸化
されていない。このように、キャパシタ下部電極を、ル
テニウムからなる金属電極で構成したので、従来の白金
を電極材として用いた場合に比べて、電極の加工が容易
となる。さらに、キャパシタ下部電極の上面及び側面を
覆うように形成されるキャパシタ誘電体膜の形成時に電
極が酸化されないのでセル構造が単純になる。かつ、ル
テニウムがキャパシタ誘電体膜形成時において化学的に
安定であるので、キャパシタンスの低下が生じない。ま
た、ルテニウムからなる金属電極形成後、酸化性の雰囲
気でなくとも高温の熱処理が施されるような場合、金属
電極表面が荒れ、リーク電流が増加する場合があるが、
化学的機械研磨法による平坦化を施せばリーク電流の増
加は生じない。さらに、キャパシタ構造をスタック型な
どの立体セル構造とし、その下部電極をルテニウムで構
成すれば、キャパシタ容量を増加させることができる。
置においては、基本的には本発明の第1の態様にかかる
半導体記憶装置の場合と同様の作用が生じる。さらに、
接続部材の上端が層間絶縁膜表面から凹んでいるので、
キャパシタ誘電体膜形成時における接続部材の酸化が防
止される。
置においては、基本的には本発明の第1の態様にかかる
半導体記憶装置の場合と同様の作用が生じる。さらに、
層間絶縁膜とキャパシタ下部電極との間に密着層が形成
されるので、層間絶縁膜とキャパシタ下部電極との間の
密着性が良くなる。
置の製造方法においては、従来の製造方法とは異なり、
キャパシタ下部電極をルテニウムが主たる構成元素であ
る金属電極で構成し、該金属電極上に高誘電率材料から
なりキャパシタ下部電極の上面及び側面を覆うキャパシ
タ誘電体膜とキャパシタ上部電極とを、金属電極表面に
該金属電極材料の酸化物層を形成させないように形成す
るようにしているので、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができる。
置の製造方法においては、従来の製造方法とは異なり、
キャパシタ下部電極をルテニウムが主たる構成元素であ
る金属電極で構成し、該金属電極上に高誘電率材料から
なるキャパシタ誘電体膜を、前記キャパシタ下部電極の
上面及び下面を覆うようにして、基板温度を550℃以
下にし酸素分圧を15torr以下にしてCVD法で形
成した後、キャパシタ上部電極を形成し、その際前記金
属電極表面に前記金属電極材料の酸化物層を形成させな
いようにするので、前記のような種々の長所を有する半
導体記憶装置を容易に製造することができる。また、開
口部の一部にのみ接続部材を埋め込むようにしているの
で、接続部材の上端が層間絶縁膜表面からへこむことに
なり、このためキャパシタ誘電体膜形成時における接続
部材の酸化が防止される。
置の製造方法においては、従来の製造方法とは異なり、
キャパシタ下部電極をルテニウムが主たる構成元素であ
る金属電極で構成し、金属電極と接続部材との間にシリ
サイド層を形成し、かつ該金属電極上に高誘電率材料か
らなるキャパシタ誘電体膜を、前記キャパシタ下部電極
の上面及び下面を覆うようにして、基板温度を550℃
以下にし酸素分圧を15torr以下にしてCVD法で
形成した後、キャパシタ上部電極を形成し、その際前記
金属電極表面に前記金属電極材料の酸化物層を形成させ
ないようにするので、前記のような種々の長所を有する
半導体記憶装置を容易に製造することができる。また、
開口部の一部にのみシリコンを主成分とする接続部材を
埋め込むようにしているので、接続部材の上端が層間絶
縁膜表面からへこむことになり、このためキャパシタ誘
電体膜形成時における接続部材の酸化が防止される。
置の製造方法においては、基本的には本発明の第4〜第
6の態様のいずれか1つにかかる半導体記憶装置の製造
方法の場合と同様の作用が生じる。さらに、金属薄膜が
形成された後、化学的機械研磨法によりキャパシタ下部
電極表面が平坦化されるので、リーク電流の増加が生じ
ない。
置の製造方法においては、基本的には本発明の第4〜第
7の態様のいずれか1つにかかる半導体記憶装置の製造
方法の場合と同様の作用が生じる。さらに、層間絶縁膜
とキャパシタ下部電極との間に密着層が形成されるの
で、層間絶縁膜とキャパシタ下部電極との間の密着性が
良くなる。
て説明する。図1は、本発明に基づく第1実施例にかか
るDRAMの構造を示す部分断面図である。図1中にお
いて、P型半導体基板101、フィールド酸化膜10
2、トランスファゲートトランジスタ103a、103
b、N型不純物領域106a、106b、106c、チ
ャネル領域121、ゲート絶縁膜105、ゲート電極1
04a、104b、104d、酸化膜107、埋め込み
ビット線108、絶縁層109、第1の層間絶縁膜11
0、コンタクトホール110a、プラグ111等のキャ
パシタ下部の構造については、図22に一例を示す従来
の半導体記憶装置と同様である。また、キャパシタ上部
の第2の層間絶縁膜117、第1のアルミ配線層11
8、保護膜119、アルミニウム配線層120等も、図
22に示す従来の半導体記憶装置と同様である。
極114を、金属電極130によって構成した。金属電
極130の材料には、従来の白金に代えてルテニウム又
はイリジウムを用いた。ここで、金属電極130の膜厚
としては、30〜600nmであることが望ましく、第
1本実施例においては、金属電極130については30
0nmとした。なお、層間絶縁膜110と金属電極13
0との間の密着性に問題がある場合は、図2に示すよう
にチタン、ジルコニウム、タンタル、シリコン、クロ
ム、ニッケル、コバルト、ニオブ、モリブデン等の金属
及びそれらの合金、あるいはその窒化物を密着層133
として用いることが有効であった。キャパシタ誘電体膜
115はBaTiO3膜を用いた。第1本実施例では下
部電極側面への被覆性の観点からキャパシタ誘電体膜1
15の形成法としてCVD法を選択している。また、前
記キャパシタ誘電体膜115は、基板温度500℃、酸
素分圧1torrにおいて形成されたので、金属電極1
30表面の酸化は生じなかった。金属電極表面が酸化さ
れないので、電極表面の荒れに起因したリーク電流の増
加は生じない。なお、基板温度550℃以下、あるいは
酸素分圧15torr以下であれば金属電極130の表
面酸化は生じないことを確認している。電極膜とキャパ
シタ誘電体膜のエッチング加工は、反応性イオンエッチ
ング法によって行った。本実施例においては、キャパシ
タの電極を従来の白金に代えてルテニウムあるいはイリ
ジウムによって構成したので、反応性イオンエッチング
での加工が容易となった。キャパシタ上部電極116に
はルテニウムを用いた。その膜厚は、好ましくは30〜
600nmであり、本実施例では100nmとした。ま
た、キャパシタ誘電体膜形成時に界面低誘電率層の生成
も認められず、信頼性の高い安定したキャパシタ特性を
実現できた。
に電極表面が酸化させないことでセル構造が単純にな
り、かつ安定なキャパシタ特性を得ることができた。層
間絶縁膜と金属電極の間の密着性は、密着層により改善
できた。また、キャパシタ下部電極をイリジウムやルテ
ニウムからなる金属電極から構成したので、従来のPt
を電極材として用いた場合に比べ、電極の加工が容易と
なった。なお、本発明がDRAM以外の高誘電率膜を用
いた薄膜キャパシタを有するデバイスに対しても有効に
適用できるものであることはいうまでもない。
を図3を用いて説明する。図3は、本発明に基づく第2
実施例におけるDRAMの構造を示す部分断面図であ
る。図3中において、P型半導体基板101、フィール
ド酸化膜102、トランスファゲートトランジスタ10
3a、103b、N型不純物領域106a、106b、
106c、チャネル領域121、ゲート絶縁膜105、
ゲート電極104a、104b、104d、酸化膜10
7、埋め込みビット線108、絶縁層109、第1の層
間絶縁膜110、コンタクトホール110a、プラグ1
11等のキャパシタ下部の構造については、図22に一
例を示す従来の半導体記憶装置と同様である。また、キ
ャパシタ上部の第2の層間絶縁膜117、第1のアルミ
配線層118、保護膜119、アルミニウム配線層12
0等も、図22に示す従来の半導体記憶装置と同様であ
る。
をドープした多結晶シリコンとしている。キャパシタ誘
電体膜115の形成時にプラグ111が酸化されるのを
防ぐために、多結晶シリコンに対しエッチングを施すこ
とで、プラグ111の上端が第1の層間絶縁膜110の
上面よりも凹んでいるようにした。その凹みの程度は3
0〜500nmが適当であり、第2実施例では50nm
とした。さらに、プラグ111を覆うように、キャパシ
タ下部電極114として、シリサイド層132、金属電
極130が形成されている。ここで、金属電極130の
材料には、従来の白金に代えてルテニウム又はイリジウ
ムを用いている。ここにおいて、600℃以上の高温で
熱処理温度をすることで、金属電極130の一部がプラ
グ111のシリコンと反応し、シリサイド層132とな
る。このシリサイド層132の形成によって、キャパシ
タ下部電極114と基板101との間の電気的な抵抗を
低減することができる。図4に示すように、層間絶縁膜
110と金属電極130との間に第1実施例で提案した
密着層133を設ける場合は、密着層133とプラグ1
11のシリコンとが反応してシリサイド層を形成する場
合があるが、これは何ら問題はなく、キャパシタ下部電
極114と基板101との間の電気的な抵抗の低減が可
能であることを確認してある。キャパシタ下部電極とし
ての金属電極130の膜厚については30〜200nm
であることが望ましく、第2実施例では100nmとし
た。また、キャパシタ上部電極116にはルテニウムを
用いた。その膜厚は、好ましくは40〜200nmであ
り、第2実施例では100nmとした。キャパシタ誘電
体膜115はSrTiO3膜を用い、第2本実施例では
第1実施例と同様に下部電極側面への被覆性の観点から
キャパシタ誘電体膜115の形成法としてCVD法を選
択している。また、前記キャパシタ誘電体膜115は、
基板温度500℃、酸素分圧1torrにおいて形成さ
れたので、金属電極130表面の酸化は生じなかった。
金属電極表面が酸化されないので、電極表面の荒れに起
因したリーク電流の増加は認められない。なお、基板温
度550℃以下、あるいは酸素分圧15torr以下で
あれば金属電極130の表面酸化は生じないことを確認
している。電極膜とキャパシタ誘電体膜のエッチング加
工は、反応性イオンエッチング法によって行った。第2
実施例においては、キャパシタの電極を従来の白金に代
えてルテニウムあるいはイリジウムによって構成したの
で、反応性イオンエッチングでの加工が容易となった。
また、キャパシタ誘電体膜形成時に界面低誘電率層の生
成も認められず、信頼性の高い安定したキャパシタ特性
を実現できた。また、この素子においてはプラグの上端
を層間絶縁膜の上面から凹ませ、かつ、下部電極の一部
をシリサイド層としたために、コンタクト抵抗を低減す
ることができた。なお、プラグの上端を層間絶縁膜の上
面から凹ませることなく、下部電極の一部をシリサイド
層とすることによってもコンタクト抵抗の低減効果があ
ることも確認してある。
に電極表面が酸化させないことでセル構造が単純にな
り、かつキャパシタ下部電極をイリジウムやルテニウム
からなる金属電極、及びイリジウムやルテニウムのシリ
サイド層から構成したので、従来の白金を電極材として
用いた場合に比べて、電極の加工が容易となった。層間
絶縁膜と金属電極の間の密着性は、密着層により改善す
ることができた。また、プラグ材のシリコンと金属電極
とがシリサイド層を介して接続されているようにしたの
で、コンタクト抵抗を低減することができた。さらに、
プラグの上端を層間膜の上面から凹ませたので、キャパ
シタ誘電体膜形成時にプラグ材のシリコンが酸化される
ことを避けることができるようになった。なお、本発明
がDRAM以外の高誘電率膜を用いた薄膜キャパシタを
有するデバイスに対しても有効に適用できるものである
ことはいうまでもない。
を示す半導体記憶装置の製造方法を、図5〜図12を用
いて説明する。図5〜図12は、本発明に基づく第3実
施例にかかるDRAMの製造工程(製造方法)を示す部
分断面図である。
方法で、P型半導体基板101、フィールド酸化膜10
2、トランスファゲートトランジスタ103a、103
b、N型不純物領域106a、106b、106c、チ
ャネル領域121、ゲート絶縁膜105、ゲート電極1
04a、104b、104d、酸化膜107、埋め込み
ビット線108、絶縁層109、第1の層間絶縁膜11
0、コンタクトホール110a等のキャパシタ下部の構
造を形成する。SiH4系のガスによるCVD法を用い
てコンタクトホール110a内を埋め込みかつ第1の層
間絶縁膜110を覆うように形成した燐をドープした多
結晶シリコン層にRIE法などを用いてエッチバック処
理を施す。それにより、コンタクトホール110a内に
プラグ111を形成する。プラグ111の材料として、
第3実施例ではシリコンを用いたが、タングステン、チ
タン、タンタルといった金属及びこれら金属の合金や窒
化物等も用いることができる。
を、プラグ111の上面上及び第1の層間絶縁膜110
表面上に堆積する。金属電極130の材質としてはルテ
ニウムあるいはイリジウムが用いられる。第3実施例に
おいては用いていないが、これら金属電極130と層間
絶縁膜110との間の密着性に問題がある場合は、第1
実施例で提案したように、密着層133を形成する方法
が有効である。ルテニウムあるいはイリジウムの堆積法
としては、CVD法あるいはスパッタリング法がある。
第3実施例によれば、金属電極130としてルテニウム
膜が、半導体基板101を400℃に加熱した上で、ス
パッタリング法によって300nm形成された。半導体
基板の加熱は行っても行わなくてもよいが、行う場合は
850℃以下にするのが好ましい。また、金属電極13
0の膜厚は20nm〜500nmの範囲にあるのが好ま
しい。金属電極130はCVD法による形成も可能であ
る。ルテニウムをCVDで堆積する場合、Ru(C5H
5)2、Ru(DPM)3、Ru3(CO)12及びRu
(hfb)(CO)4のいずれかをを原料として300
℃〜700℃で堆積できる。
時の温度以上に加熱して熱処理を施す場合にはルテニウ
ムの表面が荒れてしまいリーク電流を増加させる場合が
ある。この場合、化学的機械研磨法で図6に示すように
平坦化することができる。化学的機械研磨法による平坦
化を行わなかった場合、リーク電流は1平方センチメー
トルあたり10mA以上と大きかった。なお、この方法
で平坦化した場合、リーク電流は印加電圧1Vにおいて
1平方センチメートルあたり45nAであり、平坦な金
属膜電極を堆積した場合の1平方センチメートルあたり
45nAと比べてリーク電流の増加は認められなかっ
た。
をRIE処理して所定の形状にパターニングする。第3
実施例においては、キャパシタの電極を従来の白金に代
えてルテニウムあるいはイリジウムによって構成したの
で、RIEでの加工が容易となり、金属電極130側面
の残さも認められない。
1にシリコンを主成分とする材料を選択した場合、図8
に示すように、金属酸化膜電極131aで金属電極13
0を覆った後、500℃〜800℃で10秒から60秒
の急速熱処理を施すことにより、金属電極の一部をその
金属のシリサイドにできる。第3実施例においては10
nmのルテニウムシリサイド層132を形成した。な
お、シリサイド層132の膜厚は50nm以下であるこ
とが望ましい。このように金属電極の一部をシリサイド
化することにより安定なコンタクトを形成でき、コンタ
クト抵抗も低減できる。第1実施例で提案したように、
層間絶縁膜110と金属電極130との間に密着層を設
ける場合は、密着層とプラグ111のシリコンとが反応
してシリサイド層を形成する場合があるが、これは何ら
問題はなく、キャパシタ下部電極114と基板101と
の間の電気的な抵抗の低減が可能であることを確認して
ある。第3実施例によれば金属電極加工後にシリサイド
層の形成を行っているが、加工工程前であっても問題は
ない。
キャパシタ誘電体膜115としてSrTiO3膜を堆積
し、続いて上部電極116としてルテニウムを堆積す
る。第3実施例では、キャパシタ下部電極側面への被覆
性の観点からキャパシタ誘電体膜115の形成法として
CVD法を選択している。前記キャパシタ誘電体膜11
5は、基板温度500℃、酸素分圧1torrにおいて
形成されたので、金属電極130表面の酸化は生じなか
った。金属電極表面が酸化されないことで電極表面の荒
れに起因したリーク電流の増加は認められない。なお、
基板温度550℃以下、あるいは酸素分圧15torr
以下であれば金属電極130の表面酸化は生じないこと
を確認している。キャパシタ誘電体膜形成時において、
本実施例に示したルテニウム電極は安定であったので界
面低誘電率層の生成も認められず、信頼性の高い安定し
たキャパシタ特性を実現できた。上部電極116として
のルテニウム膜の堆積には、第3実施例においては、ス
パッタリング法を用いた。上部電極116の膜厚は金属
電極130堆積の場合と同様である。以上のようにして
上部電極116まで形成した後、所定形状にパターニン
グする。
に、キャパシタ上部の第2の層間絶縁膜117、第1の
アルミ配線層118、保護膜119、アルミニウム配線
層120等を従来と同様の方法で形成すると、本発明に
基づく第4実施例におけるDRAMが形成されることに
なる。
に電極表面が酸化させないことでセル構造が単純にな
り、かつキャパシタ下部電極をイリジウムやルテニウム
からなる金属電極にしたので、従来の白金を電極材とし
て用いた場合に比べて、電極の加工が容易となった。ま
た、キャパシタ誘電体膜形成時の電極表面の酸化を避け
ることができたため、安定なキャパシタ特性が得られる
ようになった。金属電極形成後の熱処理により金属電極
表面が荒れるような場合にも、化学的機械研磨法を用い
て平坦化処理することでリーク電流の増加を抑制するこ
とができた。第3実施例のように、プラグ材としてシリ
コンを主成分とする材料を用いる場合には、金属電極を
シリサイド層を介して接続できたので、コンタクト抵抗
を低減することができた。さらに、本発明は、DRAM
以外の高誘電率膜を用いた薄膜キャパシタを有するデバ
イスに対しても有効に適用できるものであることはいう
までもない。
を示す半導体記憶装置の製造方法を、図13〜図20を
用いて説明する。図13〜図20は、本発明に基づく第
4実施例にかかるDRAMの製造工程(製造方法)を示
す部分断面図である。
の方法で、P型半導体基板101、フィールド酸化膜1
02、トランスファゲートトランジスタ103a、10
3b、N型不純物領域106a、106b、106c、
チャネル領域121、ゲート絶縁膜105、ゲート電極
104a、104b、104d、酸化膜107、埋め込
みビット線108、絶縁層109、第1の層間絶縁膜1
10、コンタクトホール110a等のキャパシタ下部の
構造を形成する。SiH4系のガスによるCVD法を用
いてコンタクトホール110a内を埋め込みかつ第1の
層間絶縁膜110を覆うように形成した燐をドープした
多結晶シリコン層にRIE法などを用いてエッチバック
処理を施す。その際、後に示すキャパシタ誘電体膜11
5形成時の酸化雰囲気により、後に示す金属電極130
越しにプラグ111が酸化されるのを防ぐために、プラ
グ111の上端が第1の層間絶縁膜110の上面よりも
凹んでいるようにした。その凹みの程度は30〜500
nmが適当であり、第4実施例では50nmとした。こ
のようにしてコンタクトホール110a内にプラグ11
1を形成する。プラグ111の材料として第4実施例で
はシリコンを用いたが、タングステン、チタン、タンタ
ルといった金属及びこれら金属の合金や窒化物等も用い
ることができる。
実施例に提示したプロセスを用いて金属電極130、キ
ャパシタ誘電体膜115、上部電極116、キャパシタ
上部の第2の層間絶縁膜117、第1のアルミ配線層1
18、保護膜119、アルミニウム配線層120等を形
成すると、本発明に基づく第4実施例におけるDRAM
の1つが形成される。なお、金属電極130と層間絶縁
膜110との間の密着性に問題がある場合は、第1実施
例で提案したように密着層133を形成する方法が有効
である。
シリコンを主成分とする材料を選択した場合、図13〜
図15に示す工程の後、図18に示すように、500℃
〜800℃で10秒から60秒の急速熱処理を施すこと
により、金属電極の一部をその金属のシリサイドにでき
る。第4実施例においては10nmのルテニウムシリサ
イド層を形成した。なお、シリサイド層の膜厚は50n
m以下であることが望ましい。このように金属電極の一
部をシリサイド化することにより安定なコンタクトを形
成でき、コンタクト抵抗も低減できる。第1実施例で提
案したように、層間絶縁膜110と金属電極130の間
に密着層をもうける場合は、密着層とプラグ111のシ
リコンが反応してシリサイド層を形成する場合がある
が、これは何ら問題はなく、キャパシタ下部電極114
と基板間の電気的な抵抗の低減が可能であることを確認
してある。この工程に引き続いて、図19と図20とに
示すように、キャパシタ誘電体膜115、上部電極11
6、キャパシタ上部の第2の層間絶縁膜117、第1の
アルミ配線層118、保護膜119、アルミニウム配線
層120等を形成すると、図20に示す本発明に基づく
第4実施例にかかるもう1つのDRAMが形成される。
してのルテニウムを成膜時の温度以上に加熱して熱処理
を施す場合には、第3実施例で提示したように、ルテニ
ウムの表面が荒れが生じ、リーク電流を増加させる場合
がある。この場合、化学的機械研磨法で図14に示すよ
うに平坦化することができる。化学的機械研磨法による
平坦化を行わなかった場合、リーク電流は1平方センチ
メートルあたり10mA以上と大きかった。なお、この
方法で平坦化した場合、リーク電流は印加電圧1Vにお
いて1平方センチメートルあたり45nAであり、平坦
な金属膜電極を堆積した場合の1平方センチメートルあ
たり45nAと比べてリーク電流の増加は認められなか
った。
に電極表面が酸化させないことでセル構造が単純にな
り、かつキャパシタ下部電極をイリジウムやルテニウム
からなる金属電極にしたので、従来の白金を電極材とし
て用いた場合に比べ、電極の加工が容易となった。ま
た、キャパシタ誘電体膜形成時の電極表面の酸化を避け
ることができたため、安定なキャパシタ特性が得られる
ようになった。金属電極形成後の熱処理により金属電極
表面が荒れるような場合にも、化学的機械研磨法を用い
て平坦化処理することでリーク電流の増加を抑制でき
た。また、プラグの上端を層間膜の上面から凹ませたの
で、キャパシタ誘電体膜形成時に金属電極越しにプラグ
材のシリコンが酸化されることを避けることができるよ
うになった。プラグ材としてシリコンを主成分とする材
料を用いる場合には、金属電極がシリサイド層を介して
接続されているようにしたので、コンタクト抵抗を低減
できた。さらに、本発明は、DRAM以外の高誘電率膜
を用いた薄膜キャパシタを有するデバイスに対しても有
効に適用できるものであることはいうまでもない。
装置によれば、キャパシタ下部電極を、ルテニウムから
なる金属電極で構成したので、従来の白金を電極材とし
て用いた場合に比べて、電極の加工が容易となる。さら
に、キャパシタ下部電極の上面及び側面を覆うキャパシ
タ誘電体膜の形成時に電極が酸化されないのでセル構造
が単純になる。かつ、ルテニウムがキャパシタ誘電体膜
形成時において化学的に安定であるので、キャパシタン
スの低下が生じない。また、ルテニウムからなる金属電
極形成後、酸化性の雰囲気でなくとも高温の熱処理が施
されるような場合、金属電極表面が荒れ、リーク電流が
増加する場合があるが、化学的機械研磨法による平坦化
を施せばリーク電流の増加は生じない。さらに、キャパ
シタ構造をスタック型などの立体セル構造とし、その下
部電極をルテニウムで構成すれば、キャパシタ容量を増
加させることができる。
置によれば、基本的には本発明の第1の態様にかかる半
導体記憶装置の場合と同様の効果が得られる。さらに、
接続部材の上端が層間絶縁膜表面から凹んでいるので、
キャパシタ誘電体膜形成時における接続部材の酸化が防
止され、半導体記憶装置の品質がさらに高められる。
置によれば、基本的には本発明の第1の態様にかかる半
導体記憶装置の場合と同様の効果が得られる。さらに、
層間絶縁膜とキャパシタ下部電極との間に密着層が形成
されるので、層間絶縁膜とキャパシタ下部電極との間の
密着性が良くなり、半導体記憶装置の品質が一層高めら
れる。
置の製造方法によれば、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができ、製造コ
ストが低減される。
置の製造方法によれば、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができ、製造コ
ストが低減される。また、開口部の一部にのみ接続部材
を埋め込むようにしているので、接続部材の上端が層間
絶縁膜表面からへこむことになり、このためキャパシタ
誘電体膜形成時における接続部材の酸化が防止され、半
導体記憶装置の品質が一層高められる。
置の製造方法によれば、前記のような種々の長所を有す
る半導体記憶装置を容易に製造することができ、製造コ
ストが低減される。また、開口部の一部にのみシリコン
を主成分とする接続部材を埋め込むようにしているの
で、接続部材の上端が層間絶縁膜表面からへこむことに
なり、このためキャパシタ誘電体膜形成時における接続
部材の酸化が防止され、半導体記憶装置の品質がさらに
高められる。
置の製造方法によれば、基本的には本発明の第4〜第7
の態様のいずれか1つにかかる半導体記憶装置の製造方
法の場合と同様の効果が得られる。さらに、金属薄膜が
形成された後、化学的機械研磨法によりキャパシタ下部
電極表面が平坦化され、リーク電流の増加が生じないの
で、半導体記憶装置の品質が一層高められる。
置の製造方法によれば、基本的には本発明の第4〜第7
の態様のいずれか1つにかかる半導体記憶装置の製造方
法の場合と同様の効果が得られる。さらに、層間絶縁膜
とキャパシタ下部電極との間に密着層が形成され、層間
絶縁膜とキャパシタ下部電極との間の密着性が良くなる
ので、半導体記憶装置の品質が一層高められる。
を示す部分断面図である。
を示すもう1つの部分断面図である。
を示す部分断面図である。
を示すもう1つの部分断面図である。
の製造方法の第1工程の部分断面図である。
の製造方法の第2工程の部分断面図である。
の製造方法の第3工程の部分断面図である。
のもう一つの製造方法の第3工程の部分断面図である。
の製造方法の第4工程の部分断面図である。
Mのもう一つの製造方法の第4工程の部分断面図であ
る。
Mの製造方法の第5工程の部分断面図である。
Mのもう一つの製造方法の第5工程の部分断面図であ
る。
Mの製造方法の第1工程の部分断面図である。
Mの製造方法の第2工程の部分断面図である。
Mの製造方法の第3工程の部分断面図である。
Mの製造方法の第4工程の部分断面図である。
Mの製造方法の第5工程の部分断面図である。
Mの製造方法のもう1つの第3工程の部分断面図であ
る。
Mの製造方法のもう1つの第4工程の部分断面図であ
る。
RAMの製造方法のもう1つの第5工程の部分断面図で
ある。
である。
ある。
す部分断面図である。
す部分断面図である。
す部分断面図である。
す部分断面図である。
す部分断面図である。
す部分断面図である。
す部分断面図である。
す部分断面図である。
す部分断面図である。
3a トランスファーゲートトランジスタ、103b
トランスファーゲートトランジスタ、104aゲート電
極、104b ゲート電極、104d ゲート電極、1
05 ゲート絶縁膜、106a 不純物領域、106b
不純物領域、106c 不純物領域、108 埋め込
みビット線、109 絶縁層、110 第1の層間絶縁
膜、110a コンタクトホール、111 プラグ、1
14 キャパシタ下部電極、115 キャパシタ誘電体
膜、116 キャパシタ上部電極、117 第二の層間
絶縁膜、118 第1のアルミ配線層、119 保護
膜、120 アルミニウム配線層、121 チャネル領
域、130 金属電極、132 シリサイド層、133
密着層、150 DRAM、151 メモリセルアレ
イ、152 ロウアンドカラムアドレスバッファ、15
3 ロウデコーダ、154 カラムデコーダ、155
センスリフレッシュアンプ、156 データインバッフ
ァ、157データアウトバッファ、158 クロックジ
ェネレータ、160 キャパシタ。
Claims (8)
- 【請求項1】 主表面を有する半導体基板と、前記半導
体基板の主表面上に形成され、前記半導体基板の主表面
にまで達する開口部を有する層間絶縁膜と、前記開口部
に埋め込まれた接続部材と、前記接続部材を介して前記
半導体基板の主表面と電気的に接続されたキャパシタ下
部電極と、前記キャパシタ下部電極上に形成された高誘
電率材料からなるキャパシタ誘電体膜と、前記キャパシ
タ誘電体膜上に形成されたキャパシタ上部電極とを備え
た半導体記憶装置であって、 前記キャパシタ下部電極が金属電極で構成されていて、
前記金属電極がルテニウムを主たる構成元素とし、かつ
前記金属電極表面に前記金属電極材料の酸化物層が形成
されていず、 前記キャパシタ誘電体膜が基板温度を550℃以下とし
酸素分圧を15torr以下としてCVD法により形成
されたものであって、前記キャパシタ下部電極の上面及
び側面を覆うように形成されていることを特徴とする半
導体記憶装置。 - 【請求項2】 前記接続部材の上端が前記層間絶縁膜表
面から30nm以上へこんでいることを特徴とする請求
項1に記載された半導体記憶装置。 - 【請求項3】 前記層間絶縁膜と前記キャパシタ下部電
極との間に密着層が形成されていることを特徴とする請
求項1に記載された半導体記憶装置。 - 【請求項4】 半導体基板の主表面上に、該主表面にま
で達する開口部を有する層間絶縁膜を形成する工程と、 前記開口部に接続部材を埋め込む工程と、 前記接続部材を介して前記半導体基板の主表面と電気的
に接続されるキャパシタ下部電極としてルテニウムが主
たる構成元素である金属薄膜を形成した後、該金属薄膜
を所定のキャパシタ下部電極構造に加工する工程と、 前記金属電極上に、高誘電率材料からなるキャパシタ誘
電体膜を、前記キャパシタ下部電極の上面及び下面を覆
うようにして、基板温度を550℃以下にし酸素分圧を
15torr以下にしてCVD法で形成した後、キャパ
シタ上部電極を形成し、その際前記金属電極表面に前記
金属電極材料の酸化物層を形成させないようにする工程
とを含む半導体記憶装置の製造方法。 - 【請求項5】 半導体基板の主表面上に、該主表面にま
で達する開口部を有する層間絶縁膜を形成する工程と、 前記開口部の一部を接続部材で埋め込む工程と、 前記接続部材を介して前記半導体基板の主表面と電気的
に接続されるキャパシタ下部電極としてルテニウムが主
たる構成元素である金属薄膜を、前記層間絶縁膜を覆い
かつ前記開口部内を埋め込むように形成した後、前記金
属薄膜を所定のキャパシタ下部電極構造に加工する工程
と、 前記金属電極上に、高誘電率材料からなるキャパシタ誘
電体膜を、前記キャパシタ下部電極の上面及び下面を覆
うようにして、基板温度を550℃以下にし酸素分圧を
15torr以下にしてCVD法で形成した後、キャパ
シタ上部電極を形成し、その際前記金属電極表面に前記
金属電極材料の酸化物層を形成させないようにする工程
とを含む半導体記憶装置の製造方法。 - 【請求項6】 半導体基板の主表面上に、該主表面にま
で達する開口部を有する層間絶縁膜を形成する工程と、 前記開口部の一部をシリコンを主成分とする接続部材で
埋め込む工程と、 前記接続部材を介して前記半導体基板の主表面と電気的
に接続されるキャパシタ下部電極としてルテニウムが主
たる構成元素である金属薄膜を、前記層間絶縁膜を覆い
かつ前記開口部内を埋め込むように形成した後、前記金
属薄膜を所定のキャパシタ下部電極形状に加工する工程
と、 前記金属薄膜のシリサイド層が前記金属電極と前記接続
部材との間に形成されるよう熱処理を行う工程と、 前記金属電極上に、高誘電率材料からなるキャパシタ誘
電体膜を、前記キャパシタ下部電極の上面及び下面を覆
うようにして、基板温度を550℃以下にし酸素分圧を
15torr以下にしてCVD法で形成した後、キャパ
シタ上部電極を形成し、その際前記金属電極表面に前記
金属電極材料の酸化物層を形成させないようにする工程
とを含む半導体記憶装置の製造方法。 - 【請求項7】 キャパシタ下部電極を形成する工程で前
記金属薄膜を形成した後に化学的機械研磨法により前記
キャパシタ下部電極表面を平坦化することを特徴とする
請求項4〜請求項6のいずれか1つに記載された半導体
記憶装置の製造方法。 - 【請求項8】 層間絶縁膜の開口部に接続部材を埋め込
む工程の後に、前記層間絶縁膜と前記キャパシタ下部電
極との間に密着層を形成する工程を含むことを特徴とす
る請求項4〜請求項7のいずれか1つに記載された半導
体記憶装置の製造方法。
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