KR20040006945A - 반도체 칩 패키지용 기판과 이를 이용한 반도체 장치의패키징 방법 - Google Patents

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Abstract

본 발명은 반도체 칩 패키지용 기판에 있어서, 중앙부에 위치한 반도체 칩 부착부와, 상기 반도체 칩 부착부에 부착되는 반도체 칩의 칩 패드와 전기적으로 연결되기 위한 본드 핑거부와, 주변부에 위치하며 비아 호울(via hole)이 형성되어 있는 외부 리드부와, 소정의 패턴으로 상기 본드 핑거부와 상기 외부 리드부를 전기적으로 연결하는 트레이스부를 포함하는 것을 일 특징으로 한다. 이와 같은 본 발명의 구성에 의하면 적층할 수 있는 반도체 패키지의 수가 무한하며, 어떤 형태의 칩 패드를 갖는 반도체 칩에도 적용할 수 있는 이점이 있다.

Description

반도체 칩 패키지용 기판과 이를 이용한 반도체 장치의 패키징 방법{A SUBSTRATE FOR A SEMICONDUCTOR CHIP PACKAGE, AND A METHOD FOR PACKAGING A SEMICONDUCTOR DEVICE BY USING THIS SUBSTRATE}
본 발명은 반도체 칩 패키지용 기판과 이를 이용한 반도체 장치의 패키징 방법에 관한 것이다.
적층된 패키지(stacked package)는 원칩 솔루션 웨이퍼(one chip solution wafer)의 개발이 이루어지기 전에 개발 완료된 반도체 칩을 사용하여 2배의 밀도를 구현할 수 있다는 점에서 많이 개발되어 왔다. 이는 크게 2개의 칩을 적층하여 1개의 패키지 내부에 위치시키는 칩 스택 패키지(chip stack package) 방식과, 이미 패키지로 완성된 것을 적층하여 2배의 밀도를 구현하는 티에스오피(TSOP : Thin Small Outline Package) 스택 패키지 또는 비지에이(BGA : Ball Grid Array) 스택 패키지로 구분될 수 있다.
이 중에서 TSOP 스택 패키지 방식이 도 1과 도 2에 도시되어 있다. 먼저 도 1에는 하위 반도체 패키지(102)의 상부를 통상적인 SOJ(Small Outline J-form) 타입보다 작게 형성함에 따라 노출된 리드프레임 위에 상위 반도체 패키지(104)의 리드프레임을 부착하는 구조가 도시되어 있다. 이러한 패키징 방식에서는 상위 반도체 패키지(104)와 하위 반도체 패키지(102)에 대한 몰딩 공정이 달라져야 하므로 별도의 몰딩 장치를 사용하여야 하고, 그 결과 공정이 복잡해지는 문제점이 있다. 도 2에는 특수한 형태의 외부 리드(202)를 따로 제작하여 상위 반도체 패키지(204) 위에 덧붙이고, 이 외부 리드(202)에 상위 반도체 패키지(204)의 리드프레임(208)과 하위 반도체 패키지(206)의 리드프레임(210)을 결합하는 구조가 도시되어 있다. 이러한 패키징 방식에서는 리드 길이가 길어 전기 특성이 불량하다. 그리고 도 1및 도 2에 도시된 패키징 방식은 모두 칩 크기의 패키지를 구현하는 것이 어려운 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 공정이 단순하고 전기 특성이 우수하며 칩 크기의 패키지를 구현하는 것이 용이한 패키징용 기판 및 이러한 기판을 이용한 반도체 장치를 패키징하는 방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 반도체 패키지 적층의 일 예를 도시한 측단면도.
도 2는 종래의 반도체 패키지 적층의 다른 예를 도시한 측단면도.
도 3은 본 발명의 일 실시예에 의한 반도체 칩 패키지용 기판의 평면도.
도 4는 본 발명의 일 실시예에 의한 반도체 칩 부착 공정을 설명하는 도면.
도 5는 본 발명의 일 실시예에 의한 와이어 본딩 공정을 설명하는 도면.
도 6은 본 발명의 일 실시예에 의한 몰딩 공정을 설명하는 도면.
도 7은 본 발명의 일 실시예에 의한 핀 삽입 공정을 설명하는 도면.
도 8은 도 7에 도시된 핀의 예를 도시한 도면.
도 9는 본 발명의 일 실시예에 의한 반도체 패키지 적층 공정을 설명하는 도면.
도 10은 본 발명의 다른 실시예에 의한 반도체 장치의 측단면도.
도 11은 본 발명의 또 다른 실시예에 의한 반도체 장치의 측단면도.
이러한 목적을 이루기 위한 본 발명은 반도체 칩 패키지용 기판에 있어서, 중앙부에 위치한 반도체 칩 부착부와, 상기 반도체 칩 부착부에 부착되는 반도체 칩의 칩 패드와 전기적으로 연결되기 위한 본드 핑거부와, 주변부에 위치하며 비아 호울(via hole)이 형성되어 있는 외부 리드부와, 소정의 패턴으로 상기 본드 핑거부와 상기 외부 리드부를 전기적으로 연결하는 트레이스부를 포함하는 것을 일 특징으로 한다.
바람직하게는, 트레이스부에는 본드 핑거부와 외부 리드부의 중간 부근에 비아 호울이 형성되며, 이 비아 호울을 통해 상기 반도체 칩 패키지용 기판의 양면이 전기적으로 연결될 수 있다. 또한 중앙 패드를 갖는 반도체 칩의 칩 패드를 노출시키기 위한 슬롯부가 상기 반도체 칩 부착부의 중앙에 형성될 수 있다. 또한 상기 본드 핑거부는 상기 반도체 칩 부착부에 부착되는 반도체 칩의 칩 패드와 동일한 모양으로 형성될 수 있다.
또한 본 발명은 반도체 장치를 패키징하는 방법에 있어서, 상술한 바와 같이 기판을 준비하는 단계와, 상기 기판의 반도체 칩 부착부에 반도체 칩을 부착하는 단계와, 상기 부착된 반도체 칩의 칩 패드와 상기 본드 핑거부를 전기적으로 연결하는 단계와, 상기 기판의 외부 리드가 노출되도록 하여 상기 반도체 칩과 본드 핑거부를 몰딩재를 이용하여 몰딩하는 단계를 포함하는 것을 다른 특징으로 한다.
또한 본 발명은 반도체 장치를 패키징하여 적층하는 방법에 있어서 전술한 바와 같이 복수의 반도체 패키지를 준비하는 단계와, 상기 복수의 반도체 패키지를 적층하고, 상기 반도체 패키지의 외부 리드에 형성된 비아 호울을 이용하여 상기 복수의 반도체 패키지를 전기적으로 연결하는 단계를 포함하는 것을 또 다른 특징으로 한다.
바람직하게는, 상기 외부 리드의 비아 호울에 핀을 삽입함으로써 상기 복수의 반도체 패키지를 전기적으로 연결한다. 상기 비아 호울에 핀을 삽입한 후, 상기 비아 호울에 솔더 페이스트를 부착하는 단계를 더 포함할 수 있다. 또한 상기 외부 리드의 비아 호울에 솔더볼을 부착함으로써 상기 복수의 반도체 패키지를 전기적으로 연결할 수 있다. 또한 상기 복수의 반도체 패키지를 적층하는 단계에서 상기 반도체 패키지 사이에 히트 싱크(heat sink)를 삽입할 수 있다.
이와 같은 본 발명의 구성에 의하면 적층할 수 있는 반도체 패키지의 수가 무한하며, 어떤 형태의 칩 패드를 갖는 반도체 칩에도 적용할 수 있는 이점이 있다. 또한 패키지 조립 공정을 따로 관리하지 않아도 되고, 솔더볼 부착 공정도 실시하지 않을 수 있으므로 조립 공정이 간소화된다. 또한 본 발명에 의하면 칩 크기의 패키지 구현이 가능하고, 여러 개의 반도체 메모리 칩을 적층함으로써 최소 면적에서 메모리 용량을 확장할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용한다.
도 3은 본 발명의 일 실시예에 의한 반도체 칩 패키지용 기판의 평면도이다. 도 3에 도시된 바와 같이 반도체 칩 패키지용 기판(300)은 반도체 칩 부착부(302)와 본드 핑거(304)와 외부 리드(306)와 트레이스(308)를 구비하고 있다. 도 3에 도시된 구성이 필요에 따라 기판(300)의 양면에 형성될 수 있다. 기판(300)은 몇 개의 단위(unit)로 이루어진 스트립(strip) 형태로 제작될 수 있다.
반도체 칩 부착부(302)는 도 3에서와 같이 기판(300)의 중앙부에 위치하며, 반도체 칩(도시되지 않음)이 부착되는 부분이다. 칩 패드가 주변부에 위치하는 반도체 칩의 경우에는 회로 비형성면을 반도체 칩 부착부(302)에 바로 부착시키고, 와이어 본딩을 통해 칩 패드를 본드 핑거(304)에 직접 연결할 수 있다. 그러나 칩 패드가 중앙부에 위치하는 다이내믹 랜덤 엑세스 메모리(Dynamic Random Access Memory : 이하, "DRAM"이라고 함)와 같은 반도체 칩의 경우에는 와이어 본딩을 통해 칩 패드를 본드 핑거(304)에 직접 연결하는 것이 곤란하므로 중앙 패드를 갖는 반도체 칩의 칩 패드를 노출시킬 수 있는 크기의 슬롯(또는 윈도우)을 반도체 칩 부착부(302)의 중앙부에 형성하는 것이 바람직하다. 이 슬롯을 통해 반도체 칩의 칩 패드와 본드 핑거(304)가 와이어 본딩에 의해 전기적으로 연결된다.
본드 핑거(304)는 반도체 칩 부착부(302)에 부착되는 반도체 칩의 칩 패드와 와이어 본딩을 통해 전기적으로 연결되는 부분이다. 플립 칩(flip chip) 기술을 이용할 경우에는 본드 핑거(304)가 반도체 칩의 칩 패드와 동일한 모양으로 형성되어야 한다. 외부 리드(306)는 기판(300)의 주변부에 위치하며 비아 호울(310)이 형성되어 있다. 비아 호울(310)은 후술하는 바와 같이 적층되는 반도체 패키지 사이의 전기적 연결을 위하여 사용된다. 트레이스(308)는 소정의 패턴으로 본드 핑거(304)와 외부 리드(306)를 전기적으로 연결한다. 트레이스(308)에는 기판(300)의 양면을 전기적으로 연결하기 위하여 본드 핑거(304)와 외부 리드(306)의 중간 부근에 비아 호울(312)이 형성될 수 있다.
도 4는 본 발명의 일 실시예에 의한 반도체 칩 부착 공정을 설명하는 도면으로서, 도 4a는 평면도이고, 도 4b는 측단면도이다. 도 4에 도시되어 있는 바와 같이 반도체 칩(402)은 기판(300)의 반도체 칩 부착부(302)에 부착된다. 반도체 칩 부착은 접착제(404)를 사용하여 이루어지며, 이후 접착제(404)에 대한 경화(curing) 공정을 수행한다.
반도체 칩(402)을 부착한 후에는 반도체 칩(402)의 칩 패드와 본드 핑거(304)에 대해 와이어 본딩을 수행한다. 도 5는 본 발명의 일 실시예에 의한 와이어 본딩 공정을 설명하는 도면으로서, 도 5a는 평면도이고, 도 5b는 측단면도이다. 본딩되는 와이어(502)로는 주로 금(Au)이나 알루미늄(Al)을 사용하며, 본딩 와이어에 의해 반도체 칩(402)의 칩 패드와 본드 핑거(304)가 전기적으로 연결된다. 와이어 본딩은 반도체 칩(402)의 칩 패드와 본드 핑거(304)를 전기적으로 연결하는방법 중 한 예일 뿐이며, 이방성 전도 필름(anisotropic conductive film) 등의 다른 수단을 사용해서도 전기적 연결이 이루어질 수 있다.
다음에는 반도체 칩(402), 본드 핑거(304), 와이어(502) 등을 몰딩재를 이용하여 몰딩한다. 도 6은 본 발명의 일 실시예에 의한 몰딩 공정을 설명하는 도면으로서, 도 6a는 평면도이고, 도 6b는 측단면도이다. 몰딩재(602)로는 고체 상태의 에폭시 몰딩 화합물(Epoxy Molding Compound : 이하, "EMC"라고 함) 또는 액체 상태의 캡슐제(encapsulant)를 사용한다. 이 때 외부 리드(306)는 노출되도록 몰딩한다. 몰딩 이후에 스트립 형태의 패키지를 단위별로 절단하면 반도체 패키지가 완성된다.
다음에는 도 7에 도시되어 있는 바와 같이 외부 리드(306)에 형성된 비아 호울(310)에 일정한 길이와 모양을 갖는 핀(702)을 삽입하여 완성된 반도체 패키지를 적층한다. 핀은 도 8a에서와 같은 일자형과 도 8b에서와 같은 블록형의 모양을 가질 수 있다. 핀(702)에 완성된 반도체 패키지를 삽입할 때마다 비아 호울(310)에 솔더 페이스트(704)를 도포한다. 다음에는 도 9에 도시되어 있는 바와 같이 적층하고자 하는 수만큼의 반도체 패키지(902a, 902b, 902c, 902d)에 대해 도 7에 도시된 과정을 반복한다. 다음에는 비아 호울에 도포된 솔더 페이스트(704)를 굳히기 위하여 도 9 공정의 결과물(900)을 오븐(oven)에 통과시키므로써 핀(702)과 패키지의 외부 리드(306)가 연결되도록 한다. 이렇게 완성된 적층된 패키지는 핀(702)을 외부 리드로 사용하여 모듈(module)이나 마더보드(mother board)에 바로 실장할 수 있다.
도 10은 본 발명의 다른 실시예에 의한 반도체 장치의 측단면도이다. 도 9에 도시된 적층 패키지(900)와 비교할 때 반도체 패키지(1000a, 1000b, 1000c, 1000d)를 핀(1001)에 삽입할 때 중간에 히트 싱크(1002a, 1002b, 1002c, 1002d)를 삽입하는 점에서 구별된다. 도 10에 도시되어 있는 바와 같이 반도체 패키지(1000a, 1000b, 1000c, 1000d) 사이에 히트 싱크(1002a, 1002b, 1002c, 1002d)를 삽입하면 열 방출, 열 분산을 향상시킬 수 있다.
도 11은 본 발명의 또 다른 실시예에 의한 반도체 장치의 측단면도이다. 도 9에 도시된 적층 패키지(900)와 비교할 때 반도체 패키지(1102a, 1102b, 1102c, 1102d)가 핀에 의해서가 아니라 외부 리드(306)에 부착된 솔더볼(1104)에 의해 서로 전기적으로 연결된다는 점에서 구별된다.
여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
이와 같은 본 발명의 구성에 의하면 적층할 수 있는 반도체 패키지의 수가 무한하며, 어떤 형태의 칩 패드를 갖는 반도체 칩에도 적용할 수 있는 이점이 있다. 또한 패키지 조립 공정을 따로 관리하지 않아도 되고, 솔더볼 부착 공정도 실시하지 않을 수 있으므로 조립 공정이 간소화된다. 또한 본 발명에 의하면 칩 크기의 패키지 구현이 가능하고, 여러 개의 반도체 메모리 칩을 적층함으로써 최소 면적에서 메모리 용량을 확장할 수 있다.

Claims (11)

  1. 반도체 칩 패키지용 기판에 있어서,
    중앙부에 위치한 반도체 칩 부착부와,
    상기 반도체 칩 부착부에 부착되는 반도체 칩의 칩 패드와 전기적으로 연결되기 위한 본드 핑거부와,
    주변부에 위치하며 비아 호울이 형성되어 있는 외부 리드부와,
    소정의 패턴으로 상기 본드 핑거부와 상기 외부 리드부를 전기적으로 연결하는 트레이스부를
    포함하는 것을 특징으로 하는 반도체 칩 패키지용 기판.
  2. 제 1 항에 있어서,
    상기 트레이스부에는 상기 본드 핑거부와 상기 외부 리드부의 중간 부근에 비아 호울이 형성되는 것을 특징으로 하는 반도체 칩 패키지용 기판.
  3. 제 2 항에 있어서,
    상기 트레이스부의 비아 호울을 통해 상기 반도체 칩 패키지용 기판의 양면이 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 패키지용 기판.
  4. 제 1 항에 있어서,
    중앙 패드를 갖는 반도체 칩의 칩 패드를 노출시키기 위한 슬롯부가 상기 반도체 칩 부착부의 중앙에 형성되는 것을 특징으로 하는 반도체 칩 패키지용 기판.
  5. 제 1 항에 있어서,
    상기 본드 핑거부는 상기 반도체 칩 부착부에 부착되는 반도체 칩의 칩 패드와 동일한 모양으로 형성되는 것을 특징으로 하는 반도체 칩 패키지용 기판.
  6. 반도체 장치를 패키징하는 방법에 있어서,
    청구항 1의 기판을 준비하는 단계와,
    상기 기판의 반도체 칩 부착부에 반도체 칩을 부착하는 단계와,
    상기 부착된 반도체 칩의 칩 패드와 상기 본드 핑거부를 전기적으로 연결하는 단계와,
    상기 기판의 외부 리드가 노출되도록 하여 상기 반도체 칩과 본드 핑거부를 몰딩재를 이용하여 몰딩하는 단계를
    포함하는 것을 특징으로 하는 반도체 장치의 패키징 방법.
  7. 반도체 장치를 패키징하여 적층하는 방법에 있어서,
    ⓐ 복수의 반도체 패키지를 준비하는 단계―상기 반도체 패키지 준비 단계는
    ① 청구항 1의 기판을 준비하는 과정과,
    ② 상기 기판의 반도체 칩 부착부에 반도체 칩을 부착하는 과정과,
    ③ 상기 부착된 반도체 칩의 칩 패드와 상기 본드 핑거부를 전기적으로 연결하는 과정과,
    ④ 상기 기판의 외부 리드가 노출되도록 하여 상기 반도체 칩과 본드 핑거부와 트레이스부를 몰딩재를 이용하여 몰딩하는 과정에 의해 수행됨―와,
    ⓑ 상기 복수의 반도체 패키지를 적층하고, 상기 반도체 패키지의 외부 리드에 형성된 비아 호울을 이용하여 상기 복수의 반도체 패키지를 전기적으로 연결하는 단계를
    포함하는 것을 특징으로 하는 반도체 장치의 패키징 방법.
  8. 제 7 항에 있어서,
    상기 외부 리드의 비아 호울에 핀을 삽입함으로써 상기 복수의 반도체 패키지를 전기적으로 연결하는 것을 특징으로 하는 반도체 장치의 패키징 방법.
  9. 제 8 항에 있어서,
    상기 비아 호울에 핀을 삽입한 후, 상기 비아 호울에 솔더 페이스트를 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 패키징 방법.
  10. 제 7 항에 있어서,
    상기 외부 리드의 비아 호울에 솔더볼을 부착함으로써 상기 복수의 반도체 패키지를 전기적으로 연결하는 것을 특징으로 하는 반도체 장치의 패키징 방법.
  11. 제 7 항에 있어서,
    상기 복수의 반도체 패키지를 적층하는 단계에서 상기 반도체 패키지 사이에 히트 싱크(heat sink)를 삽입하는 것을 특징으로 하는 반도체 장치의 패키징 방법.
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