KR19980054997A - 적층형 반도체 패키지 - Google Patents

Abstract

본 발명은 이상에서 설명한 바와 같이 본 발명은 패키지의 두께보다 길이가 짧은 가이드 핀과 리드를 패키지에 삽입함으로써 패키지 상부면에 얼라인 홈이 형성되어 복수개의 패키지를 얼라인시키는데 소요되는 시간을 절감할 수 있고, 리플로우 까지 이동시 리드들이 어긋나는 얼라인 불량을 방지할 수 있다.

또한, 가이드 핀 하부에 돌기부를 형성하여 적층된 패키지의 무게를 분산시킴으로써 적층된 패키지의 하중으로 인해 리드나 솔더 볼이 변형되는 현상을 방지할 수 있어 제품의 신뢰성을 향상시킬 수 있다.

Description

적층형 반도체 패키지

본 발명은 적층형 반도체 패키지에 관한 것으로, 더욱 상세하게는 PGA(Pin Grid Array) 패키지나 BGA(Ball Grid Array) 패키지를 이용하여 적층형 패키지를 형성하고, 각각의 패키지 모서리에 가이드 핀을 삽입함으로써 얼라인이 간단하고 적층된 패키지의 하중으로 인해 리드가 변형되는 것을 방지하기 위한 적층형 반도체 패키지에 관한 것이다.

최근, 반도체 장치의 다기능화, 다수의 입출력화, 고속화, 및 대용량화 추세에 따라 여러개의 패키지를 적층시킨 적층형 패키지가 개발되었다.

적층형 패키지는 주로 적은 핀수를 갖는 DIP나 SOJ 패키지의 메모리 용량을 증대시키기 위해서 여러개의 반도체 패키지들을 적층시킨 후에 각각의 반도체 패키지를 전기적으로 도통시키기 위해서 리드와 리드 사이를 솔더링하여 전기적으로 접속시킨다. 이와 같은 적층형 패키지는 DIP나 SOJ 반도체 패키지를 적층시키는 공정과, 적층이 완료된 적층형 반도체 패키지를 인쇄회로 기판에 실장하는 공정으로 구성된다.

도 1은 SOJ(Small Outline J-formed pakage) 타입의 적층형 패키지를 나타낸 사시도이다.

일반적인 SOJ 패키지의 제작 방법은 리드 프레임의 다이 패드 상부면에 절연성의 접착제나 절연 테이프를 이용하여 반도체 칩을 부착하고, 반도체 칩의 상부면에 형성된 본딩 패드와 인너 리드를 도전성 와이어로 연결하여 전기적으로 도통시키며, 반도체 칩과 와이어 및 인너 리드를 보호하기 위해서 성형 수지를 이용하여 봉지한다.

이후 트림공정을 진행한 후 반도체 패키지의 아웃터 리드들을 J 형태로 포밍(forming)하여 SOJ 타입의 반도체 패키지를 형성한다.

이와 같이 형성된 SOJ 반도체 패키지를 사용하여 SOJ 타입의 적층형 반도체 패키지의 제작 방법은 다음과 같다.

도 1에 도시된 바와 같이 최하측에 위치한 SOJ 반도체 패키지(15) 위에 다수개의 SOJ 반도체 패키지(11)를 적층한다. 여기서, 최하측 SOJ 패키지(15)에 형성된 리드들(17)과 최하측에 위치한 SOJ 패키지(15) 상부에 적층될 SOJ 패키지(11)의 리드들(13)을 정확히 얼라인시킨다. 이후, 최하측 SOJ 패키지(15) 위에 복수개의 SOJ 패키지들(13)이 적층되면 각각의 SOJ 패키지들(11)(15)을 전기적으로 도통시키기 위해서 얼라인된 리드(17)와 리드(13) 사이를 솔더링하여 각각의 적층된 SOJ 패키지(11)(15)를 접속한다.

이와 같이 제작된 SOJ 타입의 적층형 패키지(10)를 인쇄회로 기판(미도시) 상부면에 올려놓은 후 리드들(13)(17)을 접속할 때 사용되었던 솔더보다 낮은 온도에서 용융되는 솔더를 이용하여 SOJ 타입의 적층형 반도체 패키지(10)를 인쇄회로 기판에 실장한다.

한편, DIP 반도체 패키지를 사용하여 상기와 같은 방법으로 도 2에 도시된 바와 같이 DIP 타입의 적층형 패키지를 형성할 수 있다.

그러나, SOJ 패키지나 DIP 패키지를 복수개 적층하여 적층형 패키지를 형성할 경우 각각의 패키지를 얼라인하는데 많은 시간이 소요되었고, 얼라인이 완료된 각각의 패키지를 전기적으로 접속하기 위해서 적층된 패키지를 리플로우까지 이동시킬 때 핸들링 미스로 인해 아웃터 리드들이 서로 어긋나는 얼라인 불량이 발생되는 문제점이 있었다. 또한, 복수개의 SOJ 패키지나 DIP 패키지를 적층할 경우 최하층에 위치한 패키지는 적층된 패키지의 하중으로 인해 아웃터 리드들이 변형되어 제품의 신뢰성이 저하되는 문제점이 있었다.

따라서, 본 발명의 목적은 각각의 패키지들을 얼라인하는데 소요되는 시간을 절감하고 적층된 패키지를 전기적으로 접속하기 위해서 리플로우로 이동할 때 핸들링에 의해 아웃터 리드들이 어긋나는 얼라인 불량을 방지하며 적층된 패키지 하중으로 인해 아웃터 리드가 변형되는 것을 방지하여 제품의 신뢰성을 향상시킨 적층형 반도체 패키지를 제공하는데 있다.

도 1A는 DIP(Dual Inline Package) 타입의 적층형 패키지를 나타낸 사시도이고, 도 1B는 SOJ(Small Outline J-formed package) 타입의 적층형 패키지를 나타낸 사시도이고,

도 2는 본 발명에 제 1 실시예에 의한 PPGA(Plastic Pin Grid Array)타입의 적층형 반도체 패키지를 나타낸 단면도이며,

도 3은 본 발명에 제 2 실시예에 의한 BGA(Boll Grid Array)타입의 적층형 반도체 패키지를 나타낸 단면도이다.

이와 같은 목적을 달성하기 위해서 본 발명은 금속 패턴과 반도체 칩을 탑재하기 위한 캐비티와 상기 캐비티를 중심으로 형성되어 상기 금속 패턴을 전기적으로 연결하기 위한 제 1 비아 홀과 상기 모서리부분에 형성된 제 2 비아홀로 구성된 인쇄회로 기판과, 상기 반도체 칩을 보호하기 위해서 캐비티와 결합되는 캡과, 상기 인쇄회로 기판의 두께보다 길이가 짧고 제 1 비아홀에 삽입되는 리드들과, 상기 인쇄회로 기판의 두께보다 길이가 짧고 상기 제 2 비아홀에 삽입되어 각각의 패키지를 지지하는 가이드 핀을 포함하는 PPGA 패키지가 복수개 적층된 것을 특징으로 한다.

이하 본 발명에 의한 적층형 반도체 패키지의 일실시예를 도 3을 참조하여 설명하면 다음과 같다.

도 2는 본 발명에 제 1 실시예에 의한 PPGA(Plastic Pin Grid Array)타입의 적층형 반도체 패키지를 나타낸 단면도이다.

PPGA 인쇄회로 기판(21) 상부면 중앙에는 캐비티(23)가 형성되어 있고, 캐비티(23) 상부면에는 반도체 칩(25)이 탑재되어 있고, 반도체 칩(25)과 PPGA 인쇄회로 기판(21)에 형성되어 있는 금속 배선(미도시)이 와이어(27)에 의해 연결되어 있으며, 반도체 칩(25)을 보호하기 위해서 캐비티는 캡(cap)(29)에 의해서 봉지되어 있다. 또한, PPGA 인쇄회로 기판(21)에 형성되어 있는 금속 배선들을 전기적으로 연결하기 위해서 사각형상의 캐비티(23)를 따라 복수개의 제 1 비아 홀(31)이 형성되어 있고, 인쇄회로 기판 모서리부분에는 제 2 비아 홀(32)이 형성되어 있다. 또한, 각각의 제 1 비아 홀(31) 내부에는 PPGA 인쇄회로 기판(21) 두께보다 길이가 짧은 도전성 리드들(33)이 삽입되어 있고, 제 2 비아 홀(32) 내부에는 적층되는 패키지 리드들(33)의 얼라인을 용이하게 하기 위해서 PPGA 인쇄회로 기판(21) 두께보다 길이가 짧은 도전성 가이드 핀(35)이 삽입되어 있으며, 가이드 핀(35) 하부에는 적층되는 패키지의 무게로 인해 리드(33)가 변형되는 것을 방지하기 위해서 2개의 돌기부(37)가 형성되어 있다. 여기서, 리드(33)와 가이드 핀(35)의 길이가 PPGA 인쇄회로 기판(21) 두께보다 짧으므로 PPGA 인쇄회로 기판(21) 상부면에 소정 깊이의 얼라인 홈(39)이 형성되며, 리드(33)와 가이드 핀(35)에는 솔더가 도금되어 있다.

이와 같이 구성된 PPGA 패키지를 이용하여 PPGA 타입의 적층형 패키지 제작 방법을 설명하면 다음과 같다.

PPGA 패키지는 패키지가 가볍고 저 코스트이며 전기적 특성이 양호하며 다핀화가 유리한 장점이 있다.

먼저, 최하측에 위치한 PPGA 패키지(30) 위에 다수개의 PPGA 패키지를 적층한다. 여기서, 최하측 PPGA 패키지(30) 상부면 모서리와 캐비티를 따라 형성된 소정 깊이의 얼라인 홈(39)에 최하측 PPGA 패키지(30) 위에 적층될 PPGA 패키지(30a)의 리드들(34)과 가이드 핀(36)을 소정 길이만큼 삽입하여 리드들(33)(34)을 정확히 얼라인시킨다. 이후, 최하측 PPGA 패키지(30) 위에 복수개의 PPGA 패키지(30a)가 적층되면 적층된 PPGA 패키지(30)(30a)를 인쇄회로 기판(미도시)에 실장한 후 각각의 PPGA 패키지들(30)(30a)을 전기적으로 도통시키기고 적층된 PPGA 패지(30)(30a)와 인쇄회로 기판을 접속하기 위해서 고온의 히터 내부에 적층형 PPGA 패키지(20)를 투입시킨다. 이때, 리드(33)(34)와 가이드 핀(35)(36)에 도금되어 있던 솔더가 용융되면서 리드(33)(34) 사이가 접속됨과 아울러 인쇄회로 기판과 적층된 PPGA 반도체 패키지(20)가 접속된다.

도 3은 본 발명 제 2 실시예에 의한 BGA(Boll Grid Array)타입의 적층형 반도체 패키지를 나타낸 단면도이다.

BGA 인쇄회로 기판(41) 상부면 중앙에는 캐비티(43)가 형성되어 있고, 캐비티(43) 상부면에는 반도체 칩(45)이 탑재되어 있고, 반도체 칩(45)과 BGA 인쇄회로 기판(41)에 형성되어 있는 금속 배선(미도시)이 와이어(47)에 의해서 연결되어 있으며, 반도체 칩(45)을 보호하기 위해서 캐비티(43)는 캡(cap)(49)에 의해서 봉지되어 있다. 또한, BGA 인쇄회로 기판(41)에 형성되어 있는 금속 배선들을 전기적으로 연결하기 위해서 사각형상의 캐비티(43)를 따라 복수개의 제 1 비아 홀(51)이 형성되어 있고, 인쇄회로 기판(41) 모서리부분에는 제 2 비아 홀(52)이 형성되어 있다. 또한, 각각의 제 1 비아 홀(51) 하부에는 솔더 볼(solder boll)(53)(54)이 형성되어 있고, 제 2 비아 홀(52) 패키지 적층과 얼라인을 용이하게 하기 위해서 BGA 인쇄회로 기판(41) 두께보다 길이가 짧은 도전성 가이드 핀(55)이 삽입되어 있으며, 가이드 핀(55) 하부에는 적층된 패키지의 무게로 인해 솔더 볼(53)(54)이 변형되는 것을 방지하기 위해서 2개의 돌기부(57)가 형성되어 있다. 여기서, 가이드 핀(55)(56)의 길이가 BGA 인쇄회로 기판(41) 두께보다 짧으므로 BGA 인쇄회로 기판(41) 상부면 모서리부분에 소정 깊이의 얼라인 홈(59)이 형성되며, 가이드 핀(55)(56)에는 솔더가 도금되어 있다.

이와 같이 구성된 BGA 패키지를 이용하여 BGA 타입의 적층형 패키지 제작 방법을 설명하면 다음과 같다.

먼저, 최하측에 위치한 BGA 패키지(50) 위에 다수개의 BGA 패키지를 적층한다. 여기서, 최하측 BGA 패키지(50) 상부면 모서리에 형성된 소정 깊이의 얼라인 홈(59)에 최하측 BGA 패키지(50) 위에 적층될 BGA 패키지(50a)의 가이드 핀(56)들을 소정 길이만큼 삽입하여 최하측 BGA 패키지(50) 위에 적층되는 BGA 패키지(50a)를 정확히 얼라인시킨다.

최하측 BGA 패키지(50) 위에 복수개의 BGA 패키지(50a)가 적층되면, 최하측 BGA 패키지(50)에 형성되어 있는 가이드 핀(55)을 이용하여 BGA 타입의 적층형 패키지(40)를 인쇄회로 기판에 실장한다. 이후, 복수개 적층된 BGA 패키지(50)(50a) 각각을 전기적으로 도통시키고 BGA 타입의 적층형 패키지(40)와 인쇄회로 기판(미도시)을 접속하기 위해서 고온의 히터 내부에 인쇄회로 기판에 삽입된 BGA 타입의 적층형 패키지(40)를 투입시키면, 가이드 핀(55)(56)에 도금되어 있던 솔더가 용융되면서 각각의 가이드 핀(55)(56)이 접속됨과 아울러 인쇄회로 기판과 BGA 타입의 적층형 패키지(40)가 접속된다.

이와 같이, 패키지 두께보다 길이가 짧은 리드나 가이드 핀을 형성하면 패키지 상부면에 소정 깊이의 얼라인 홈이 형성되어 각각의 패키지를 얼라인하는데 용이하고, 복수개 적층된 패키지들 각각을 전기적으로 도통시키기 위해서 리플로우로 까지 이동하는 동안 얼라인 불량이 발생되는 것을 방지할 수 있으며, 가이드 핀에 돌기가 형성되어 적층된 패키지의 하중이 분산되어 리드나 솔더 볼이 변형되는 것을 방지할 수 있다. 또한, 가이드 핀과 리드들에 미리 솔더를 도금한 후 패키지에 가이드 핀과 리드들을 삽입함으로써 한 종류의 솔더를 이용하여 적층된 패키지를 접합시키는 공정과, 적층된 패키지를 인쇄회로 기판에 실장하는 공정을 동시에 진행할 수 있다.

이상에서 설명한 바와 같이 본 발명은 패키지의 두께보다 길이가 짧은 가이드 핀과 리드를 패키지에 삽입함으로써 패키지 상부면에 얼라인 홈이 형성되어 복수개의 패키지를 얼라인시키는데 소요되는 시간을 절감할 수 있고, 리플로우 까지 이동시 리드들이 어긋나는 얼라인 불량을 방지할 수 있는 효과가 있다.

또한, 가이드 핀 하부에 돌기부를 형성하여 적층된 패키지의 무게를 분산시킴으로써 적층된 패키지의 하중으로 인해 리드나 솔더 볼이 변형되는 현상을 방지할 수 있어 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (6)

1. 적층형 반도체 패키지에 있어서,

   금속 패턴과 반도체 칩을 탑재하기 위한 캐비티와 상기 캐비티를 중심으로 형성되어 상기 금속 패턴을 전기적으로 연결하기 위한 제 1 비아 홀과 상기 모서리부분에 형성된 제 2 비아홀로 구성된 인쇄회로 기판과, 상기 반도체 칩을 보호하기 위해서 캐비티와 결합되는 캡과, 상기 인쇄회로 기판의 두께보다 길이가 짧고 제 1 비아홀에 삽입되는 리드들과, 상기 인쇄회로 기판의 두께보다 길이가 짧고 상기 제 2 비아홀에 삽입되어 각각의 패키지를 지지하는 가이드 핀을 포함하는 PPGA 패키지가 복수개 적층된 것을 특징으로 하는 적층형 반도체 패키지.
2. 제 1 항에 있어서, 상기 PPGA 패키지 상부면에 소정 깊이의 얼라인 홈이 형성된 것을 특징으로 하는 적층형 반도체 패키지.
3. 제 1 항에 있어서, 상기 가이드 핀 하부에는 상기 패키지의 하중을 분산시키기 위해 돌기부가 형성된 것을 특징으로 하는 적층형 반도체 패키지.
4. 적층형 반도체 패키지에 있어서,

   금속 패턴과 반도체 칩을 탑재하기 위한 캐비티와 상기 캐비티를 중심으로 형성되어 상기 금속 패턴을 전기적으로 연결하기 위한 제 1 비아 홀과 상기 모서리부분에 형성된 제 2 비아홀로 구성된 인쇄회로 기판과, 상기 반도체 칩을 보호하기 위해서 캐비티와 결합되는 캡과, 상기 제 1 비아홀 하부에 형성된 솔더 볼과, 상기 인쇄회로 기판의 두께보다 길이가 짧고 상기 제 2 비아홀에 삽입되어 각각의 패키지를 지지하는 가이드 핀을 포함하는 BGA 패키지가 복수개 적층된 것을 특징으로 하는 적층형 반도체 패키지.
5. 제 4 항에 있어서, 상기 BGA 패키지 상부면에 모서리부분에 소정 깊이의 얼라인 홈이 형성된 것을 특징으로 하는 적층형 반도체 패키지.
6. 제 1 항에 있어서, 상기 가이드 핀 하부에는 상기 패키지의 하중을 분산시키기 위해 돌기부가 형성된 것을 특징으로 하는 적층형 반도체 패키지.