JP2005535103A - 半導体パッケージ装置ならびに製作および試験方法 - Google Patents

半導体パッケージ装置ならびに製作および試験方法 Download PDF

Info

Publication number
JP2005535103A
JP2005535103A JP2003543094A JP2003543094A JP2005535103A JP 2005535103 A JP2005535103 A JP 2005535103A JP 2003543094 A JP2003543094 A JP 2003543094A JP 2003543094 A JP2003543094 A JP 2003543094A JP 2005535103 A JP2005535103 A JP 2005535103A
Authority
JP
Japan
Prior art keywords
integrated circuit
die
substrate
present
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003543094A
Other languages
English (en)
Other versions
JP2005535103A5 (ja
Inventor
エイ． ガーバー、マーク
エム． オコナー、ショーン
エイ． トンプソン、トレント
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2005535103A publication Critical patent/JP2005535103A/ja
Publication of JP2005535103A5 publication Critical patent/JP2005535103A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

パッケージ装置（１０，１００）は、パッケージ基板（１２，１２２）のキャビティ（２０，１２０）に１つの集積回路（２２，１２２）を有し、該集積回路（２２，１２２）はパッケージ基板の一側（５０，１５０）に電気接続される。パッケージ装置の別の一側には第２集積回路（３２，１３２）が実装され、同様にその一側に電気接続される。第３の集積回路（３８，１３８）またはより多くの集積回路が第２集積回路に実装されてもよい。パッケージ基板の両側には試験に有用なパッド（１６，１１６，１１６）が存在する。集積回路は、機能しない集積回路を内蔵した完成パッケージを提供する危険を減らすために、最終的な封止の前に試験され得る。

Description

本発明は一般に半導体パッケージ装置に関し、より詳細には半導体パッケージ装置を製作および試験する方法に関する。
集積回路をパッケージする際に、パッケージ内に多数のダイを許容するパッケージを提供することがより必要とされるようになっている。ダイの複雑度が増すにつれて、そのような多数ダイパッケージの試験はより難しくなっている。また、マルチチップパッケージのうちの一部には、マルチチップパッケージ内の１または複数のダイを、マルチチップパッケージ内の１または複数の残りのダイから電気的に遮蔽することが重要なものもある。さらに、マルチチップパッケージを製作する製造プロセス中には再加工が行なえることが望ましい。さらに、電流回路基板技術の制約のため、マルチチップパッケージの断面積はより小さいことも望ましい。
（図面の簡単な説明）
本発明を、限定ではなく例示として添付図面に示す。図中、同様な参照符号は同様の要素を示す。
当業者には、図中の要素が簡潔性と明瞭性を期すよう描かれており、必ずしも正しい縮尺ではないことが理解されるだろう。例えば、本発明の実施形態についての理解をより促すために、図中のいくつかの要素の寸法は、他の要素と比べて誇張されることを有する。（詳細な説明）
複数のダイの少なくとも１つを収容するために、基板のキャビティ（空洞のこと、以下キャビティ）を使用して複数のダイを積み重ねることにより、使用されるパッケージ装置の断面積はより低くすることが可能となる。さらに、試験目的で使用されるパッドは、パッケージ装置の２以上の面面に配置され得る。さらに、複数のダイの間の層が、選択したダイの間に電気的遮蔽を提供するために使用され得る。本発明は図面を参照することにより一層深く理解される。
図１は本発明の１実施形態によるキャビティ２０を有するパッケージ装置１０を示す。パッケージ装置１０は、表面５０と表面５２を有するパッケージ基板１２を備えている。表面５０が第１平面を構成し、表面５２が第２平面を構成することに留意する。上部では、基板１２が、１または複数のボンドフィンガー１４と、１または複数のパッド１６とを有する。本発明の１実施形態では、パッド１６は導電性で、様々な目的に使用することができる。例えば、パッド１６は別の独立した装置を実装するために使用されてもよいし、試験用の試験探針を受け取るために使用されてもよいし、あるいは導電性の相互接続（例、ハンダボール）を受け取るために使用されてもよい。図１は基板１２の表面５２に適用されるテープ層１８を示す。本発明の１実施形態では、基板１２は、１または複数のダイを外部接続（図示しない）に相互接続させるために使用可能なトレースおよびバイアのような導電体を含む。
図２は、ダイ接着材料２４がテープ１８に重ねて配置されたパッケージ装置１０の１実施形態を示す。次に、ダイ接着材料２４の上にダイ２２が配置される。本発明の代替実施形態は、ダイ接着材料２４を使用せず、その代わりに、ダイ２２をテープ１８に直接接着しうる。テープ１８はダイ２２および任意選択でダイ接着材料２４を支持する支持部材として使用される。テープ１８は基板１２の表面５２全体の上に延びていてもよいし、延び
ていなくてもよい。
図３は、ダイ２２がワイヤボンド２６によりボンドフィンガー１４に電気接続されたパッケージ装置１０の１実施形態を示す。本発明の代替実施形態は、いかなる数のワイヤボンド２６とボンドフィンガー１４を使用してもよい。
図４は、ダイ２２、ワイヤボンド２６、およびボンドフィンガー１４の上を覆って封止材料２８が堆積されたパッケージ装置１０の１の実施形態を示す。封止材料２８は、例えば成型プラスチックや液体を堆積させた小滴材料のような、集積回路に適したいかなるタイプの材料であってもよいことに留意する。
図５は、テープ１８を基板１２の底面５２から除去したパッケージ装置１０の１実施形態を示す。
図６は、ダイ３２をパッケージ装置１０に接着するためにダイ接着材料３０を配置したパッケージ装置１０の１実施形態を示す。１実施形態では、ダイ接着材料３０がダイ接着材料２４とダイ３２の間に配置される。代替実施形態では、ダイ接着材料２４が使用されない場合に、ダイ接着材料３０がダイ２２とダイ３２の間に配置される。本発明の１実施形態では、底面５２がここで上面５２となり、上面５０がここで底面５０となるように、パッケージ装置１０がプロセシングのこの時点で表裏が返されてもよい。しかしながら、本発明の代替実施形態はパッケージ装置１０をその製作中にいかなる方法で方向付けてもよい。簡潔さのため、パッケージ装置１０を、残りの図面では一貫して同じ方向で示す。
図７は、ダイ３２をワイヤボンド３４によりボンドフィンガー１４に電気接続した、パッケージ装置１０の１実施形態を示す。本発明の代替実施形態は、いかなる数のワイヤボンド３４とボンドフィンガー１４を使用してもよい。フリップチップ技術を使用する本発明の実施形態の場合、ダイ３２はワイヤボンド３４を有さず、その代わり、表面５２により電気接続されてもよい。
図８は、ダイ３２にダイ３８を接着するためにダイ接着材料３６が配置されたパッケージ装置１０の１実施形態を示す。１実施形態では、ダイ接着材料３６がダイ３２とダイ３８の間に配置される。フリップチップ技術を使用する代替実施形態では、ダイ接着剤３６が使用されず、その代わり、ダイ３８が公知のフリップチップ技術を使用してダイ３２に直接電気接続される。
図９は、ダイ３８をワイヤボンド４２によりボンドフィンガー１４に電気接続すると共に、ダイ３８をワイヤボンド４０によりダイ３２に電気接続した、パッケージ装置１０の１実施形態を示す。本発明の代替実施形態は、いかなる数のワイヤボンド４０，４２を使用してもよく、いかなる数のボンドフィンガー１４を使用してもよい。フリップチップ技術を使用する本発明の実施形態の場合、ダイ３８がワイヤボンド４２を有さず、その代わり、ダイ３２に直接電気接続され得る。
図１０は、１または複数のダイ２２，３２，３８を電気的に試験する１つの方法を示すために試験探針４４を例示した、パッケージ装置１０の１実施形態を示す。本発明の代替実施形態では、試験探針４４が、基板１２の上面５０のちょうど上、基板の底面５２のちょうど上、または代わりに基板の上面と底面５０，５２の両方の上に配置された１または複数のパッド１６を使用し得ることに留意する。本発明のいくつかの実施形態では、試験探針４４が基板１２の上面５０と底面５２の両方に接近できることに重要な利点がありうることに留意する。例えば、これにより、より多くのパッド１６が試験探針４４に接近され、したがって、試験プロセス中により多くの信号を使用することが可能となる。さらに、試験探針４４が基板１２の上面と底面５０，５２の両方に接近することにより、ダイ２
２，３２，３８の各々に、より容易に接近することが可能となる。パッケージ内に多数のダイを使用した場合、試験に必要なパッド１６の数は非常に多くなることに留意する。
図１１は、封止材料４６がダイ３８、ダイ３２、およびボンドフィンガー１４の上に重ねて堆積されたパッケージ装置１０の１実施形態を示す。本発明の代替実施形態では、封止材料４６が基板１２のより大部分に堆積されてもよいことに留意する。例えば、本発明のいくつかの実施形態では、封止材料４６が基板１２の上を覆っているパッド１６の上にも堆積される。封止材料４６によりパッド１６が封止されるか否かにかかわらず、パッド１６は別の独立した装置を１または複数のダイ２２，３２，３８に電気接続するために使用される。封止材料４６は、例えば成型プラスチックや液体を堆積させた小滴材料のような、集積回路に適したいかなるタイプの材料であってもよいことに留意する。
図１２は、導電性相互接続４８が表面５０でパッド１６を覆って配置されたパッケージ装置１０の１実施形態を示す。本発明の１実施形態では、導電性相互接続４８はハンダボールであってよい。しかしながら、本発明の代替実施形態では、導電性相互接続４８は、いかなる様式で形成されたいかなるタイプの導電材料であってもよい。導電性相互接続は任意選択の要素であることに留意する。本発明のいくつかの実施形態では、封止材料２８が基板１２の上面５０と同じ高さにある場合、導電性相互接続４８は必要でなく、電気接続を基板１２の表面５０の上のパッド１６に直接作成することができる。基板１２の様々な部分を選択的に相互接続するために、基板１２内のトレースおよびバイア（図示しない）を使用できることに再び留意する。さらに、ダイ接着材料２４，３０，３６は、例えば接着テープまたは非固体の接着剤（例えば糊、エポキシ樹脂）のような、いかなるタイプの適当な材料であってもよいことにも留意する。ダイ２２，３２，３８は、いかなるタイプの集積回路、半導体素子または他のタイプの電気的に作動する基板であってもよい。本発明の代替実施形態は、いかなる数のダイ２２，３２，３８がパッケージ装置１０内にパッケージされてもよい。例えば代替実施形態は、パッケージ装置１０の中に２つのダイのみをパッケージしていてもよい。ダイ２２，３２，３８のサイズとアスペクト比は変わってもよく、ダイ間にダイスペーサー（図示しない）を使用してもよいことに留意する。ダイ２２はキャビティ２０の中に位置し、ダイ３２とダイ３８はキャビティ２０の外に位置することに留意する。
図１３は、本発明の１実施形態によるキャビティ１２０を有するパッケージ装置１００を示す。パッケージ装置１００は、表面１５０と表面１５２を有するパッケージ基板１１２を備えている。表面１５０が第１平面を構成し、表面１５２が第２平面を構成することに留意する。上部では、基板１１２が、１または複数のボンドフィンガー１１４と、１または複数のパッド１１６とを有する。本発明の１実施形態では、パッド１１６は導電性で、様々な目的に使用することができる。例えば、パッド１１６は別の独立した装置を実装するために使用されてもよいし、試験用の試験探針を受け取るために使用されてもよいし、あるいは導電性の相互接続（例、ハンダボール）を受け取るために使用されてもよい。図１３は、その外側表面が表面１５２である基板１１２の一部である層１０１を示す。本発明の１実施形態では、層１０１は支持部材１１９と、１または複数のボンドフィンガー１１４と、１または複数のパッド１１６とを有している。本発明の代替実施形態は、ボンドフィンガー１１４が必要でない場合もあるし（例えばフリップフロップ技術が使用される時）、表面１５２への電気接続が望まれない時にはパッド１１６が必要でない場合もある。本発明の１実施形態では、基板１１２は、１または複数のダイを外部接続（図示しない）に相互接続させるために使用可能なトレースおよびバイアのような導電体を含む。
図１４は、ダイ接着材料１２４が支持部材１１９に重ねて配置されたパッケージ装置１００の１実施形態を示す。次に、ダイ接着材料１２４の上にダイ１２２が配置される。
図１５は、ダイ１２２がワイヤボンド１２６によりボンドフィンガー１１４に電気接続
されたパッケージ装置１００の１実施形態を示す。本発明の代替実施形態は、いかなる数のワイヤボンド１２６とボンドフィンガー１１４を使用してもよい。フリップチップ技術を使用する本発明の実施形態の場合、ダイ１２２はワイヤボンド１２６を有さず、その代わり、層１０１により電気接続されてもよい。
図１６は、封止材料１２８がダイ１２２、ワイヤボンド１２６、およびボンドフィンガー１４の上に重ねて堆積されたパッケージ装置１００の１実施形態を示す。封止材料１２８は、例えば成型プラスチックや液体を堆積させた小滴材料のような、集積回路に適したいかなるタイプの材料であってもよいことに留意する。
図１７は、ダイ１３２をパッケージ装置１００に接着するためにダイ接着材料１３０を配置したパッケージ装置１００の１実施形態を示す。１実施形態では、ダイ接着材料１３０が層１０１とダイ１３２の間に配置される。本発明の１実施形態では、底面１５２がここで上面１５２となり、上面１５０がここで底面１５０となるように、パッケージ装置１００がプロセシングのこの時点で表裏が返されてもよい。しかしながら、本発明の代替実施形態はパッケージ装置１００をその製作中にいかなる方法で方向付けてもよい。簡潔さのため、パッケージ装置１００を、残りの図面では一貫して同じ方向で示す。
図１８は、ダイ１３２をワイヤボンド１３４によりボンドフィンガー１１４に電気接続した、パッケージ装置１００の１実施形態を示す。本発明の代替実施形態は、いかなる数のワイヤボンド１３４とボンドフィンガー１１４を使用してもよい。フリップチップ技術を使用する本発明の実施形態の場合、ダイ１３２はワイヤボンド１３４を有さず、その代わり、表面１５２により電気接続されてもよい。
図１９は、ダイ１３２にダイ１３８を接着するためにダイ接着材料１３６が配置されたパッケージ装置１００の１実施形態を示す。１実施形態では、ダイ接着材料１３６がダイ１３２とダイ１３８の間に配置される。フリップチップ技術を使用する代替実施形態では、ダイ接着剤１３６が使用されず、その代わり、ダイ１３８が公知のフリップチップ技術を使用してダイ１３２に直接電気接続される。
図２０は、ダイ１３８をワイヤボンド１４２によりボンドフィンガー１１４に電気接続すると共に、ダイ１３８をワイヤボンド１４０によりダイ１３２に電気接続した、パッケージ装置１００の１実施形態を示す、本発明の代替実施形態は、いかなる数のワイヤボンド１４０，１４２を使用してもよく、いかなる数のボンドフィンガー１１４を使用してもよい。フリップチップ技術を使用する本発明の実施形態の場合、ダイ１３８がワイヤボンド１４２を有さず、その代わり、ダイ１３２に直接電気接続され得る。
図２１は、１または複数のダイ１２２，１３２，１３８が電気的に試験される１つの方法を示すために試験探針１４４を例示した、パッケージ装置１００の１実施形態を示す。本発明の代替実施形態では、試験探針１４４が、基板１１２の上面１５０のちょうど上、基板１１２の底面１５２のちょうど上、または代わりに基板１１２の上面と底面１５０，１５２の両方の上に配置された１または複数のパッド１１６を使用し得ることに留意する。本発明のいくつかの実施形態では、試験探針４４１が基板１１２の上面１５０と底面１５２の両方に接近できることに重要な利点がありうることに留意する。例えば、これにより、より多くのパッド１１６が試験探針１４４に接近され、したがって、試験プロセス中により多くの信号を使用することが可能となる。さらに、試験探針１４４が基板１１２の上面と底面１５０，１５２の両方に接近することにより、ダイ１２２，１３２，１３８の各々に、より容易に接近することが可能となる。パッケージ内に多数のダイを使用した場合、試験に必要なパッド１１６の数は非常に多くなることに留意する。
図２２は、封止材料１４６がダイ１３８、ダイ１３２、およびボンドフィンガー１１４の上に重ねて堆積されたパッケージ装置１００の１実施形態を示す。本発明の代替実施形態では、封止材料１４６が基板１１２のより大部分に堆積されてもよいことに留意する。例えば、本発明のいくつかの実施形態では、封止材料１４６が基板１１２の上を覆っているパッド１１６の上にも堆積される。封止材料１４６によりパッド１１６が封止されるか否かにかかわらず、パッド１１６は別の独立した装置を１または複数のダイ１２２，１３２，１３８に電気接続するために使用される。封止材料１４６は、例えば成型プラスチックや液体を堆積させた小滴材料のような、集積回路に適したいかなるタイプの材料であってもよいことに留意する。
図２３は、導電性相互接続１４８が表面１５０でパッド１１６を覆って配置されたパッケージ装置１００の１実施形態を示す。本発明の１実施形態では、導電性相互接続１４８はハンダボールであってよい。しかしながら、本発明の代替実施形態では、導電性相互接続１４８は、いかなる様式で形成されたいかなるタイプの導電材料であってもよい。導電性相互接続１４８は任意選択の要素であることに留意する。本発明のいくつかの実施形態では、封止材料１２８が基板１１２の上面１５０と同じ高さにある場合、導電性相互接続１４８は必要でなく、電気接続は基板１１２の表面１５０の上のパッド１１６に直接作成することができる。基板１１２の様々な部分を選択的に相互接続するために、基板１１２内のトレースおよびバイア（図示しない）を使用できることに再び留意する。さらに、ダイ接着材料１２４，１３０，１３６は、例えば接着テープまたは非固体の接着剤（例えば糊、エポキシ樹脂）のような、いかなるタイプの適当な材料であってもよいことにも留意する。ダイ１２２，１３２，１３８は、いかなるタイプの集積回路、半導体素子または他のタイプの電気的に作動する基板であってもよい。本発明の代替実施形態は、いかなる数のダイ１２２，１３２，１３８がパッケージ装置１００内にパッケージされてもよい。例えば代替実施形態は、パッケージ装置１００の中に２つのダイのみをパッケージしていてもよい。ダイ１２２，１３２，１３８のサイズとアスペクト比は変わってもよく、ダイ間にダイスペーサー（図示しない）を使用してもよいことに留意する。ダイ１２２はキャビティ１２０の中に位置し、ダイ１３２とダイ１３８はキャビティ１２０の外に位置することに留意する。
上述の明細書では、本発明を特定の実施形態に関して説明したが、当業者には、請求項に述べる本発明の範囲から逸脱することなく、様々な改変および変更を行なえることが理解される。例えば、パッケージ装置１０および１００の製作には任意の適当なダイ接着プロセス、ワイヤボンドプロセス、テーププロセスを使用することができ、それらの多くが当該技術分野では公知である。従って、明細書と図面は限定的な意味ではなく例証的な意味とみなすべきであり、そのような改変はすべて本発明の範囲内に包含される。効果、他の利点および課題解決策を、特定の実施形態に関して上述した。しかしながら、任意の効果、利点または解決策を生じさせ得るかそれ自体より顕著になり得る、そのような効果、利点、課題解決策は、任意またはすべての請求項の重要な、必要な、または必須の特徴もしくは要素と解釈すべきではない。
本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の１実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。 本発明の代替実施形態に従って製作されたパッケージ装置の一連の断面図。

Claims (10)

  1. パッケージ装置（１０，１００）を製作する方法であって、
    第１面（５０，１５０）と第２面（５２，１５２）を有し、かつ第１面に第１パッド（１６，１１６）および第２面に第２パッド（１６，１１６）を有するパッケージ基板（１２）を提供する工程；
    第１面に第１集積回路（２２，１２２）および第２面に第２集積回路（３２，１３２）を配置する工程；
    第１集積回路を第１パッドに、および第２集積回路を第２パッドに、電気接続する工程；および
    第１パッドおよび第２パッドに試験探針（４４，１４４）を適用することにより、第１集積回路と第２集積回路を試験する工程；
    から成る方法。
  2. パッケージ装置（１０，１００）を製作する方法であって、
    第１平面に沿った第１表面（５０，１５０）と、第２平面に沿った第２表面（５２，１５２）と、第１平面と第２平面の間のキャビティ（２０，１２０）とを有するパッケージ基板（１２，１１２）を提供する工程；
    前記キャビティの中に第１集積回路（２２，１２２）を配置する工程；
    前記キャビティの外に第１集積回路に隣接して第２集積回路（３２，１３２）を配置する工程；および
    第１集積回路と第２集積回路の上に封止材料（２８，４６，１３８，１４６）を堆積させる工程；
    から成る方法。
  3. 前記堆積させる工程が、
    第２集積回路を配置する工程の前に、第１集積回路（２２，１２２）の上に封止材料の第１部分（２８，１２８）を堆積させる工程；および
    第２集積回路（３２，１３２）の上に封止材料の第２部分（４６，１４６）を堆積させる工程；
    から成る、請求項２に記載の方法。
  4. パッケージ基板（１２，１１２）が、基板の第２平面（５２，１５２）に沿った支持部材（１８，１１９）をさらに有する、請求項２に記載の方法。
  5. 第２集積回路（３２，１３２）を配置する工程の前に、支持部材（１８，１１９）を除去する工程をさらに含む、請求項４に記載の方法
  6. パッケージ装置（１０，１００）であって、
    第１平面を区画規定する第１表面（５０，１５０）と、第２平面を区画規定する第２表面（５２，１５２）と、第１平面と第２平面の間のキャビティ（２０，１２０）とを有するパッケージ基板（１２，１１２）；
    キャビティの中に配置された第１集積回路（２２，１２２）；および
    キャビティの外でパッケージ基板に接続された第２集積回路（３２，１３２）；
    を備えたパッケージ装置（１０，１００）。
  7. パッケージ装置（１０，１００）であって、
    第１面と第２面を有するパッケージ基板（１２，１１２）；
    第１面の第１パッド（１６，１１６）；
    第２面の第２パッド（１６，１１６）；
    パッケージ基板に実装された第１集積回路（２２，１２２）；
    を備え、第１パッドと第２パッドが試験探針（４４，１４４）を受け取るのに有用であることをさらなる特徴とする、パッケージ装置。
  8. パッケージ基板に実装された第２集積回路（３２，１３２）をさらに備える、請求項７に記載のパッケージ装置。
  9. 第１集積回路（２２，１２２）が第１パッド（１６，１１６）に電気接続され；かつ
    第２集積回路（３２，１３２）が第２パッド（１６，１１６）に電気接続されている、請求項８に記載のパッケージ装置。
  10. 基板（１２，１１２）がキャビティ（２０，１２０）を有することをさらなる特徴とすると共に、第１集積回路（２２，１２２）が該キャビティの中にあることをさらなる特徴とする、請求項９に記載のパッケージ装置。
JP2003543094A 2001-11-08 2002-10-16 半導体パッケージ装置ならびに製作および試験方法 Pending JP2005535103A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/008,800 US6916682B2 (en) 2001-11-08 2001-11-08 Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
PCT/US2002/033083 WO2003041158A2 (en) 2001-11-08 2002-10-16 Semiconductor package device and method of formation and testing

Publications (2)

Publication Number Publication Date
JP2005535103A true JP2005535103A (ja) 2005-11-17
JP2005535103A5 JP2005535103A5 (ja) 2006-01-05

Family

ID=21733752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003543094A Pending JP2005535103A (ja) 2001-11-08 2002-10-16 半導体パッケージ装置ならびに製作および試験方法

Country Status (8)

Country Link
US (1) US6916682B2 (ja)
EP (1) EP1481421A2 (ja)
JP (1) JP2005535103A (ja)
KR (1) KR100926002B1 (ja)
CN (1) CN100477141C (ja)
AU (1) AU2002337875A1 (ja)
TW (1) TWI260076B (ja)
WO (1) WO2003041158A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147226A (ja) * 2006-12-06 2008-06-26 Toppan Printing Co Ltd 半導体装置及びその製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG108245A1 (en) * 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US7573136B2 (en) * 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
US7071545B1 (en) * 2002-12-20 2006-07-04 Asat Ltd. Shielded integrated circuit package
JP3867796B2 (ja) * 2003-10-09 2007-01-10 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4556023B2 (ja) * 2004-04-22 2010-10-06 独立行政法人産業技術総合研究所 システムインパッケージ試験検査装置および試験検査方法
TWI270953B (en) * 2005-08-17 2007-01-11 Advanced Semiconductor Eng Substrate and testing method thereof
KR100690246B1 (ko) * 2006-01-10 2007-03-12 삼성전자주식회사 플립 칩 시스템 인 패키지 제조 방법
US8410594B2 (en) * 2006-01-11 2013-04-02 Stats Chippac Ltd. Inter-stacking module system
US20080251901A1 (en) * 2006-01-24 2008-10-16 Zigmund Ramirez Camacho Stacked integrated circuit package system
DE102006017059B4 (de) * 2006-04-11 2008-04-17 Infineon Technologies Ag Halbleiter-Bauelement-System, sowie Verfahren zum Modifizieren eines Halbleiterbauelements
JP3942190B1 (ja) * 2006-04-25 2007-07-11 国立大学法人九州工業大学 両面電極構造の半導体装置及びその製造方法
KR100782774B1 (ko) * 2006-05-25 2007-12-05 삼성전기주식회사 Ｓｉｐ 모듈
US7973310B2 (en) * 2008-07-11 2011-07-05 Chipmos Technologies Inc. Semiconductor package structure and method for manufacturing the same
TWI573201B (zh) 2008-07-18 2017-03-01 聯測總部私人有限公司 封裝結構性元件
US8742603B2 (en) * 2010-05-20 2014-06-03 Qualcomm Incorporated Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC)
US8664540B2 (en) * 2011-05-27 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer testing using dummy connections
US9472533B2 (en) * 2013-11-20 2016-10-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wire bondable fan-out EWLB package
WO2017111773A1 (en) * 2015-12-23 2017-06-29 Juan Landeros Reverse mounted gull wing electronic package
US9721881B1 (en) 2016-04-29 2017-08-01 Nxp Usa, Inc. Apparatus and methods for multi-die packaging
US20180190776A1 (en) * 2016-12-30 2018-07-05 Sireesha Gogineni Semiconductor chip package with cavity

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2439478A1 (fr) * 1978-10-19 1980-05-16 Cii Honeywell Bull Boitier plat pour dispositifs a circuits integres
US4729061A (en) * 1985-04-29 1988-03-01 Advanced Micro Devices, Inc. Chip on board package for integrated circuit devices using printed circuit boards and means for conveying the heat to the opposite side of the package from the chip mounting side to permit the heat to dissipate therefrom
JPH0821672B2 (ja) 1987-07-04 1996-03-04 株式会社堀場製作所 イオン濃度測定用シート型電極の製造方法
JP2585006B2 (ja) * 1987-07-22 1997-02-26 東レ・ダウコーニング・シリコーン株式会社 樹脂封止型半導体装置およびその製造方法
US5219795A (en) * 1989-02-07 1993-06-15 Fujitsu Limited Dual in-line packaging and method of producing the same
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5172303A (en) * 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
US5383269A (en) * 1991-09-03 1995-01-24 Microelectronics And Computer Technology Corporation Method of making three dimensional integrated circuit interconnect module
US5468994A (en) 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US5291062A (en) * 1993-03-01 1994-03-01 Motorola, Inc. Area array semiconductor device having a lid with functional contacts
US5679978A (en) 1993-12-06 1997-10-21 Fujitsu Limited Semiconductor device having resin gate hole through substrate for resin encapsulation
JP3288840B2 (ja) 1994-02-28 2002-06-04 三菱電機株式会社 半導体装置およびその製造方法
US5747874A (en) * 1994-09-20 1998-05-05 Fujitsu Limited Semiconductor device, base member for semiconductor device and semiconductor device unit
US5998864A (en) 1995-05-26 1999-12-07 Formfactor, Inc. Stacking semiconductor devices, particularly memory chips
JP2725637B2 (ja) * 1995-05-31 1998-03-11 日本電気株式会社 電子回路装置およびその製造方法
AU5989096A (en) 1995-06-07 1996-12-30 Panda Project, The Semiconductor die carrier having double-sided die attach pla te
JPH0917919A (ja) 1995-06-29 1997-01-17 Fujitsu Ltd 半導体装置
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
US5843808A (en) 1996-01-11 1998-12-01 Asat, Limited Structure and method for automated assembly of a tab grid array package
KR0179921B1 (ko) * 1996-05-17 1999-03-20 문정환 적측형 반도체 패키지
US5723907A (en) * 1996-06-25 1998-03-03 Micron Technology, Inc. Loc simm
US6225688B1 (en) 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US5815372A (en) * 1997-03-25 1998-09-29 Intel Corporation Packaging multiple dies on a ball grid array substrate
JP2964983B2 (ja) 1997-04-02 1999-10-18 日本電気株式会社 三次元メモリモジュール及びそれを用いた半導体装置
US5963429A (en) * 1997-08-20 1999-10-05 Sulzer Intermedics Inc. Printed circuit substrate with cavities for encapsulating integrated circuits
JPH11219984A (ja) 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US6133067A (en) * 1997-12-06 2000-10-17 Amic Technology Inc. Architecture for dual-chip integrated circuit package and method of manufacturing the same
FR2772516B1 (fr) * 1997-12-12 2003-07-04 Ela Medical Sa Circuit electronique, notamment pour un dispositif medical implantable actif tel qu'un stimulateur ou defibrillateur cardiaque, et son procede de realisation
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
JP3939429B2 (ja) * 1998-04-02 2007-07-04 沖電気工業株式会社 半導体装置
US6184463B1 (en) * 1998-04-13 2001-02-06 Harris Corporation Integrated circuit package for flip chip
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
JP3512657B2 (ja) 1998-12-22 2004-03-31 シャープ株式会社 半導体装置
US6201302B1 (en) 1998-12-31 2001-03-13 Sampo Semiconductor Corporation Semiconductor package having multi-dies
JP3235589B2 (ja) 1999-03-16 2001-12-04 日本電気株式会社 半導体装置
TW409330B (en) 1999-03-20 2000-10-21 United Microelectronics Corp Repairable multi-chip module package
JP3576030B2 (ja) * 1999-03-26 2004-10-13 沖電気工業株式会社 半導体装置及びその製造方法
US6117704A (en) * 1999-03-31 2000-09-12 Irvine Sensors Corporation Stackable layers containing encapsulated chips
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3418759B2 (ja) * 1999-08-24 2003-06-23 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP2001077293A (ja) * 1999-09-02 2001-03-23 Nec Corp 半導体装置
JP2001094045A (ja) * 1999-09-22 2001-04-06 Seiko Epson Corp 半導体装置
JP3485507B2 (ja) * 1999-10-25 2004-01-13 沖電気工業株式会社 半導体装置
US6344687B1 (en) * 1999-12-22 2002-02-05 Chih-Kung Huang Dual-chip packaging
SG100635A1 (en) * 2001-03-09 2003-12-26 Micron Technology Inc Die support structure
SG108245A1 (en) * 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
US6787916B2 (en) * 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147226A (ja) * 2006-12-06 2008-06-26 Toppan Printing Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
TWI260076B (en) 2006-08-11
KR100926002B1 (ko) 2009-11-09
WO2003041158A2 (en) 2003-05-15
US20030085463A1 (en) 2003-05-08
EP1481421A2 (en) 2004-12-01
WO2003041158A3 (en) 2003-10-23
US6916682B2 (en) 2005-07-12
KR20050037430A (ko) 2005-04-21
CN100477141C (zh) 2009-04-08
AU2002337875A1 (en) 2003-05-19
CN1602548A (zh) 2005-03-30
TW200300283A (en) 2003-05-16

Similar Documents

Publication Publication Date Title
JP2005535103A (ja) 半導体パッケージ装置ならびに製作および試験方法
TWI482261B (zh) 三維系統級封裝堆疊式封裝結構
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
JP3798620B2 (ja) 半導体装置の製造方法
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
KR101370016B1 (ko) 베이스 패키지 상에 다이를 갖는 집적 회로 패키지 시스템
US7598599B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US20080182398A1 (en) Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
KR20100050511A (ko) 몸체-관통 전도성 비아를 갖는 패키징된 집적 회로 장치 및 그 제조 방법
US20080237833A1 (en) Multi-chip semiconductor package structure
KR100800475B1 (ko) 적층형 반도체 패키지 및 그 제조방법
US6903464B2 (en) Semiconductor die package
JP2003243565A (ja) パッケージ化半導体装置およびその製作方法
KR101474189B1 (ko) 집적회로 패키지
CN111312676B (zh) 一种扇出型封装件及其制作方法
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
TWI651827B (zh) 無基板封裝結構
US20080237831A1 (en) Multi-chip semiconductor package structure
US8410598B2 (en) Semiconductor package and method of manufacturing the same
TWI590349B (zh) 晶片封裝體及晶片封裝製程
KR100533761B1 (ko) 반도체패키지
KR100610916B1 (ko) 반도체패키지
KR100592785B1 (ko) 칩 스케일 패키지를 적층한 적층 패키지
KR20140045248A (ko) 집적회로 패키지 제조방법
CN105789072B (zh) 一种面阵列无引脚csp封装件及其制造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051017

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051017

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081111

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090616