KR19990052644A

KR19990052644A - 반도체 패키지 및 그 제조방법 및 그 적층방법

Info

Publication number: KR19990052644A
Application number: KR1019970072154A
Authority: KR
Inventors: 김동유; 권용태
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1997-12-23
Filing date: 1997-12-23
Publication date: 1999-07-15
Also published as: KR100271639B1

Abstract

본 발명은 반도체 패키지 및 그 제조방법 및 그 적층방법에 관한 것으로, 종래에는 칩의 배면부에 방열을 위해 부착된 금속판으로 인하여 열방출 특성이 제한적이며 패키지의 적층이 곤란한 문제점이 있었던 바, 본 발명의 반도체 패키지는 칩이 삽입되는 피씨비 기판에 방열금속판을 부착시키고, 이 피씨비 기판과 방열금속판을 관통하도록 비아홀을 형성하고, 이 비아홀의 내벽을 도금처리한 후 외부단자가 되는 금속핀을 이 비아홀에 삽입함으로써, 패키지의 적층이 가능하여 반도체의 실장밀도를 높일 수 있고 고밀도, 고집적화, 고처리속도로 인하여 패키지에 발생되는 열을 효과적으로 방출시킬 수 있게 한 것이다.

Description

반도체 패키지 및 그 제조방법 및 그 적층방법

본 발명은 반도제 패키지에 관한 것으로, 특히 적층이 가능한 반도체 패키지 및 그 제조방법 및 그 적층방법에 관한 것이다.

첨부한 도 1은 종래의 비지에이(BGA) 패키지를 도시한 종단면도로서, 종래의 비지에이 패키지는 피씨비(PCB)기판(4)을 제작한 후 반도체 칩(7)이 삽입가능한 공간(cavity)을 형성하고 기판(4)의 배면에는 금속판(5)을 접착제(6)로 부착하여 패키지에서 발생하는 열이 방출되도록 하였다.

이후 칩(7)을 상기 기판(4)의 공간에 삽입하여 부착하고, 칩(7)과 기판(4)의 인너리드(inner lead)에 금속와이어(2)를 이용하여 전기적 연결을 행한 후 일정 영역을 에폭시 몰딩 컴파운드(epoxy molding compound)(1)를 이용하여 몰딩을 행하고, 기판(4)에 솔더볼(solder ball)(3)을 부착하여 패키지를 완성하였다.

그러나, 상기와 같은 종래의 반도체 패키지는 칩(7)의 배면부에 방열을 위해 부착된 금속판(5)으로 인하여 패키지의 적층이 곤란한 문제점이 있었다.

또한, 상기 금속판(5)의 구조에 따른 열방출 특성이 제한적이며, 패키지를 마더보드에 실장한 후 솔더링(soldering)의 오픈/쇼트 테스트(open/short test)가 힘든문제점이 있었던 바, 이에 대한 보완이 요구되어 왔다.

따라서, 본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로서, 고밀도, 고집적화, 고처리속도로 인하여 패키지에 발생되는 열을 방출시키기에 적당한 반도체 패키지 및 그 제조방법 및 그 적층방법을 제공하는데 그 목적이 있다.

또한, 패키지의 적층이 가능하여 반도체 패키지의 실장밀도를 높일 수 있는 반도체 패키지 및 그 제조방법 및 그 적층방법을 제공하는데 그 목적이 있다.

도 1은 종래의 비지에이 패키지를 도시한 종단면도.

도 2a 내지 도 2e는 본 발명의 피씨비 기판의 제조공정을 도시한 공정수순도.

도 3은 본 발명의 피씨비 기판을 도시한 평면도.

도 4a는 본 발명의 방열금속판을 도시한 평면도.

도 4b는 본 발명의 방열금속판을 도시한 종단면도.

도 5a는 본 발명의 접착테이프를 도시한 평면도.

도 5b는 본 발명의 접착테이프를 도시한 종단면도.

도 6은 본 발명의 완성된 서브스트레이트를 도시한 종단면도.

도 7a 내지 도 7c는 본 발명의 패키지의 제조공정을 도시한 공정수순도.

도 8a는 본 발명의 솔더링이 부착되어 있는 절연막을 도시한 평면도.

도 8b는 본 발명의 솔더링이 부착되어 있는 절연막을 도시한 종단면도.

도 9는 본 발명의 패키지를 적층하는 것을 도시한 종단면도.

도 10은 본 발명의 적층된 패키지가 마더보드에 실장된 상태를 도시한 종단면도.

도 11은 열방출 향상을 위해 방열판을 추가로 삽입하여 패키지를 적층하는 것을 도시한 종단면도.

도 12는 본 발명의 다른 실시예로서, 솔더볼을 부착한 패키지를 도시한 종단면도.

* 도면의 주요부분에 대한 부호의 설명

21 : 구리막 22 : 절연기판

23 : 비아홀 25 : 칩삽입공

26a,28a : 홀 29 : 칩

32 : 봉지재 34 : 솔더링

37 : 솔더볼 24 : 비아홀 랜드

26 : 방열금속판 28 : 접착테이프

31 : 와이어 33 : 절연막

35 : 금속핀

상기와 같은 목적을 달성하기 위하여 본 발명은 상면에 회로가 형성된 피씨비 기판과, 이 피씨비 기판에 삽입되는 칩과, 이 칩과 상기 피씨비 기판의 인너리드를 전기적으로 연결하는 와이어와, 상기 칩과 상기 와이어를 포함하는 일정면적을 덮는 몰딩부와, 상기 피씨비 기판의 하면에 부착되는 방열금속판과, 상기 피씨비 기판과 상기 방열금속판을 관통하도록 형성되고 그 내벽이 도금처리되는 비아홀과, 상기 비아홀에 삽입되어 외부단자가 되는 금속핀으로 구성되는 것을 특징으로 하는 반도체 패키지가 제공된다.

상기와 같은 본 발명의 목적을 달성하기 위한 제조방법에 있어서는, 상면에 금속막이 덮여있는 절연기판에 비아홀을 형성하고, 상기 비아홀의 내벽을 상기 금속막과 전기적으로 접속되도록 도금하고, 상기 절연기판에 신호 회로 및 비아홀 랜드를 형성하도록 에칭을 실시하고, 상기 절연기판에 칩이 삽입될 수 있는 칩삽입공을 형성하여 피씨비 기판을 완성하는 단계와, 상기 피씨비 기판의 하면에 접착테이프를 부착하고, 이 접착테이프에 방열금속판을 부착하여 서브스트레이트를 완성하는 단계와, 상기 칩삽입공에 칩을 부착하는 단계와, 상기 칩과 상기 피씨비 기판의 인너리드를 연결하도록 와이어를 본딩하는 단계와, 상기 칩과 상기 와이어를 포함하는 일정영역을 봉지재를 이용하여 몰딩하는 단계로 진행되는 것을 특징으로 하는 반도체 패키지 제조방법이 제공된다.

상기 방열금속판과 상기 접착테이프에는 상기 비아홀과 동일한 위치에 홀이 형성되는 것을 특징으로 한다.

또한, 상기와 같은 본 발명의 목적을 달성하기 위한 패키지의 적층방법에 있어서는, 제1 패키지에 솔더링이 형성된 절연막을 얹는 단계와, 이 절연막에 제2 패키지를 얹는 단계와, 상기 제1, 제2 패키지의 비아홀과 상기 솔더링에 금속핀을 삽입하는 단계와, 통상의 리플로우 공정을 통해 상기 솔더링을 용융시켜 각 패키지 사이에 전기적인 연결을 하는 단계로 수행함을 특징으로 하는 반도체 패키지 적층방법이 제공된다.

이하, 본 발명의 반도체 패키지 및 그 제조방법 및 그 적층방법을 첨부한 도면을 참조로 하여 상세히 설명하면 다음과 같다.

첨부한 도 2a 내지 도 2e는 본 발명의 피씨비 기판의 제조공정을 도시한 공정수순도이다.

이에 도시된 바와 같이, 본 발명에 의한 피씨비 기판은 상면에 구리(Cu)막(21)이 덮여있는 절연기판(22)에 비아홀(via hole)(23)을 형성하고 상기 비아홀(23)의 내벽을 상기 구리막(21)과 전기적으로 접속되도록 도금하고, 상기 절연기판(22)에 신호 회로 및 비아홀 랜드(via hole land)(24)를 형성하도록 에칭을 실시하고, 상기절연기판(22)에 칩이 삽입될 수 있는 칩삽입공(25)을 형성하는 공정수순으로 제조된다.

첨부한 도 3은 상기와 같은 수순에 의해 완성된 피씨비 기판을 도시한 평면도로서, 상기 칩삽입공(25)을 중심으로 다수개의 비아홀(23)과 비아홀 랜드(24)가 사각형상을 이루면서 형성되어 있다.

첨부한 도 4a는 본 발명의 방열금속판을 도시한 평면도이고, 도 4b는 본 발명의 방열금속판을 도시한 종단면도이다.

또한, 도 5a는 본 발명의 접착테이프를 도시한 평면도이고, 도 5b는 본 발명의 접착테이프를 도시한 종단면도이다.

이에 도시한 바와 같이, 상기 접착테이프(28)와 방열금속판(26)은 상기 비아홀(23)이 형성된 위치와 동일한 위치로 다수개의 홀(26a)(28a)이 형성되어 있다.

첨부한 도 6은 본 발명의 서브스트레이트를 도시한 종단면도로서, 본 발명의 서브스트레이트는 상기 피씨비 기판의 하면에 상기 접착테이프(28)를 부착시키고, 이 접착테이프(28)에 상기 방열금속판(26)을 부착시켜서 완성한다.

상기와 같이 피씨비 기판에 접착테이프(28)와 방열금속판(26)을 부착하여 서브스트레이트를 완성하면, 상기 서브스트레이트는 상기 피씨비 기판의 비아홀(23)이 상기 방열금속판(26)의 홀(26a)와 연통하게 된다.

첨부한 도 7a 내지 도 7c는 본 발명의 패키지의 제조공정을 도시한 공정수순도로서, 상기와 같이 완성된 서브스트레이트의 칩삽입공(25)에 칩(29)을 부착하고, 상기 칩(29)과 상기 피씨비 기판의 인너리드를 연결하도록 와이어(31)를 본딩하고, 상기 칩(29)과 상기 와이어(31)를 포함하는 일정영역을 봉지재(32)를 이용하여 몰딩하면 본 발명의 반도체 패키지가 완성된다.

상기와 같은 구성의 반도체 패키지는 상기 비아홀(23)에 외부단자가 되는 금속핀을 삽입한 후 이 금속핀을 보드에 부착시킴으로써 실장할 수 있다.

상기와 같은 과정을 통해 제조된 반도체 패키지를 적층시키는 과정을 첨부한 도 9를 참조로 하여 설명하면 다음과 같다.

먼저, 제 1패키지를 상기 방열금속판(26)이 위로 오도록하여 놓고 이 방열금속판(26)의 상면에 솔더링(solder ring)이 형성된 절연막을 얹는다.

상기 절연막은 도 8a 내지 도 8b에 도시한 바와 같이, 고리(ring) 형상의 솔더링(34)이 상기 비아홀(23)과 동일한 위치에 형성되어 있는 형상의 막으로서, 적층되는 패키지 간의 절연을 위해 삽입되는 것이다.

이후 상기 절연막(33) 위에 제2 패키지를 제1 패키지와 동일하게 방열금속판(26)이 위로 오도록 하여 얹고, 상기 제1 패키지와 제2 패키지의 비아홀(23)과 상기 솔더링(34)에 외부 단자로 사용할 수 있는 금속핀(35)을 삽입하고, 통상의 리플로우 공정을 통해 상기 솔더링(34)을 용융시켜 각 패키지 사이에 전기적인 연결을 하는 단계로 패키지의 적층을 수행한다.

첨부한 도 10은 본 발명의 적층된 패키지를 마더보드에 실장한 상태를 도시한 종단면도이다.

이에 도시한 바와 같이, 본 발명의 적층된 패키지는 상기 금속판(35)의 머리부분을 마더보드(40)에 부착시키는 방법으로 실장한다.

첨부한 도 11은 본 발명의 다른 실시예로서, 패키지의 방열금속판(26)에 절연막(33)을 얹기 전 패키지의 열방출 향상을 위해 별도의 방열금속판(41)을 추가로 삽입하여 패키지를 적층하면 종래의 기술보다 뛰어난 열방출 효과를 기대할 수 있다.

또한, 도 12에 도시한 바와 같이, 외부단자로 쓰이는 금속핀에 솔더볼(37)을 부착한 형태의 패키지를 사용할 수 있다.

본 발명에 의해 제작된 반도체 패키지는 적층이 가능하므로 실장밀도를 높일 수 있는 효과가 있다.

또한, 방열판의 부착 및 추가가 용이하므로 고처리속도의 패키지에도 대응할 수 있는 효과가 있다.

또한, 패키지의 외부단자인 금속핀이 패키지를 적층한 후에도 그 일단이 외부로 노출되어 있으므로 패키지를 보드에 실장하고나서 실장불량 테스트의 실시가 용이한 효과가 있다.

Claims

상면에 금속막이 덮여있는 절연기판에 비아홀을 형성하고, 상기 비아홀의 내벽을 상기 금속막과 전기적으로 접속되도록 도금하고, 상기 절연기판에 신호 회로 및 비아홀 랜드를 형성하도록 에칭을 실시하고, 상기 절연기판에 칩이 삽입될 수 있는 칩삽입공을 형성하여 피씨비 기판을 완성하는 단계와, 상기 피씨비 기판의 하면에 접착테이프를 부착하고, 이 접착테이프에 방열금속판을 부착하여 서브스트레이트를 완성하는 단계와, 상기 칩삽입공에 칩을 부착하는 단계와, 상기 칩과 상기 피씨비기판의 인너리드를 연결하도록 와이어를 본딩하는 단계와, 상기 칩과 상기 와이어를 포함하는 일정영역을 봉지재를 이용하여 몰딩하는 단계로 진행되는 것을 특징으로 하는 반도체 패키지 제조방법.
제 1 항에 있어서, 상기 방열금속판과 상기 접착테이프에는 상기 비아홀과 동일한 위치에 홀이 형성되는 것을 특징으로 하는 반도체 패키지 제조방법.
상면에 회로가 형성된 피씨비 기판과, 이 피씨비 기판에 삽입되는 칩과, 이 칩과 상기 피씨비 기판의 인너리드를 전기적으로 연결하는 와이어와, 상기 칩과 상기 와이어를 포함하는 일정면적을 덮는 몰딩부와, 상기 피씨비 기판의 하면에 부착되는 방열금속판과, 상기 피씨비 기판과 상기 방열금속판을 관통하도록 형성되고 그 내벽이 도금처리되는 비아홀과, 상기 비아홀에 삽입되어 외부단자가 되는 금속핀으로 구성되는 것을 특징으로 하는 반도체 패키지.
제 3 항에 있어서, 상기 금속핀에는 솔더볼이 부착되는 것을 특징으로 하는 반도체 패키지.
제1 패키지에 솔더링이 형성된 절연막을 얹는 단계와, 이 절연막에 제2 패키지 를 얹는 단계와, 상기 제1, 제2 패키지의 비아홀과 상기 솔더링에 금속핀을 삽입하는 단계와, 통상의 리플로우 공정을 통해 상기 솔더링을 용융시켜 각 패키지 사이에 전기적인 연결을 하는 단계로 수행함을 특징으로 하는 반도체 패키지 적층방법.
제 5 항에 있어서, 상기 제1 패키지와 상기 절연막 사이에 방열금속판을 삽입하는 것을 특징으로 하는 반도체 패키지 적층방법.