KR20020054511A - 불휘발성 반도체 메모리 장치의 프로그램 방법 - Google Patents

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Abstract

여기에 개시되는 불휘발성 반도체 메모리 장치의 프로그램 방법은 비트 라인 셋업 단계, 웰 바이어스 셋업 단계, 프로그램 단계 및 방전 단계로 이루어진다. 상기 비트 라인 셋업 단계에서는, 포켓 P-웰 영역이 접지 전압으로 바이어스된 상태에서, 페이지 버퍼들에 저장된 데이터 비트들에 따라 접지 전압 및 전원 전압 중 어느 하나가 비트 라인들에 각각 공급된다. 웰 바이어스 셋업 단계에서는, 상기 제 2 웰 영역이 플로팅 상태로 유지되도록 포켓 P-웰 영역에 인가되는 접지 전압이 차단된다. 이러한 조건 하에서, 포켓 P-웰 영역과 공통 소오스 라인 사이의 커플링 커패시턴스 또는 포켓 P-웰 영역과 N-웰 영역 사이의 커플링 커패시턴스를 통해 포켓 P-웰 영역이 상기 접지 전압보다 낮은 커플링 전압으로 바이어스된다. 웰 바이어스 셋업 단계 다음에 이어지는 프로그램 단계에서는, 상기 플로팅 상태의 제 2 웰 영역이 상기 커플링 전압으로 바이어스된 상태에서, 상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압이 공급되고 비선택된 워드 라인들에 패스 전압이 공급된다. 이러한 프로그램 방법에 의하면, 포켓 P-웰 영역이 커패시턴스 커플링을 통해 음의 전압으로 바이어스된다.

Description

불휘발성 반도체 메모리 장치의 프로그램 방법{METHOD FOR PROGRAMMING A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 동일한 행의 인접한 메모리 셀들 사이에 존재하는 기생 모오스 트랜지스터를 통해 흐르는 누설 전류를 차단함과 동시에 스트링 선택 트랜지스터를 통해 흐르는 누설 전류를 차단할 수 있는 불휘발성 반도체 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일예가 NAND형 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들 (예를 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.
NAND형 플래시 메모리 장치와 같은 불 휘발성 반도체 메모리 장치는 전기적으로 소거 및 프로그램 가능한 롬 셀들 (Electrically Erasable and Programmable Read-Only Memory cells)을 포함하며, "플래시 EEPROM 셀들"이라 불린다. 통상적으로, 플래시 EEPROM 셀은 셀 트랜지스터 또는 부유 게이트 트랜지스터 (floating gate transistor)를 포함하며, 상기 트랜지스터는 기판으로서 포켓 P-웰 영역에 형성되며, 서로 소정 간격 떨어진 N형의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 (source and drain regions) 사이의 채널 영역 상에 위치하며 전하들을 저장하는 부유 게이트 (floating gate), 그리고 부유 게이트 상에 위치한 제어 게이트 (control gate)를 포함한다.
이 분야에 잘 알려진 낸드형 플래시 메모리 장치의 어레이 구조가 도 12에 도시되어 있다. 도 12을 참조하면, 메모리 셀 어레이는 포켓 P-웰 영역에 형성되며, 비트 라인들에 각각 대응하는 복수 개의 셀 스트링들 (10)을 포함한다. 포켓P-웰 영역은 P형 반도체 기판의 N-웰 영역 내에 형성된다 (도 2 참조). 도시의 편의상, 도 12에는 2개의 비트 라인들 (BL0, BL1) 및 그에 대응하는 2개의 셀 스트링들 (10)이 도시되어 있다. 각 셀 스트링 (10)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터 (SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터 (GST), 그리고 상기 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들 (MCm) (m=0-15)로 구성된다. 상기 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인에 연결된 드레인 및 스트링 선택 라인 (SSL)에 연결된 게이트를 가지며, 상기 접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (CSL)에 연결된 소오스 및 접지 선택 라인 (GSL)에 연결된 게이트를 갖는다. 그리고, 상기 스트링 선택 트랜지스터 (SSL)의 소오스 및 상기 접지 선택 트랜지스터 (GSL)의 드레인 사이에는 상기 플래시 EEPROM 셀들 (MC15-MC0)이 직렬 연결되며, 상기 셀들 (MC15-MC0)은 대응하는 워드 라인들 (WL15-WL0)에 각각 연결된다.
초기에, 메모리 셀 어레이의 플래시 EEPROM 셀들은, 예를 들면, -3V의 문턱 전압을 갖도록 소거된다. 그 다음에, 플래시 EEPROM 셀들을 프로그램하기 위해서, 소정 시간 동안 선택된 플래시 EEPROM 셀의 워드 라인으로 고전압 (Vpgm)을 그리고 비선택된 워드 라인들에 패스 전압 (Vpass)을 인가함으로써 상기 선택된 메모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 나머지 (선택되지 않은) EEPROM 셀들의 문턱 전압들은 변화되지 않는다.
상기 선택된 워드 라인 상에 연결된 선택되지 않은 플래시 EEPROM 셀들을 프로그램하지 않고 동일한 워드 라인 상에 연결된 선택된 메모리 셀(들)을 프로그램하고자 할 때 한 가지 문제점이 생긴다. 상기 선택된 워드 라인에 프로그램 전압이 인가될 때, 상기 프로그램 전압은 상기 선택된 플래시 EEPROM 셀 뿐만 아니라 동일한 워드 라인을 따라 배열된 선택되지 않은 플래시 EEPROM 셀들에도 인가된다. 상기 워드 라인 상에 연결된 선택되지 않은 플래시 EEPROM 셀, 특히, 상기 선택된 셀에 인접한 플래시 EEPROM 셀이 프로그램된다. 선택된 워드 라인에 연결된 비선택 셀의 의도하지 않은 프로그램은 "프로그램 디스터브 (program disturb)"라 불린다.
상기 프로그램 디스터브를 방지하기 위한 기술들 중 하나는 셀프-부스팅 스킴 (self-boosting scheme)을 이용한 프로그램 금지 방법이다. 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.
상기 셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 따른 동작 타이밍도를 보여주는 도 13를 참조하면, 접지 선택 트랜지스터 (GST)의 게이트에 0V의 전압을 인가함으로써 접지 경로가 차단된다. 선택 비트 라인 (예들 들면, BL0)에는 0V의 전압이 인가되고, 비선택 비트 라인 (예들 들면, BL1)에는 3.3V 또는 5V의 전원 전압 (VCC)이 인가된다. 동시에, 비트 라인 (BL1)에 연결된 스트링 선택 트랜지스터 (SST)의 게이트에 전원 전압을 인가함으로써 스트링 선택 트랜지스터 (SST)의소오스 (또는 프로그램 금지된 셀 트랜지스터의 채널)가 (VCC-Vth) (Vth는 스트링 선택 트랜지스터의 문턱 전압)까지 충전된다. 이때, 상기 스트링 선택 트랜지스터 (SST)는 사실상 차단된다 (또는, 셧 오프된다). 상술한 일련의 동작이 수행되는 구간은 "비트 라인 셋업 구간"이라 불린다.
그 다음에, 선택된 워드 라인에 프로그램 전압 (Vpgm)을 인가하고 선택되지 않은 워드 라인들에 패스 전압 (Vpass)을 인가함으로써 프로그램 금지된 셀 트랜지스터의 채널 전압 (Vchannel)이 부스팅된다. 이는 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다. 상술한 일련의 동작이 수행되는 구간은 "프로그램 구간"이라 불린다. 선택된 메모리 셀의 프로그램이 완료되면, 비트 라인의 전위를 방전하는 방전 동작이 수행된다. 비트 라인 셋업, 프로그램 및 방전 구간 동안, 도 13에 도시된 바와 같이, 포켓 P-웰 영역 (PPWELL)과 N-웰 영역 (NWELL)은 접지 전압으로 바이어스된다.
상술한 셀프-부스팅 스킴을 이용한 프로그램 금지 방법이 플래시 메모리 장치에 사용될 때 한가지 문제점을 갖는다. 구체적으로는, 플래시 메모리 장치의 집적도가 증가됨에 따라 인접한 신호 라인들 사이의 간격이 점차적으로 감소되고, 그 결과 인접한 신호 라인들 사이에 존재하는 기생 커패시턴스 (도 12 참조)를 통해 인접한 신호 라인들 사이의 커플링이 쉽게 생긴다. 예를 들면, 스트링 선택 트랜지스터 (SST)에 인접한 (또는, 바로 아래에 위치한) 메모리 셀 (MC15)을 프로그램하는 경우, 상기 메모리 셀 (MC15)에 연결된 선택 워드 라인 (WL15)에 프로그램 전압(Vpgm)이 인가될 때, 도 13에 도시된 바와 같이, 스트링 선택 라인 (SSL)의 전압 (예를 들면, 전원 전압)이 기생 커패시턴스를 통한 선택 워드 라인 (WL15)과의 커플링으로 인해 전원 전압 (VCC)보다 높게 부스팅된다. 상기 스트링 선택 라인 (SSL)의 전압 상승은 프로그램 금지된 셀 트랜지스터의 채널에 충전된 전하들이 스트링 선택 트랜지스터 (전압 상승에 따라 셧-오프 상태에서 턴 온 상태로 변화됨)를 통해 비트 라인으로 빠져나가게 한다. 즉, 도 13에 도시된 바와 같이, 프로그램 금지된 셀 트랜지스터의 채널 전압 (Vchannel) (또는 금지 전압-Vinhibit)이 스트링 선택 라인 (SSL)의 상승된 전압에 비례하여 △V (워드 라인 대 스트링 선택 라인의 커플링 비 및 프로그램 전압에 의해서 결정됨)만큼 낮아진다. 그러므로, 프로그램 금지된 셀 트랜지스터가 프로그램되는 프로그램 디스터브가 유발된다.
앞서 설명된 프로그램 금지 스킴이 사용될 때 다른 문제점이 생길 수 있다. 즉, 기생 모오스 트랜지스터를 통해 흐르는 누설 전류로 인해 프로그램될 플래시 EEPROM 셀에 인접한 프로그램 금지될 플래시 EEPROM 셀이 "프로그램 디스터브"를 받으며, 이는 이하 상세히 설명된다.
도 12의 점선 A-A'을 따라 절단된 어레이 구조의 단면을 보여주는 도 14을 참조하면, 동일한 워드 라인 (WL14)에 연결된 플래시 EEPROM 셀들은 포켓 P-웰 영역에 형성된 필드 영역들 또는 필드 산화막 영역들 (12)에 의해서 전기적으로 절연되어 있다. 이러한 구조에서는, 인접한 플래시 EEPROM 셀들, 워드 라인 (WL14), 그리고 벌크로서 포켓 P-웰 영역은 기생 모오스 트랜지스터를 형성한다. 인접한 플래시 EEPROM 셀들 중 프로그램 금지될 셀의 채널 영역은 기생 모오스 트랜지스터의드레인 영역으로 작용하고, 프로그램될 셀의 채널 영역은 기생 모오스 트랜지스터의 소오스 영역으로 작용하며, 상기 워드 라인 (WL14)은 기생 모오스 트랜지스터의 게이트로 작용한다. 그리고, 기생 모오스 트랜지스터의 소오스 및 드레인 영역들 사이의 필드 영역 (12)에 접한 포켓 P-웰 영역은 기생 모오스 트랜지스터의 채널 영역으로 작용한다.
상기 워드 라인 (WL14)에 인가되는 프로그램 전압 (Vpgm)이 기생 모오스 트랜지스터의 문턱 전압보다 높은 경우, 기생 모오스 트랜지스터가 턴 온된다. 이는 프로그램 금지될 셀의 채널 영역에서 프로그램될 셀의 채널 영역으로 턴 온된 기생 모오스 트랜지스터를 통해 누설 전류가 흐르게 한다. 그러므로, 상기 프로그램 금지될 셀의 셀프-부스팅된 채널 전압이 낮아지며, 그 결과 상기 프로그램 금지될 플래시 EEPROM 셀은 프로그램 디스터브를 받는다.
이러한 문제점은 기생 모오스 트랜지스터의 문턱 전압을 높임으로써 방지될 수 있다. 필드 영역에 불순물을 주입함으로써 기생 모오스 트랜지스터의 문턱 전압을 높이는 방법이 제안되어 왔다. 하지만, 이러한 불순물 주입 방법은 드레인 영역의 브레이크다운 전압이 낮아지는 단점을 갖는다. 뿐만 아니라, 메모리 셀 어레이의 크기가 감소되는 추세에 의해서 불순물 농도를 높이는 것이 제한된다. 포켓 P-웰 영역을 음의 전압으로 직접 바이어스함으로써 기생 모오스 트랜지스터의 문턱 전압을 높이는 방법이 제안되어 왔다. 하지만, 이러한 방법은 포켓 P-웰 영역을 충전하는 데 많은 시간이 소요되기 때문에 전체적인 프로그램 시간이 증가되는 단점을 갖는다.
본 발명의 목적은 동일한 행의 인접한 메모리 셀들 사이에 형성되는 기생 모오스 트랜지스터 및 스트링 선택 트랜지스터의 문턱 전압을 증가시킴으로써 프로그램 디스터브를 방지할 수 있는 불휘발성 반도체 메모리 장치의 프로그램 방법을 제공하는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 불휘발성 반도체 메모리 장치를 보여주는 블럭도;
도 2는 도 1의 점선 B-B'을 따라 절단된 단면도;
도 3은 도 2의 커패시턴스 성분들을 보여주는 등가 회로도;
도 4는 본 발명의 제 1 실시예에 따른 프로그램 방법을 설명하기 위한 동작 타이밍도;
도 5a 및 도 5b는 로컬 셀프 부스팅 스킴에 따른 워드 라인 선택 방법을 보여주는 도면들;
도 6은 본 발명의 제 1 실시예에 따른 프로그램 방법을 적용한 로컬 셀프 부스팅 동작을 보여주는 동작 타이밍도;
도 7은 본 발명의 제 2 실시예에 따른 불휘발성 반도체 메모리 장치를 보여주는 블럭도;
도 8은 도 7의 점선 C-C'을 따라 절단된 단면도;
도 9은 도 8의 커패시턴스 성분들을 보여주는 등가 회로도;
도 10은 본 발명의 제 2 실시예에 따른 프로그램 방법을 설명하기 위한 동작타이밍도;
도 11은 본 발명의 제 2 실시예에 따른 프로그램 방법을 적용한 로컬 셀프 부스팅 동작을 보여주는 동작 타이밍도;
도 12은 일반적인 불휘발성 반도체 메모리 장치의 어레이 구조를 보여주는 도면;
도 13는 종래 기술의 프로그램 방법에 따른 프로그램 디스터브 현상을 설명하기 위한 동작 타이밍도; 그리고
도 14는 도 12의 점선 A-A'을 따라 절단된 단면도이다.
*도면의 주요부분에 대한 부호 설명*
100, 300 : 메모리 셀 어레이110, 310 : 행 제어 회로
120, 320 : 페이지 버퍼 회로130, 330 : CSL 제어 회로
140, 340 : 웰 바이어스 회로150, 350 : 열 패스 게이트 회로
(구성)
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 프로그램 금지된 셀과 프로그램될 셀 사이에 형성된 기생 모오스 트랜지스터 및 스트링 선택 트랜지스터를 통한 누설 전류를 차단하기 위한 불휘발성 반도체 메모리 장치의 프로그램 방법이 제공된다. 상기 불휘발성 반도체 메모리 장치는 제 1 도전형 (예를 들면, P형)의 반도체 기판에 형성된 제 2 도전형 (예를 들면, N형)의 제 1 웰 영역과; 상기 제 1 웰 영역 내에 형성된 제 1 도전형의 제 2 웰 영역과; 상기 제 2 웰 영역에 형성되며, 복수 개의 스트링들로 이루어진 메모리 셀 어레이와; 상기 각 스트링은 대응하는 비트 라인에 연결된 드레인을 갖는 제 1 선택 트랜지스터, 공통 소오스 라인에 연결된 소오스를 갖는 제 2 선택 트랜지스터, 그리고 상기 제 1 선택 트랜지스터의 소오스와 상기 제 2 선택 트랜지스터의 드레인 사이에 직렬 연결된 복수 개의 메모리 셀들로 구성되고; 상기 스트링들의 제 1 선택 트랜지스터들에 공통 연결된 제 1 선택 라인과; 상기 스트링들의 제 2 선택 트랜지스터들에 공통 연결된 제 2 선택 라인과; 상기 각 스트링의 메모리 셀들에 각각 연결된 복수 개의워드 라인들과; 상기 스트링들 각각에 대응하는 비트 라인들에 각각 연결되고, 상기 메모리 셀 어레이에 프로그램될 데이터 비트들을 임시적으로 저장하는 페이지 버퍼들을 포함한다. 프로그램 방법에 있어서, 먼저, 상기 제 2 웰 영역이 접지 전압으로 바이어스된 상태에서, 상기 페이지 버퍼들에 저장된 데이터 비트들에 따라 상기 접지 전압 및 전원 전압 중 어느 하나가 상기 비트 라인들에 각각 공급된다. 상기 제 2 웰 영역이 플로팅 상태로 유지되도록 상기 제 2 웰 영역에 인가되는 상기 접지 전압이 차단된다. 이러한 조건 하에서, 상기 제 2 웰 영역과 상기 공통 소오스 라인 사이의 커플링 커패시턴스 및 상기 제 2 웰 영역과 상기 제 1 웰 영역 사이의 커플링 커패시턴스 중 어느 하나를 통해 상기 제 2 웰 영역이 상기 접지 전압보다 낮은 커플링 전압으로 바이어스된다. 이후, 상기 플로팅 상태의 제 2 웰 영역이 상기 커플링 전압으로 바이어스된 상태에서, 상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압이 공급되고 비선택된 워드 라인들에 패스 전압이 공급된다.
(작용)
이러한 방법에 의하면, 프로그램 사이클 동안, 커패시턴스 커플링을 이용하여 제 2 웰 영역을 음의 전압으로 바이어스함으로써, 기생 모오스 트랜지스터 및 스트링 선택 트랜지스터의 문턱 전압이 증가된다.
(실시예)
이하, 본 발명의 바람직한 실시예들이 참조도면들에 의거하여 상세히 설명된다. 본 발명에 따른 낸드형 플래시 메모리 장치는 포켓 P-웰 영역에 형성된 메모리셀 어레이를 포함하며, 메모리 장치의 프로그램 사이클은 비트 라인 셋업 구간, 웰 바이어스 셋업 구간, 프로그램 구간 및 방전 구간으로 이루어진다. 프로그램 사이클은 정해진 횟수 내에서 반복적으로 수행되며, 이는 이 분야에 통상적인 지식을 습득한 자들에게 자명하다. 본 발명에 따른 낸드형 플래시 메모리 장치에 따르면, 비트 라인들이 페이지 버퍼들에 각각 로드된 데이터 비트들에 따라 전원 전압 및 접지 전압 중 하나로 충전되는 비트 라인 셋업 구간 후에 그리고 프로그램 구간 이전에, 포켓 P-웰 영역은 플로팅 상태에서 커패시턴스 커플링을 통해 짧은 시간 내에 음의 전압으로 바이어스된다. 포켓 P-웰 영역을 음의 전압으로 바이어스함으로써, 인접한 메모리 셀들 사이의 기생 모오스 트랜지스터 및 스트링 선택 트랜지스터의 문턱 전압들이 증가된다. 이는 기생 모오스 트랜지스터 및 스트링 선택 트랜지스터를 통해 흐르는 누설 전류가 차단될 수 있음을 의미한다. 결과적으로, 스트링 선택 라인에 바로 인접한 워드 라인에 프로그램 전압이 인가될 때 생기는 프로그램 디스터브 뿐만 아니라, 기생 모오스 트랜지스터의 턴-온 현상으로 생기는 프로그램 디스터브를 방지할 수 있다.
본 발명의 제 1 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도가 도 1에 도시되어 있다. 메모리 장치는 메모리 셀 어레이 (100), 행 제어 회로 (110), 페이지 버퍼 회로 (120), 공통 소오스 라인 제어 회로 (130), 그리고 웰 바이어스 회로 (140)를 포함한다. 상기 메모리 셀 어레이 (100)는 포켓 P-웰 영역 내에 형성되고, 포켓 P-웰 영역은 P형 반도체 기판에 형성되는 N-웰 영역 내에 형성된다. 낸드형 플래시 메모리 장치의 메모리 셀 어레이는 비트 라인 방향으로 분리된 복수 개의 메모리 블럭들로 구성되며, 이는 U.S. Patent NO. 5,546,341에 "NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다. 각 메모리 블럭은 대응하는 포켓 P-웰 영역 내에 형성된다. 도시의 편의상, 단지 하나의 메모리 블럭에 대응하는 구성 요소들만이 도 1에 도시되어 있다. 그러므로, 도 1의 메모리 셀 어레이는 메모리 블럭에 대응하는 것이다.
계속해서 도 1을 참조하면, 메모리 셀 어레이 (100)는 열들을 따라 배열된 복수 개의 셀 스트링들 또는 낸드 스트링들 (12)로 이루어진다. 각 셀 스트링 (12)은 스트링 선택 트랜지스터 (SSTm) (m=0,1,2, ..., i)를 포함하며, 스트링 선택 트랜지스터 (SSTm)의 게이트는 스트링 선택 라인 (SSL)에 연결된다. 각 셀 스트링 (12)은 또한 접지 선택 트랜지스터 (GSTm)를 포함하며, 접지 선택 트랜지스터 (GSTm)의 게이트는 접지 선택 라인 (GSL)에 연결된다. 각 셀 스트링 (12)의 스트링 선택 트랜지스터 (SSTm)의 소오스와 접지 선택 트랜지스터 (GSTm)의 드레인 사이에는 복수 개의 메모리 셀들 또는 플래시 EEPROM 셀들 (MCn) (n=0,1,2,...,15)이 직렬 연결된다. 각 셀 스트링 (12)의 EEPROM 셀들 (MCn)의 제어 게이트들은 대응하는 워드 라인들 (WLj)에 각각 연결된다. 각 스트링 선택 트랜지스터 (SSTm)의 드레인은 대응하는 비트 라인 (BLm)에 연결되며, 각 접지 선택 트랜지스터 (GSTm)의 소오스는 공통 소오스 라인 (CSL)에 연결된다. 스트링 선택 라인 (SSL), 워드 라인들 (WLj) 그리고 접지 선택 라인 (GSL)은 행 제어 회로 (110)에 전기적으로 연결된다.
상기 행 제어 회로 (110)는 프로그램 사이클의 비트 라인 셋업 구간, 웰 바이어스 셋업 구간, 프로그램 구간 및 방전 구간에 따라 상기 선택 라인들 (SSL,GSL) 및 상기 워드 라인들 (WL0∼WL15)의 전위를 제어하며, 이는 이후 상세히 설명된다. 상기 페이지 버퍼 회로 (120)는 비트 라인들 (BLi)에 각각 대응하는 페이지 버퍼들을 포함한다. 읽기 사이클 동안, 각 페이지 버퍼는 선택된 셀로부터 데이터를 감지하는 기능을 수행하고, 상기 감지된 데이터는 열 패스 게이트 회로 (150)를 통해 데이터 출력 버퍼 (미도시됨)로 전달된다. 프로그램 사이클 동안, 각 페이지 버퍼는 열 패스 게이트 회로 (150)를 통해 입출력 버퍼로부터 인가되는 데이터를 임시적으로 저장하는 기능을 수행한다. 즉, 페이지 버퍼는 데이터 감지 및 래치 기능을 갖는다.
상기 공통 소오스 라인 (CSL)은 공통 소오스 라인 제어 회로 (130)에 연결된다. 상기 공통 소오스 라인 제어 회로 (130)는 프로그램 사이클 동안 상기 공통 소오스 라인 (CSL)의 전위를 제어하며, 이는 이후 상세히 설명된다. 상기 웰 바이어스 회로 (140)는 N-웰 영역과 포켓 P-웰 영역에 프로그램 사이클의 각 구간에 필요한 전위를 공급한다. 웰 바이어스 회로 (140)는, 예를 들면, NMOS 트랜지스터 (MN1)로 구성된다. 상기 NMOS 트랜지스터 (MN1)의 게이트는 제어 신호 (PPWELLCTL)를 받아들이도록 연결되고, 상기 NMOS 트랜지스터 (MN1)의 소오스는 접지되며, 상기 NMOS 트랜지스터 (MN1)의 드레인은 N-웰 영역과 포켓 P-웰 영역에 공통으로 연결된다. 즉, 본 발명의 제 1 실시예에 따른 플래시 메모리 장치는 공통 웰 바이어스 구조를 갖는다.
도 1의 점선 B-B'을 따라 절단된 단면을 보여주는 도 2를 참조하면, P형 반도체 기판 (200)에는 N-웰 영역 (210)이 형성되고, 상기 N-웰 영역 (210) 내에는포켓 P-웰 영역 (220)이 형성된다. 상기 포켓 P-웰 영역 (220)에는 N형의 소오스 및 드레인 영역들을 갖는 부유 게이트 트랜지스터의 메모리 셀들, 스트링 선택 트랜지스터 그리고 접지 선택 트랜지스터가 형성된다. 상기 N-웰 영역 (210)과 상기 포켓 P-웰 영역 (220)은 웰 바이어스 회로 (140)로부터 제공되는 Vppwell 전압으로 공통 바이어스된다. 여기서, 비트 라인과 포켓 P-웰 영역 사이에는 커플링 커패시턴스 (coupling capacitance) (CCBL-PPWELL)와 접합 커패시턴스 (junction capacitance) (CJBL-PPWELL)가 존재한다. 공통 소오스 라인 (CSL)과 포켓 P-웰 영역 (220) 사이에는 접한 커패시턴스 (CCSL-PPWELL)가 존재하고, 포켓 P-웰 영역 (220)과 반도체 기판 (200) 사이에는 접합 커패시턴스 (CPPWELL-PSUB)가 존재한다. 도 2에 도시된 커패시턴스 성분들의 등가 회로가 도 3에 도시되어 있다. 도 3에서, 비트 라인 (BL)과 포켓 P-웰 영역 (220) 사이의 커패시턴스 (CBL-PPWEL)는 커플링 커패시턴스 (CCBL-PPWELL) 성분과 접합 커패시턴스 (CJBL-PPWELL) 성분을 합한 것이다. 포켓 P-웰 영역 (220)과 반도체 기판 (200) 사이의 커패시턴스 (CPPWELL-PSUB)는 포켓 P-웰 영역 (220)과 N-웰 영역 (210)이 공통으로 연결되어 있기 때문에 N-웰 영역 (210)과 반도체 기판 (200) 사이의 접합 커패시턴스에 해당한다.
도 4는 본 발명의 제 1 실시예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 동작 타이밍도이다. 이하, 본 발명의 제 1 실시예에 따른 프로그램 방법이 참조 도면들에 의거하여 상세히 설명된다. 앞서 설명된 바와 같이, 프로그램 사이클은 비트 라인 셋업 구간, 웰 바이어스 셋업 구간, 프로그램 구간 및 방전 구간으로 이루어지며, 정해진 횟수 내에서 반복적으로 수행될 것이다. 설명의 편의상, 2개의 비트 라인들 (BL0, BL1)을 이용하여 플래시 메모리 장치의 프로그램 방법이 설명된다. 프로그램될 데이터 비트들 "0", "1"이 비트 라인들 (BL0, BL1)에 대응하는 페이지 버퍼들에 각각 로드되었다고 가정하자. "0" 데이터 비트를 래치한 페이지 버퍼에 대응하는 비트 라인 (BL0)은 선택 비트 라인이라 칭하고, "1" 데이터 비트를 래치한 페이지 버퍼에 대응하는 비트 라인 (BL1)은 비선택 비트 라인이라 칭한다.
비트 라인 셋업 구간 동안, 스트링 선택 라인 (SSL)에는 전원 전압 (VCC)보다 높은 제 1 패스 전압 (Vpass1)이 인가되고, 공통 소오스 라인 (CSL)에는 전원 전압 (VCC)이 인가되며, 접지 선택 라인 (GSL)에는 접지 전압 (GND)이 인가된다. 제어 신호 (PPWELLCTL)가 전원 전압 (VCC)의 하이 레벨로 유지되기 때문에, N-웰 영역과 포켓 P-웰 영역은 웰 바이어스 회로 (140)의 NMOS 트랜지스터 (MN1)를 통해 접지된다. 모든 워드 라인들 (WL0WL15)에는 제 1 패스 전압 (Vpass1)이 인가된다. 그리고, 비트 라인 (BL1)은 대응하는 페이지 버퍼에 로드된 데이터 비트 "1"에 따라 전원 전압 (VCC)으로 발전되는 반면에, 비트 라인 (BL0)에 대응하는 페이지 버퍼에 로드된 데이터 비트 "0"에 따라 접지 전압 (GND)으로 유지된다. 비트 라인 (BL1)의 전위가 접지 전압 (GND)에서 전원 전압 (VCC)으로 발전될 때, 포켓 P-웰 영역의 전위가 바운싱된다. 그렇게 바운싱된 전압은 웰 바이어스 회로 (140)의 NMOS 트랜지스터 (MN1)를 접지 전압 (GND)까지 낮아진다.
이 실시예에 있어서, 상기 제 1 패스 전압 (Vpass1)은 프로그램 상태를 갖는 메모리 셀 또는 스트링 선택 트랜지스터를 턴 온시키기에 충분한 레벨이며, 다음의 수학식을 만족하는 전압이다.
여기서, Vth는 프로그램 상태를 갖는 메모리 셀의 문턱 전압을 나타내고, VBL은 비트 라인 전압을 나타내며, Vpass2은 프로그램 구간에서 선택되지 않은 워드 라인에 인가되는 전압 (이후, "제 2 패스 전압"이라 칭함)을 나타낸다.
상기 스트링 선택 라인 (SSL)에 제 1 패스 전압 (Vpass1)을 인가함으로써, 비트 라인 (BL1)에 대응하는 스트링 내의 프로그램 금지될 메모리 셀의 채널 영역이 전원 전압 (VCC)으로 충분히 프리챠지된다. 그리고, 비트 라인 셋업 구간 동안 모든 워드 라인들 (WL0-WL15)에 제 1 패스 전압 (Vpass1)을 인가함으로써, 동일한 스트링 (비트 라인 (BL1)에 대응함) 내의 나머지 메모리 셀들의 이전 프로그램 상태에 관계없이 항상 일정한 부스팅 전압이 얻어진다.
비트 라인 셋업 구간 다음에 이어지는 웰 바이어스 셋업 구간에서는 포켓 P-웰 영역이 공통 소오스 라인과 포켓 P-웰 영역 사이의 커패시턴스 커플링을 통해 음의 전압으로 바이어스된다. 좀 더 구체적으로 설명하면, 다음과 같다. 제어 신호 (PPWELLCTL)가 하이 레벨에서 로우 레벨로 천이되며, 웰 바이어스 회로 (140)의 NMOS 트랜지스터 (MN1)가 턴 오프된다. 이는 포켓 P-웰 영역이 플로팅 상태로 유지됨을 의미한다. 이때, 도 4에 도시된 바와 같이, 공통 소오스 라인 (CSL)의 전위가 전원 전압 (VCC)에서 커플링 유도 전압으로서 Vcsl 전압 (예를 들면, 약 1.4V)까지 낮아진다. 여기서, 커플링 유도 전압으로서 Vcsl 전압은 접지 선택 트랜지스터 (GSTm)의 펀치 스루 (punch through)를 막기에 충분한 전압이다. 포켓 P-웰 영역의 전위 (PPWELL)는, 공통 소오스 라인 (CSL)의 전압 변화 (△V)에 비례하여, 공통 소오스 라인 (CSL)과 포켓 P-웰 영역 사이의 커패시턴스 커플링에 의해 커플링 전압으로서 음의 전압 (Vfi) (예를 들면, -0.1V 또는 그 보다 낮은 전압)으로 낮아진다.
여기서, Vfi 전압은 선택된 워드 라인에 프로그램 전압이 인가될 때 기생 모오스 트랜지스터를 턴 오프시키기에 충분한 레벨이다. 또는, Vfi 전압은 선택된 워드 라인에 프로그램 전압이 인가될 때 스트링 선택 트랜지스터를 통한 누설 전류를 차단하기에 충분한 레벨이다. 이 실시예에 있어서, Vfi 전압 레벨은 공통 소오스 라인 (CSL)과 포켓 P-웰 영역 사이의 커플링 비에 의해서 결정된다.
포켓 P-웰 영역이 음의 전압 (Vfi)으로 바이어스됨에 따라, 소오스-벌크(포켓 P-웰 영역) 전압 (VSB)이 전압 (Vfi) 레벨 만큼 증가된다. 그러므로, 기생 모오스 트랜지스터의 문턱 전압 및 스트링 선택 트랜지스터의 문턱 전압이, 다음의 수학식에서 알 수 있듯이, 증가된 전압 (VSB)에 비례하여 높아진다.
도 4에 도시된 바와 같이, 스트링 선택 라인 (SSL)의 전압은 포켓 P-웰 영역이 충분히 음의 전압으로 바이어스될 때까지 제 1 패스 전압 (Vpass1)으로 유지된다. 이는 포켓 P-웰 영역이 커패시턴스 커플링에 의해서 음의 전압으로 낮아질 때, 프로그램 금지 채널의 전압 또는 "1" 데이터 비트에 대응하는 스트링의 채널 전압이 커패시턴스 커플링에 의해서 낮아지는 것을 방지하기 위함이다. 스트링 선택 라인 (SSL)의 전압이 웰 바이어스 셋업 구간에서 전원 전압 (VCC)이 될 때, 비트 라인 (BL1)과 그에 대응하는 스트링 (12)은 전기적으로 절연된다. 즉, 비트 라인 (BL1)에 대응하는 스트링 (12)은 플로팅된다.
계속해서, 실질적인 프로그램 동작이 시작되면, 선택된 워드 라인 (예를 들면, WL15)에는 프로그램 전압 (Vpgm)이 인가되고 선택되지 않은 워드 라인들 (WL0-WL14)에는 제 2 패스 전압 (Vpass2)이 인가된다. 상기 비트 라인 (BL0) 및 상기 선택 워드 라인 (WL15)에 의해서 정의된 플래시 EEPROM 셀 (MC15)은 F-N 터널링 효과에 의해서 프로그램된다. 앞서 설명된 바와 같이, 비선택 비트 라인 (BL1)에 대응하는 셀 스트링 (12)이 플로팅되기 때문에, 상기 비선택 비트 라인 (BL1) 및 상기 선택 워드 라인 (WL15)에 의해서 정의된 플래시 EEPROM 셀 (MC15), 즉, 프로그램 금지 셀의 채널 전압은 셀프-부스팅 메카니즘에 따라 F-N 터널링을 방지하기에 충분한 전압까지 부스팅된다.
이때, 포켓 P-웰 영역이 음의 전압 (Vfi)으로 바이어스되어 있기 때문에, 선택된 워드 라인 상의 인접한 메모리 셀들 사이에 형성되는 기생 모오스 트랜지스터의 문턱 전압이 프로그램 전압 (Vpgm)보다 높아진다. 그러므로, 기생 모오스 트랜지스터는 턴 오프되며 (또는 기생 모오스 트랜지스터를 통한 누설 경로가 차단되며), 셀프-부스팅 스킴에 따라 증가된 프로그램 금지된 메모리 셀의 부스팅된 채널 전압은 손실없이 그대로 유지된다. 또한, 스트링 선택 라인의 전압이 인접한 워드 라인에 프로그램 전압 (Vpgm)이 인가됨에 따라 바운싱되더라도, 스트링 선택 트랜지스터는 셧-오프 상태로 유지된다. 이는 스트링 선택 트랜지스터 (SSTm)의 문턱 전압이 포켓 P-웰 영역에 바이어스된 음의 전압에 따라 증가되기 때문이다. 결론적으로, 기생 모오스 트랜지스터 및 스트링 선택 트랜지스터를 통해 흐르는 누설 전류로 인한 프로그램 디스터브가 방지된다.
프로그램 동작이 완료된 후, 방전 구간 동안, 비트 라인들 (BL0, BL1), 워드 라인들 (WL0∼WL15)의 전위가 방전되고 페이지 버퍼들이 초기화된다. 그리고, 제어 신호 (PPWELLCTL)가 방전 구간에서 로우 레벨에서 하이 레벨로 천이하기 때문에, 포켓 P-웰 영역 및 N-웰 영역은 웰 바이어스 회로 (140)의 NMOS 트랜지스터 (MN1)를 통해 접지된다. 이 실시예에 있어서, 상기 포켓 P-웰 영역은 웰 바이어스 셋업 구간 및 프로그램 구간 동안 플로팅 상태로 유지된다.
본 발명의 낸드형 플래시 메모리 장치에는 셀프-부스팅 스킴 대신 로컬 셀프-부스팅 스킴이 적용될 수 있다. 로컬 셀프-부스팅 스킴은 선택된 워드 라인에 연결된 비선택 메모리 셀의 의도하지 않은 프로그램 즉, "프로그램 디스터브"을 방지하기 위한 다른 프로그램 금지 방법이다. 로컬 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,715,194에 "BIAS SCHEME OF PROGRAM INHIBIT FOR RANDOM PROGRAMMING IN A NAND FLASH MEMORY"라는 제목으로 그리고 U.S. Patent No. 6,061,270에 "METHOD FOR PROGRAMMING A NON-VOLATILE MEMORY DEVICE WITH PROGRAM DISTURB CONTROL"라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.
상기 로컬 셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 있어서, 도 5b에 도시된 바와 같이, 선택 워드 라인에 인접한 2개의 비선택 워드 라인들 (이후, "디커플 워드 라인 (decouple word line)"이라 칭함)에는 0V의 전압이 인가된다. 또는, 도 5a에 도시된 바와 같이, 접지 선택 라인 방향으로 선택 워드 라인에 인접한 비선택 워드 라인 (즉, 디커플 워드 라인)에만 0V의 전압이 인가된다. 이때, 도 6에 도시된 바와 같이, 다른 비선택 워드 라인들에 제 2 패스 전압 (Vpass2) (예를 들면, 10V)이 인가된 후, 상기 선택 워드 라인에 프로그램 전압 (Vpgm)이 인가된다. 이러한 바이어스 스킴에 의해서, 셀프-부스팅된 셀 트랜지스터의 채널은 선택된 워드 라인에 제한되고 프로그램 금지된 셀 트랜지스터의 채널 부스팅 전압은 상기 셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 비해서 증가된다. 그러므로, 프로그램 금지된 셀 트랜지스터의 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않으며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다.
이러한 로컬 셀프-부스팅 스킴 역시 스트링 선택 라인 (SSL)에 인접한 워드 라인에 연결된 셀을 프로그램할 때 프로그램 금지된 셀에 프로그램 디스터브가 발생되는 문제점을 갖는다. 또한, 동일한 워드 라인 상의 인접한 메모리 셀들 사이에 형성된 기생 모오스 트랜지스터가 턴 온됨에 따라 프로그램 금지된 셀에 프로그램 디스터브가 발생되는 문제점을 갖는다. 이러한 문제점들 역시 본 발명의 제 1 실시예에 따른 프로그램 방법에 의해서 방지될 수 있음은 자명하다.
도 7은 본 발명의 제 2 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블럭도이다. 제 2 실시예에 따른 메모리 장치는 메모리 셀 어레이 (300), 행 제어 회로 (310), 페이지 버퍼 회로 (320), 공통 소오스 라인 제어 회로 (330), 그리고 웰 바이어스 회로 (340)를 포함한다. 상기 메모리 셀 어레이 (300), 상기 페이지 버퍼 회로 (320) 그리고 열 패스 게이트 회로 (350)는 제 1 실시예와 동일하며, 그것에 대한 설명은 그러므로 생략된다.
상기 행 제어 회로 (310)는 프로그램 사이클의 비트 라인 셋업 구간, 웰 바이어스 셋업 구간, 프로그램 구간 및 방전 구간에 따라 상기 선택 라인들 (SSL, GSL) 및 상기 워드 라인들 (WL0∼WL15)의 전위를 제어하며, 이는 이후 상세히 설명된다. 상기 공통 소오스 라인 (CSL)에 연결된 공통 소오스 라인 제어 회로 (330)는 프로그램 사이클의 비트 라인 셋업 구간, 웰 바이어스 셋업 구간 그리고 프로그램 구간 동안 상기 공통 소오스 라인 (CSL)의 전위가 Vcsl 전압 (예를 들면, 약 1.4V)으로 유지되도록 제어한다.
본 발명의 제 2 실시예에 따른 상기 웰 바이어스 회로 (340)는 N-웰 영역과 포켓 P-웰 영역에 프로그램 사이클의 각 구간에 필요한 전위를 별도로 공급한다. 웰 바이어스 회로 (340)는, 예를 들면, NMOS 트랜지스터 (MN2) 및 인버터로 동작하는 PNMOS 및 NMOS 트랜지스터들 (MP1, MN2)로 구성된다. 상기 NMOS 트랜지스터 (MN2)의 게이트는 제어 신호 (PPWELLCTL)를 받아들이도록 연결되고, 상기 NMOS 트랜지스터 (MN2)의 소오스는 접지되며, 상기 NMOS 트랜지스터 (MN2)의 드레인은 포켓 P-웰 영역에 연결된다. NMOS 및 PMOS 트랜지스터들 (MN3, MP1)은 제어 신호 (NWELLCTL)에 의해서 공통으로 제어되며, 그것의 공통 드레인 노드는 N-웰 영역에 연결된다. 즉, 본 발명의 제 2 실시예에 따른 플래시 메모리 장치의 N-웰 영역과 포켓 P-웰 영역은 개별적으로 바이어스된다.
이러한 웰 바이어스 구조에 따른 커패시턴스 성분들이 도 8에 도시되어 있고, 커패시턴스 성분들의 등가 회로가 도 9에 도시되어 있다. 도 8 및 도 9에서 알 수 있듯이, 포켓 P-웰 영역과 N-웰 영역 사이에 그리고 N-웰 영역과 반도체 기판 사이에는 각각 접합 커패시턴스 성분들 (CPPWELL-NWELL) 및 (CNWELL-PSUB)이 존재한다. 도 9에서, 비트 라인과 포켓 P-웰 영역 사이의 커패시턴스 (CBL-PPWEL)는 커플링 커패시턴스 (CCBL-PPWELL) 성분과 접합 커패시턴스 (CJBL-PPWELL) 성분을 합한 것이다.
도 10은 본 발명의 제 2 실시예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 동작 타이밍도이다. 이하, 본 발명의 제 2 실시예에 따른 프로그램 방법이 참조 도면들에 의거하여 상세히 설명된다. 앞서 설명된 바와 같이, 프로그램 사이클은 비트 라인 셋업 구간, 웰 바이어스 셋업 구간, 프로그램 구간 및 방전 구간으로 이루어지며, 정해진 횟수 내에서 반복적으로 수행될 것이다. 설명의 편의상, 2개의 비트 라인들 (BL0, BL1)을 이용하여 플래시 메모리 장치의 프로그램 방법이설명된다. 프로그램될 데이터 비트들 "01"이 비트 라인들 (BL0, BL1)에 대응하는 페이지 버퍼들에 각각 로드되었다고 가정하자. "0" 데이터 비트를 래치한 페이지 버퍼에 대응하는 비트 라인 (BL0)은 선택 비트 라인이라 칭하고, "1" 데이터 비트를 래치한 페이지 버퍼에 대응하는 비트 라인 (BL1)은 비선택 비트 라인이라 칭한다.
비트 라인 셋업 구간 동안, 스트링 선택 라인 (SSL)에는 전원 전압 (VCC)보다 높은 제 1 패스 전압 (Vpass1)이 인가되고, 공통 소오스 라인 (CSL)에는 Vcsl 전압 (예를 들면, 약 1.4V)이 인가되며, 접지 선택 라인 (GSL)에는 접지 전압 (GND)이 인가된다. 여기서, Vcsl 전압은 접지 선택 트랜지스터 (GSTm)의 펀치 스루 (punch through)를 막기에 충분한 전압이다. 제어 신호 (PPWELLCTL)가 전원 전압 (VCC)의 하이 레벨로 유지되기 때문에, 포켓 P-웰 영역은 웰 바이어스 회로 (340)의 NMOS 트랜지스터 (MN2)를 통해 접지된다. 제 2 실시예에 있어서, 제 1 패스 전압 (Vpass1)은 제 1 실시예의 그것과 동일한 전압이다.
계속해서, 제어 신호 (NWELLCTL)가 접지 전압 (GND)의 로우 레벨로 유지되기 때문에, N-웰 영역은 웰 바이어스 회로 (340)의 PMOS 트랜지스터 (MP1)를 통해 전원 전압 (VCC)에 연결된다. 모든 워드 라인들 (WL0WL15)에는 제 1 패스 전압 (Vpass1)이 인가된다. 그리고, 비트 라인 (BL1)은 대응하는 페이지 버퍼에 로드된 데이터 비트 "1"에 따라 전원 전압 (VCC)으로 발전되는 반면에, 비트 라인 (BL0)에 대응하는 페이지 버퍼에 로드된 데이터 비트 "0"에 따라 접지 전압 (GND)으로 유지된다. 비트 라인 (BL1)의 전위가 접지 전압 (GND)에서 전원 전압 (VCC)으로 발전될때, 포켓 P-웰 영역의 전위가 바운싱된다. 그렇게 바운싱된 전압은 웰 바이어스 회로 (340)의 NMOS 트랜지스터 (MN2)를 접지 전압 (GND)까지 낮아진다.
비트 라인 셋업 구간 다음에 이어지는 웰 바이어스 셋업 구간에는 포켓 P-웰 영역이 포켓 P-웰 영역과 N-웰 영역 사이의 커패시턴스 커플링을 통해 음의 전압으로 바이어스된다. 좀 더 구체적으로 설명하면, 다음과 같다. 제어 신호 (PPWELLCTL)가 하이 레벨에서 로우 레벨로 천이되며, 웰 바이어스 회로 (140)의 NMOS 트랜지스터 (MN1)가 턴 오프된다. 이는 포켓 P-웰 영역이 플로팅 상태로 유지됨을 의미한다. 이때, 도 10에 도시된 바와 같이, 제어 신호 (NWELLCTL)가 전원 전압의 하이 레벨에서 접지 전압의 로우 레벨로 천이한다. 이때, 포켓 P-웰 영역의 전위 (PPWELL)는, N-웰 영역의 전압 변화 (△V)에 비례하여, N-웰 영역과 포켓 P-웰 영역 사이의 커패시턴스 커플링에 의해 커플링 전압으로서 음의 전압 (Vfi) (예를 들면, -0.1V 또는 그 보다 낮은 전압)으로 낮아진다.
여기서, Vfi 전압은 선택된 워드 라인에 프로그램 전압이 인가될 때 기생 모오스 트랜지스터를 턴 오프시키기에 충분한 레벨이다. 또는, Vfi 전압은 선택된 워드 라인에 프로그램 전압이 인가될 때 스트링 선택 트랜지스터를 통한 누설 전류를 차단하기에 충분한 레벨이다. 이 실시예에 있어서, Vfi 전압 레벨은 포켓 P-웰 영역 및 N-웰 영역 사이의 커플링 비에 의해서 결정된다.
포켓 P-웰 영역이 음의 전압 (Vfi)으로 바이어스됨에 따라, 소오스-벌크(포켓 P-웰 영역) 전압 (VSB)이 전압 (Vfi) 만큼 증가된다. 그러므로, 기생 모오스 트랜지스터의 문턱 전압 및 스트링 선택 트랜지스터의 문턱 전압이, [수학식 3]에서 알 수 있듯이, 증가된 전압 (VSB)에 비례하여 높아진다.
제 1 실시예와 마찬가지로, 도 10에 도시된 바와 같이, 스트링 선택 라인 (SSL)의 전압은 포켓 P-웰 영역이 충분히 음의 전압으로 바이어스될 때까지 제 1 패스 전압 (Vpass1)으로 유지된다. 이후, 스트링 선택 라인 (SSL)의 전압이 전원 전압 (VCC)이 될 때, 비트 라인 (BL1)과 그에 대응하는 스트링 (12)은 전기적으로 절연된다. 즉, 비트 라인 (BL1)에 대응하는 스트링 (12)은 플로팅된다.
계속해서, 실질적인 프로그램 동작이 시작되면, 선택된 워드 라인 (예를 들면, WL15)에는 프로그램 전압 (Vpgm)이 인가되고 선택되지 않은 워드 라인들 (WL0-WL14)에는 제 2 패스 전압 (Vpass2)이 인가된다. 상기 비트 라인 (BL0) 및 상기 선택 워드 라인 (WL15)에 의해서 정의된 플래시 EEPROM 셀 (MC15)은 F-N 터널링 효과에 의해서 프로그램된다. 앞서 설명된 바와 같이, 비선택 비트 라인 (BL1)에 대응하는 셀 스트링 (12)이 플로팅되기 때문에, 상기 비선택 비트 라인 (BL1) 및 상기 선택 워드 라인 (WL15)에 의해서 정의된 플래시 EEPROM 셀 (MC15), 즉, 프로그램 금지 셀의 채널 전압은 셀프-부스팅 메카니즘에 따라 F-N 터널링을 방지하기에 충분한 전압까지 부스팅된다.
이때, 포켓 P-웰 영역이 음의 전압 (Vfi)으로 바이어스되어 있기 때문에, 선택된 워드 라인 상의 인접한 메모리 셀들 사이에 형성되는 기생 모오스 트랜지스터의 문턱 전압이 프로그램 전압 (Vpgm)보다 높아진다. 그러므로, 기생 모오스 트랜지스터는 턴 오프되며 (또는 기생 모오스 트랜지스터를 통한 누설 경로가 차단되며), 셀프-부스팅 스킴에 따라 증가된 프로그램 금지된 메모리 셀의 부스팅된 채널 전압은 손실없이 그대로 유지된다. 또한, 스트링 선택 라인의 전압이 인접한 워드 라인에 프로그램 전압 (Vpgm)이 인가됨에 따라 바운싱되더라도, 스트링 선택 트랜지스터는 셧-오프 상태로 유지된다. 이는 스트링 선택 트랜지스터 (SSTm)의 문턱 전압이 포켓 P-웰 영역에 바이어스된 음의 전압에 따라 증가되기 때문이다. 결론적으로, 기생 모오스 트랜지스터 및 스트링 선택 트랜지스터를 통해 흐르는 누설 전류로 인한 프로그램 디스터브가 방지된다.
프로그램 동작이 완료된 후, 방전 구간 동안, 비트 라인들 (BL0, BL1), 워드 라인들 (WL0∼WL15)의 전위가 방전되고 페이지 버퍼들이 초기화된다. 그리고, 제어 신호 (PPWELLCTL)가 방전 구간에서 로우 레벨에서 하이 레벨로 천이하기 때문에, 포켓 P-웰 영역은 웰 바이어스 회로 (340)의 NMOS 트랜지스터 (MN2)를 통해 접지된다. 제어 신호 (NWELLCTL)는 방전 동작이 종료될 때까지 하이 레벨로 유지된다. 이 실시예에 있어서, 상기 포켓 P-웰 영역은 웰 바이어스 셋업 구간 및 프로그램 구간 동안 플로팅 상태로 유지된다.
본 발명의 제 2 실시예에 따른 프로그램 방법이 앞서 설명된 로컬 셀프 부스팅 스킴을 갖는 메모리 장치에 적용되는 경우, 로컬 셀프 부스팅을 이용한 프로그램 방법을 보여주는 동작 타이밍도가 도 11에 도시되어 있다. 이러한 로컬 셀프-부스팅 스킴 역시 스트링 선택 라인 (SSL)에 인접한 워드 라인에 연결된 셀을 프로그램할 때 프로그램 금지된 셀에 프로그램 디스터브가 발생되는 문제점을 갖는다. 또한, 동일한 워드 라인 상의 인접한 메모리 셀들 사이에 형성된 기생 모오스 트랜지스터가 턴 온됨에 따라 프로그램 금지된 셀에 프로그램 디스터브가 발생되는 문제점을 갖는다. 이러한 문제점들 역시 본 발명의 제 2 실시예에 따른 프로그램 방법에 의해서 방지될 수 있음은 자명하다.
상술한 바와 같이, 프로그램 사이클 동안, 커패시턴스 커플링을 이용하여 포켓 P-웰 영역을 음의 전압으로 바이어스함으로써, 기생 모오스 트랜지스터 및 스트링 선택 트랜지스터의 문턱 전압이 증가된다. 그 결과, 기생 모오스 트랜지스터 및 스트링 선택 트랜지터를 통해 흐르는 누설 전류로 인한 프로그램 디스터브를 방지할 수 있다.

Claims (68)

  1. 제 1 도전형의 반도체 기판에 형성된 제 2 도전형의 제 1 웰 영역과; 상기 제 1 웰 영역 내에 형성된 제 1 도전형의 제 2 웰 영역과; 상기 제 2 웰 영역에 형성되며, 복수 개의 스트링들로 이루어진 메모리 셀 어레이와; 상기 각 스트링은 대응하는 비트 라인에 연결된 드레인을 갖는 제 1 선택 트랜지스터, 공통 소오스 라인에 연결된 소오스를 갖는 제 2 선택 트랜지스터, 그리고 상기 제 1 선택 트랜지스터의 소오스와 상기 제 2 선택 트랜지스터의 드레인 사이에 직렬 연결된 복수 개의 메모리 셀들로 구성되고; 상기 스트링들의 제 1 선택 트랜지스터들에 공통 연결된 제 1 선택 라인과; 상기 스트링들의 제 2 선택 트랜지스터들에 공통 연결된 제 2 선택 라인과; 상기 각 스트링의 메모리 셀들에 각각 연결된 복수 개의 워드 라인들과; 상기 스트링들 각각에 대응하는 비트 라인들에 각각 연결되고, 상기 메모리 셀 어레이에 프로그램될 데이터 비트들을 임시적으로 저장하는 페이지 버퍼들을 포함하는 불휘발성 반도체 메모리 장치를 프로그램하는 방법에 있어서:
    상기 제 2 웰 영역이 제 1 공급 전압으로 바이어스된 상태에서, 상기 페이지 버퍼들에 저장된 데이터 비트들에 따라 상기 제 1 공급 전압 및 상기 제 1 공급 전압보다 높은 제 2 공급 전압 중 어느 하나를 상기 비트 라인들에 각각 공급하는 단계와;
    상기 제 2 웰 영역이 플로팅 상태로 유지되도록 상기 제 2 웰 영역에 인가되는 상기 제 1 공급 전압을 차단하는 단계와;
    상기 제 2 웰 영역과 상기 공통 소오스 라인 사이의 커플링 커패시턴스 및 상기 제 2 웰 영역과 상기 제 1 웰 영역 사이의 커플링 커패시턴스 중 어느 하나를 통해 상기 제 2 웰 영역을 상기 제 1 공급 전압보다 낮은 커플링 전압으로 바이어스하는 단계 및;
    상기 플로팅 상태의 제 2 웰 영역이 상기 커플링 전압으로 바이어스된 상태에서, 상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 공급 전압은 접지 전압이고, 상기 제 2 공급 전압은 전원 전압인 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 커플링 전압은 음의 전압인 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 커플링 전압은 -0.1V 또는 그 보다 낮은 전압인 것을 특징으로 하는 방법.
  5. 제 1 도전형의 반도체 기판에 형성된 제 2 도전형의 제 1 웰 영역과; 상기제 1 웰 영역 내에 형성된 제 1 도전형의 제 2 웰 영역과; 상기 제 2 웰 영역에 형성되며, 복수 개의 스트링들로 이루어진 메모리 셀 어레이와; 상기 각 스트링은 대응하는 비트 라인에 연결된 드레인을 갖는 제 1 선택 트랜지스터, 공통 소오스 라인에 연결된 소오스를 갖는 제 2 선택 트랜지스터, 그리고 상기 제 1 선택 트랜지스터의 소오스와 상기 제 2 선택 트랜지스터의 드레인 사이에 직렬 연결된 복수 개의 메모리 셀들로 구성되고; 상기 스트링들의 제 1 선택 트랜지스터들에 공통 연결된 제 1 선택 라인과; 상기 스트링들의 제 2 선택 트랜지스터들에 공통 연결된 제 2 선택 라인과; 상기 각 스트링의 메모리 셀들에 각각 연결된 복수 개의 워드 라인들과; 동일한 워드 라인에 연결된 인접한 메모리 셀들은 필드 영역에 의해서 전기적으로 분리되고, 상기 동일한 워드 라인, 인접한 메모리 셀들 그리고 필드 영역은 기생 모오스 트랜지스터를 구성하고, 상기 동일한 워드 라인은 상기 기생 모오스 트랜지스터의 게이트로 동작하고, 상기 인접한 메모리 셀들 중 하나의 채널은 기생 모오스 트랜지스터의 드레인으로 동작하고, 다른 하나의 채널은 기생 모오스 트랜지스터의 소오스로 동작하고, 상기 인접한 메모리 셀들 사이의 필드 영역에 접한 제 2 웰 영역은 상기 기생 모오스 트랜지스터의 채널로 동작하며; 상기 스트링들 각각에 대응하는 비트 라인들과 각각 연결되고, 상기 메모리 셀 어레이에 프로그램될 데이터 비트들을 임시적으로 저장하는 페이지 버퍼들을 포함하는 불휘발성 반도체 메모리 장치를 프로그램하는 방법에 있어서:
    a) 상기 제 2 웰 영역이 제 1 공급 전압으로 바이어스되고 상기 공통 소오스 라인이 상기 제 1 공급 전압보다 높은 제 2 공급 전압으로 바이어스된 상태에서,상기 페이지 버퍼들에 저장된 데이터 비트들에 따라 상기 제 1 공급 전압 및 상기 제 2 공급 전압 중 어느 하나를 상기 비트 라인들에 각각 공급하는 단계와;
    b) 상기 제 2 웰 영역이 플로팅 상태로 유지되도록 상기 제 2 웰 영역에 인가되는 상기 제 1 공급 전압을 차단하는 단계와;
    c) 상기 제 2 웰 영역과 상기 공통 소오스 라인 사이의 커플링 커패시턴스를 통해 상기 제 2 웰 영역이 상기 제 1 공급 전압보다 낮은 커플링 전압으로 바이어스되도록, 상기 공통 소오스 라인에 인가되는 전압을 상기 제 2 공급 전압에서 커플링 유도 전압으로 낮추는 단계 및;
    d) 상기 플로팅 상태의 제 2 웰 영역이 상기 커플링 전압으로 바이어스된 상태에서, 상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 제 1 공급 전압은 접지 전압이고, 상기 제 2 공급 전압은 전원 전압인 것을 특징으로 하는 방법.
  7. 제 5 항에 있어서,
    상기 단계 (a) 동안, 프로그램을 나타내는 데이터 비트에 대응하는 비트 라인은 상기 접지 전압을 공급받고 이전 상태의 유지를 나타내는 데이터 비트에 대응하는 비트 라인은 상기 전원 전압을 공급받는 것을 특징으로 하는 방법.
  8. 제 5 항에 있어서,
    상기 단계 (a) 동안, 상기 제 1 선택 라인은 상기 전원 전압보다 높은 제 1 패스 전압을 공급받고 상기 제 2 선택 라인은 상기 접지 전압을 공급받으며, 상기 제 1 패스 전압은 프로그램 상태를 갖는 메모리 셀 또는 상기 제 1 선택 트랜지스터를 턴 온시키기에 충분한 레벨인 것을 특징으로 하는 방법.
  9. 제 5 항에 있어서,
    상기 단계들 (a,b) 동안, 상기 메모리 셀 어레이의 워드 라인들에는 상기 제 1 패스 전압이 공급되는 것을 특징으로 하는 방법.
  10. 제 5 항에 있어서,
    상기 스트링 선택 라인의 전위는 상기 단계 (a)에서 상기 제 1 패스 전압으로 유지되고, 상기 제 2 웰 영역을 플로팅시킨 후 그리고 상기 단계 (d) 이전에 상기 제 1 패스 전압에서 전원 전압으로 낮아지는 것을 특징으로 하는 방법.
  11. 제 5 항에 있어서,
    상기 단계 (d)에서 상기 선택된 워드 라인에 프로그램 전압이 인가될 때, 비선택된 워드 라인들에는, 상기 제 1 패스 전압보다 높고 상기 프로그램 전압보다 낮은, 제 2 패스 전압이 공급되는 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서,
    상기 단계 (d)에서, 상기 선택된 워드 라인에 프로그램 전압이 인가되기 이전에, 상기 제 2 선택 트랜지스터 방향으로 상기 선택된 워드 라인과 인접한 비선택된 워드 라인에는 접지 전압이 인가되되, 상기 비선택된 워드 라인으로의 접지 전압 인가 이전에 나머지 비선택된 워드 라인들에는 상기 제 2 패스 전압이 인가되는 것을 특징으로 방법.
  13. 제 10 항에 있어서,
    상기 단계 (d)에서, 상기 선택된 워드 라인에 프로그램 전압이 인가되기 이전에, 상기 선택된 워드 라인의 위쪽 및 아래쪽에 인접한 2개의 비선택된 워드 라인들에는 접지 전압이 인가되되, 상기 비선택된 워드 라인들으로의 접지 전압 인가 이전에 나머지 비선택된 워드 라인들에는 상기 제 2 패스 전압이 인가되는 것을 특징으로 하는 방법.
  14. 제 11 항, 제 12 항 또는 제 13 항에 있어서,
    상기 단계 (d) 이후에, 상기 제 2 웰 영역으로 접지 전압을 공급하고 상기 제 1 선택 라인, 상기 워드 라인들, 상기 비트 라인들의 전압들을 접지 전압까지 방전하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 5 항에 있어서,
    상기 제 1 웰 영역과 제 2 웰 영역은 공통 바이어스 구조로 형성되는 것을 특징으로 방법.
  16. 제 5 항에 있어서,
    상기 커플링 유도 전압은 상기 제 2 선택 트랜지스터의 펀치 스루 (punch through)를 막기에 충분한 전압인 것을 특징으로 하는 방법.
  17. 제 5 항에 있어서,
    상기 커플링 유도 전압은 약 1.4V인 것을 특징으로 하는 방법.
  18. 제 5 항에 있어서,
    상기 커플링 전압은 상기 선택된 워드 라인에 프로그램 전압이 인가될 때 상기 기생 모오스 트랜지스터를 턴 오프시키기에 충분한 레벨인 것을 특징으로 하는 방법.
  19. 제 5 항에 있어서,
    상기 커플링 전압은 상기 선택된 워드 라인에 프로그램 전압이 인가될 때 상기 제 1 선택 트랜지스터를 통한 누설 전류를 차단하기에 충분한 레벨인 것을 특징으로 하는 방법.
  20. 제 5 항에 있어서,
    상기 커플링 전압은 음의 전압인 것을 특징으로 하는 방법.
  21. 제 5 항에 있어서,
    상기 커플링 전압은 -0.1V 또는 그 보다 낮은 음의 전압인 것을 특징으로 방법.
  22. 제 5 항에 있어서,
    상기 단계 (a)는 이전 상태의 데이터를 유지하고자 하는 메모리 셀에 대응하는 비트 라인이 상기 제 2 공급 전압으로 발전되기에 충분한 시간 동안 수행되는 것을 특징으로 방법.
  23. P형 반도체 기판에 형성된 N-웰 영역과; 상기 N-웰 영역 내에 형성된 포켓 P-웰 영역과; 상기 포켓 P-웰 영역에 형성되며, 복수 개의 스트링들로 이루어진 메모리 셀 어레이와; 상기 각 스트링은 대응하는 비트 라인에 연결된 드레인을 갖는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결된 소오스를 갖는 접지 선택 트랜지스터, 그리고 상기 스트링 선택 트랜지스터의 소오스와 상기 접지 선택 트랜지스터의 드레인 사이에 직렬 연결된 복수 개의 메모리 셀들로 구성되고; 상기 스트링들의 스트링 선택 트랜지스터들에 공통 연결된 스트링 선택 라인과; 상기 스트링들의 접지 선택 트랜지스터들에 공통 연결된 접지 선택 라인과; 상기 각 스트링의 메모리 셀들에 각각 연결된 복수 개의 워드 라인들과; 동일한 워드 라인에 연결된 인접한 메모리 셀들은 필드 영역에 의해서 전기적으로 분리되고, 상기 동일한 워드 라인, 인접한 메모리 셀들 그리고 필드 영역은 기생 모오스 트랜지스터를 구성하고, 상기 동일한 워드 라인은 상기 기생 모오스 트랜지스터의 게이트로 동작하고, 상기 인접한 메모리 셀들 중 하나의 채널은 기생 모오스 트랜지스터의 드레인으로 동작하고, 다른 하나의 채널은 기생 모오스 트랜지스터의 소오스로 동작하고, 상기 인접한 메모리 셀들 사이의 필드 영역에 접한 포켓 P-웰 영역은 상기 기생 모오스 트랜지스터의 채널로 동작하며; 상기 스트링들 각각에 대응하는 비트 라인들과 각각 연결되고, 상기 메모리 셀 어레이에 프로그램될 데이터 비트들을 임시적으로 저장하는 페이지 버퍼들을 포함하는 불휘발성 반도체 메모리 장치를 프로그램하는 방법에 있어서:
    상기 페이지 버퍼들에 저장된 데이터 비트들에 따라 제 1 공급 전압 및 상기 제 1 공급 전압보다 높은 제 2 공급 전압 중 어느 하나가 상기 비트 라인들에 각각 공급되는 비트 라인 셋업 동작을 수행하는 단계와;
    상기 비트 라인 셋업 동작 동안, 상기 공통 소오스 라인은 상기 제 2 공급 전압을 공급받고, 상기 스트링 선택 라인 및 상기 워드 라인들은 상기 제 2 공급 전압보다 높은 제 1 패스 전압을 공급받고, 상기 포켓 P-웰 영역 및 상기 N-웰 영역은 접지 전압을 공급받으며;
    상기 제 2 웰 영역이 플로팅 상태로 유지되도록 상기 포켓 P-웰 영역에 인가되는 상기 제 1 공급 전압을 차단하고, 상기 포켓 P-웰 영역과 상기 공통 소오스 라인 사이의 커플링 커패시턴스를 통해 상기 포켓 P-웰 영역이 상기 제 1 공급 전압보다 낮은 커플링 전압으로 바이어스되도록, 상기 공통 소오스 라인에 인가되는 전압을 상기 제 2 공급 전압에서 커플링 유도 전압으로 낮추는 단계 및;
    상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압이 공급되고 비선택된 워드 라인들에, 상기 제 1 패스 전압보다 높은, 제 2 패스 전압이 공급되는 프로그램 동작을 수행하는 단계를 포함하며,
    상기 커플링 전압으로 바이어스된 포켓 P-웰 영역은 상기 프로그램 동작 동안 플로팅 상태로 유지되며; 그리고 상기 포켓 P-웰 영역이 상기 커플링 전압에 의해서 바이어스된 후 그리고 상기 프로그램 동작이 수행되기 이전에, 상기 스트링 선택 라인의 전압은 상기 제 1 패스 전압에서 상기 제 2 공급 전압으로 낮아지는 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서,
    상기 제 1 공급 전압은 접지 전압이고, 상기 제 2 공급 전압은 전원 전압인 것을 특징으로 하는 방법.
  25. 제 24 항에 있어서,
    상기 비트 라인 셋업 동작 동안, 프로그램을 나타내는 데이터 비트에 대응하는 비트 라인은 상기 접지 전압을 공급받고 이전 상태의 유지를 나타내는 데이터비트에 대응하는 비트 라인은 상기 전원 전압을 공급받는 것을 특징으로 하는 방법.
  26. 제 23 항에 있어서,
    상기 제 1 패스 전압은 프로그램 상태를 갖는 메모리 셀 또는 상기 스트링 선택 트랜지스터를 턴 온시키기에 충분한 레벨인 것을 특징으로 하는 방법.
  27. 제 23 항에 있어서,
    상기 프로그램 동작 동안, 상기 선택된 워드 라인에 프로그램 전압이 인가되기 이전에, 상기 제 2 선택 트랜지스터 방향으로 상기 선택된 워드 라인과 인접한 비선택된 워드 라인에는 접지 전압이 인가되되, 상기 비선택된 워드 라인으로의 접지 전압 인가 이전에 나머지 비선택된 워드 라인들에는 상기 제 2 패스 전압이 인가되는 것을 특징으로 방법.
  28. 제 23 항에 있어서,
    상기 프로그램 동작 동안, 상기 선택된 워드 라인에 프로그램 전압이 인가되기 이전에, 상기 선택된 워드 라인의 위쪽 및 아래쪽에 인접한 2개의 비선택된 워드 라인들에는 접지 전압이 인가되되, 상기 비선택된 워드 라인들으로의 접지 전압 인가 이전에 나머지 비선택된 워드 라인들에는 상기 제 2 패스 전압이 인가되는 것을 특징으로 하는 방법.
  29. 제 23 항에 있어서,
    상기 프로그램 동작을 수행한 후, 상기 P-웰 영역으로 접지 전압을 공급하고 상기 스트링 선택 라인, 상기 워드 라인들, 상기 비트 라인들의 전압들을 접지 전압까지 방전하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  30. 제 23 항에 있어서,
    상기 커플링 유도 전압은 상기 접지 선택 트랜지스터의 펀치 스루를 막기에 충분한 전압인 것을 특징으로 하는 방법.
  31. 제 23 항에 있어서,
    상기 커플링 유도 전압은 약 1.4V인 것을 특징으로 하는 방법.
  32. 제 23 항에 있어서,
    상기 커플링 전압은 상기 선택된 워드 라인에 프로그램 전압이 인가될 때 상기 기생 모오스 트랜지스터를 턴 오프시키기에 충분한 레벨인 것을 특징으로 하는 방법.
  33. 제 23 항에 있어서,
    상기 커플링 전압은 상기 선택된 워드 라인에 프로그램 전압이 인가될 때 상기 스트링 선택 트랜지스터를 통한 누설 전류를 차단하기에 충분한 레벨인 것을 특징으로 하는 방법.
  34. 제 23 항에 있어서,
    상기 커플링 전압은 음의 전압인 것을 특징으로 하는 방법.
  35. 제 23 항에 있어서,
    상기 커플링 전압은 -0.1V 또는 그 보다 낮은 음의 전압인 것을 특징으로 방법.
  36. 제 23 항에 있어서,
    상기 비트 라인 셋업 동작은 이전 상태의 데이터를 유지하고자 하는 메모리 셀에 대응하는 비트 라인이 상기 제 2 공급 전압으로 발전되기에 충분한 시간 동안 수행되는 것을 특징으로 방법.
  37. 제 1 도전형의 반도체 기판에 형성된 제 2 도전형의 제 1 웰 영역과; 상기 제 1 웰 영역 내에 형성된 제 1 도전형의 제 2 웰 영역과; 상기 제 2 웰 영역에 형성되며, 복수 개의 스트링들로 이루어진 메모리 셀 어레이와; 상기 각 스트링은 대응하는 비트 라인에 연결된 드레인을 갖는 제 1 선택 트랜지스터, 공통 소오스 라인에 연결된 소오스를 갖는 제 2 선택 트랜지스터, 그리고 상기 제 1 선택 트랜지스터의 소오스와 상기 제 2 선택 트랜지스터의 드레인 사이에 직렬 연결된 복수 개의 메모리 셀들로 구성되고; 상기 스트링들의 제 1 선택 트랜지스터들에 공통 연결된 제 1 선택 라인과; 상기 스트링들의 제 2 선택 트랜지스터들에 공통 연결된 제 2 선택 라인과; 상기 각 스트링의 메모리 셀들에 각각 연결된 복수 개의 워드 라인들과; 동일한 워드 라인에 연결된 인접한 메모리 셀들은 필드 영역에 의해서 전기적으로 분리되고, 상기 동일한 워드 라인, 인접한 메모리 셀들 그리고 필드 영역은 기생 모오스 트랜지스터를 구성하고, 상기 동일한 워드 라인은 상기 기생 모오스 트랜지스터의 게이트로 동작하고, 상기 인접한 메모리 셀들 중 하나의 채널은 기생 모오스 트랜지스터의 드레인으로 동작하고, 다른 하나의 채널은 기생 모오스 트랜지스터의 소오스로 동작하고, 상기 인접한 메모리 셀들 사이의 필드 영역에 접한 제 2 웰 영역은 상기 기생 모오스 트랜지스터의 채널로 동작하며; 상기 스트링들 각각에 대응하는 비트 라인들과 각각 연결되고, 상기 메모리 셀 어레이에 프로그램될 데이터 비트들을 임시적으로 저장하는 페이지 버퍼들을 포함하는 불휘발성 반도체 메모리 장치를 프로그램하는 방법에 있어서:
    a) 상기 제 2 웰 영역이 제 1 공급 전압으로 바이어스되고 상기 제 1 웰 영역이 상기 제 1 공급 전압보다 높은 제 2 공급 전압으로 바이어스된 상태에서, 상기 페이지 버퍼들에 저장된 데이터 비트들에 따라 상기 제 1 공급 전압 및 상기 제 2 공급 전압 중 어느 하나를 상기 비트 라인들에 각각 공급하는 단계와;
    b) 상기 제 2 웰 영역이 플로팅 상태로 유지되도록 상기 제 2 웰 영역에 인가되는 상기 제 1 공급 전압을 차단하는 단계와;
    c) 상기 제 1 웰 영역과 상기 제 2 웰 영역 사이의 커플링 커패시턴스를 통해 상기 제 2 웰 영역이 상기 제 1 공급 전압보다 낮은 커플링 전압으로 바이어스되도록, 상기 제 1 웰 영역에 인가되는 전압을 상기 제 2 공급 전압에서 커플링 유도 전압으로 낮추는 단계 및;
    d) 상기 플로팅 상태의 제 2 웰 영역이 상기 커플링 전압으로 바이어스된 상태에서, 상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  38. 제 37 항에 있어서,
    상기 제 1 공급 전압은 접지 전압이고, 상기 제 2 공급 전압은 전원 전압인 것을 특징으로 하는 방법.
  39. 제 38 항에 있어서,
    상기 단계 (a) 동안, 프로그램을 나타내는 데이터 비트에 대응하는 비트 라인은 상기 접지 전압을 공급받고 이전 상태의 유지를 나타내는 데이터 비트에 대응하는 비트 라인은 상기 전원 전압을 공급받는 것을 특징으로 하는 방법.
  40. 제 39 항에 있어서,
    상기 단계 (a) 동안, 상기 제 1 선택 라인은 상기 전원 전압보다 높은 제 1 패스 전압을 공급받고 상기 제 2 선택 라인은 상기 접지 전압을 공급받으며, 상기제 1 패스 전압은 프로그램 상태를 갖는 메모리 셀 또는 상기 제 1 선택 트랜지스터를 턴 온시키기에 충분한 레벨인 것을 특징으로 하는 방법.
  41. 제 40 항에 있어서,
    상기 단계들 (a,b) 동안, 상기 메모리 셀 어레이의 워드 라인들에는 상기 제 1 패스 전압이 공급되는 것을 특징으로 하는 방법.
  42. 제 41 항에 있어서,
    상기 제 1 선택 라인의 전위는 상기 단계 (a)에서 상기 제 1 패스 전압으로 유지되고, 상기 제 2 웰 영역을 플로팅시킨 후 그리고 상기 단계 (d) 이전에 상기 제 1 패스 전압에서 전원 전압으로 낮아지는 것을 특징으로 하는 방법.
  43. 제 42 항에 있어서,
    상기 단계 (d)에서 상기 선택된 워드 라인에 프로그램 전압이 인가될 때, 비선택된 워드 라인들에는, 상기 제 1 패스 전압보다 높고 상기 프로그램 전압보다 낮은, 제 2 패스 전압이 공급되는 것을 특징으로 하는 방법.
  44. 제 42 항에 있어서,
    상기 단계 (d)에서, 상기 선택된 워드 라인에 프로그램 전압이 인가되기 이전에, 상기 제 2 선택 트랜지스터 방향으로 상기 선택된 워드 라인과 인접한 비선택된 워드 라인에는 접지 전압이 인가되되, 상기 비선택된 워드 라인으로의 접지 전압 인가 이전에 나머지 비선택된 워드 라인들에는 상기 제 2 패스 전압이 인가되는 것을 특징으로 방법.
  45. 제 42 항에 있어서,
    상기 단계 (d)에서, 상기 선택된 워드 라인에 프로그램 전압이 인가되기 이전에, 상기 선택된 워드 라인의 위쪽 및 아래쪽에 인접한 2개의 비선택된 워드 라인들에는 접지 전압이 인가되되, 상기 비선택된 워드 라인들로의 접지 전압 인가 이전에 나머지 비선택된 워드 라인들에는 상기 제 2 패스 전압이 인가되는 것을 특징으로 하는 방법.
  46. 제 43 항, 제 44 항 또는 제 45 항에 있어서,
    상기 단계 (d) 이후에, 상기 제 2 웰 영역으로 접지 전압을 공급하고 상기 제 1 선택 라인, 상기 워드 라인들, 상기 비트 라인들의 전압들을 접지 전압까지 방전하는 단계를 더 포함하며, 상기 방전 동작 동안 상기 제 1 웰 영역은 접지 전압으로 유지되는 것을 특징으로 하는 방법.
  47. 제 37 항에 있어서,
    상기 제 1 웰 영역과 제 2 웰 영역은 분리된 바이어스 구조로 형성되는 것을 특징으로 방법.
  48. 제 37 항에 있어서,
    상기 커플링 유도 전압은 상기 제 2 선택 트랜지스터의 펀치 스루를 막기에 충분한 전압인 것을 특징으로 하는 방법.
  49. 제 37 항에 있어서,
    상기 커플링 유도 전압은 약 1.4V인 것을 특징으로 하는 방법.
  50. 제 37 항에 있어서,
    상기 커플링 전압은 상기 선택된 워드 라인에 프로그램 전압이 인가될 때 상기 기생 모오스 트랜지스터를 턴 오프시키기에 충분한 레벨인 것을 특징으로 하는 방법.
  51. 제 37 항에 있어서,
    상기 커플링 전압은 상기 선택된 워드 라인에 프로그램 전압이 인가될 때 상기 제 1 선택 트랜지스터를 통한 누설 전류를 차단하기에 충분한 레벨인 것을 특징으로 하는 방법.
  52. 제 37 항에 있어서,
    상기 커플링 전압은 음의 전압인 것을 특징으로 하는 방법.
  53. 제 37 항에 있어서,
    상기 커플링 전압은 -0.1V 또는 그 보다 낮은 음의 전압인 것을 특징으로 방법.
  54. 제 37 항에 있어서,
    상기 단계 (a)는 이전 상태의 데이터를 유지하고자 하는 메모리 셀에 대응하는 비트 라인이 상기 제 2 공급 전압으로 발전되기에 충분한 시간 동안 수행되는 것을 특징으로 방법.
  55. P형 반도체 기판에 형성된 N-웰 영역과; 상기 N-웰 영역 내에 형성된 포켓 P-웰 영역과; 상기 포켓 P-웰 영역에 형성되며, 복수 개의 스트링들로 이루어진 메모리 셀 어레이와; 상기 각 스트링은 대응하는 비트 라인에 연결된 드레인을 갖는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결된 소오스를 갖는 접지 선택 트랜지스터, 그리고 상기 스트링 선택 트랜지스터의 소오스와 상기 접지 선택 트랜지스터의 드레인 사이에 직렬 연결된 복수 개의 메모리 셀들로 구성되고; 상기 스트링들의 스트링 선택 트랜지스터들에 공통 연결된 스트링 선택 라인과; 상기 스트링들의 접지 선택 트랜지스터들에 공통 연결된 접지 선택 라인과; 상기 각 스트링의 메모리 셀들에 각각 연결된 복수 개의 워드 라인들과; 동일한 워드 라인에 연결된 인접한 메모리 셀들은 필드 영역에 의해서 전기적으로 분리되고, 상기 동일한 워드라인, 인접한 메모리 셀들 그리고 필드 영역은 기생 모오스 트랜지스터를 구성하고, 상기 동일한 워드 라인은 상기 기생 모오스 트랜지스터의 게이트로 동작하고, 상기 인접한 메모리 셀들 중 하나의 채널은 기생 모오스 트랜지스터의 드레인으로 동작하고, 다른 하나의 채널은 기생 모오스 트랜지스터의 소오스로 동작하고, 상기 인접한 메모리 셀들 사이의 필드 영역에 접한 포켓 P-웰 영역은 상기 기생 모오스 트랜지스터의 채널로 동작하며; 상기 스트링들 각각에 대응하는 비트 라인들과 각각 연결되고, 상기 메모리 셀 어레이에 프로그램될 데이터 비트들을 임시적으로 저장하는 페이지 버퍼들을 포함하는 불휘발성 반도체 메모리 장치를 프로그램하는 방법에 있어서:
    상기 페이지 버퍼들에 저장된 데이터 비트들에 따라 제 1 공급 전압 및, 상기 제 1 공급 전압보다 높은, 제 2 공급 전압 중 어느 하나가 상기 비트 라인들에 각각 공급되는 비트 라인 셋업 동작을 수행하는 단계와;
    상기 비트 라인 셋업 동작 동안, 상기 스트링 선택 라인 및 상기 워드 라인들은 상기 제 2 공급 전압보다 높은 제 1 패스 전압을 공급받고, 상기 포켓 P-웰 영역은 제 1 공급 전압을 공급받고, 상기 N-웰 영역은 상기 제 2 공급 전압을 공급받으며;
    상기 제 2 웰 영역이 플로팅 상태로 유지되도록 상기 포켓 P-웰 영역에 인가되는 상기 제 1 공급 전압을 차단하고, 상기 포켓 P-웰 영역과 상기 N-웰 영역 사이의 커플링 커패시턴스를 통해 상기 포켓 P-웰 영역이 상기 제 1 공급 전압보다 낮은 커플링 전압으로 바이어스되도록, 상기 N-웰 영역에 인가되는 전압을 상기 제2 공급 전압에서 커플링 유도 전압으로 낮추는 단계 및;
    상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압이 공급되고 비선택된 워드 라인들에, 상기 제 1 패스 전압보다 높은, 제 2 패스 전압이 공급되는 프로그램 동작을 수행하는 단계를 포함하며,
    상기 커플링 전압으로 바이어스된 포켓 P-웰 영역은 상기 프로그램 동작 동안 플로팅 상태로 유지되며; 그리고 상기 포켓 P-웰 영역이 상기 커플링 전압에 의해서 바이어스된 후 그리고 상기 프로그램 동작이 수행되기 이전에, 상기 스트링 선택 라인의 전압은 상기 제 1 패스 전압에서 상기 제 2 공급 전압으로 낮아지는 것을 특징으로 하는 방법.
  56. 제 55 항에 있어서,
    상기 제 1 공급 전압은 접지 전압이고, 상기 제 2 공급 전압은 전원 전압인 것을 특징으로 하는 방법.
  57. 제 56 항에 있어서,
    상기 비트 라인 셋업 동작 동안, 프로그램을 나타내는 데이터 비트에 대응하는 비트 라인은 상기 접지 전압을 공급받고 이전 상태의 유지를 나타내는 데이터 비트에 대응하는 비트 라인은 상기 전원 전압을 공급받는 것을 특징으로 하는 방법.
  58. 제 55 항에 있어서,
    상기 제 1 패스 전압은 프로그램 상태를 갖는 메모리 셀 또는 상기 스트링 선택 트랜지스터를 턴 온시키기에 충분한 레벨인 것을 특징으로 하는 방법.
  59. 제 55 항에 있어서,
    상기 프로그램 동작 동안, 상기 선택된 워드 라인에 프로그램 전압이 인가되기 이전에, 상기 제 2 선택 트랜지스터 방향으로 상기 선택된 워드 라인과 인접한 비선택된 워드 라인에는 접지 전압이 인가되되, 상기 비선택된 워드 라인으로의 접지 전압 인가 이전에 나머지 비선택된 워드 라인들에는 상기 제 2 패스 전압이 인가되는 것을 특징으로 방법.
  60. 제 55 항에 있어서,
    상기 프로그램 동작 동안, 상기 선택된 워드 라인에 프로그램 전압이 인가되기 이전에, 상기 선택된 워드 라인의 위쪽 및 아래쪽에 인접한 2개의 비선택된 워드 라인들에는 접지 전압이 인가되되, 상기 비선택된 워드 라인들로의 접지 전압 인가 이전에 나머지 비선택된 워드 라인들에는 상기 제 2 패스 전압이 인가되는 것을 특징으로 하는 방법.
  61. 제 55 항에 있어서,
    상기 프로그램 동작을 수행한 후, 상기 P-웰 영역으로 접지 전압을 공급하고상기 스트링 선택 라인, 상기 워드 라인들, 상기 비트 라인들의 전압들을 접지 전압까지 방전하는 단계를 더 포함하며, 상기 방전 동작 동안 상기 N-웰 영역은 접지 전압으로 유지되는 것을 특징으로 하는 방법.
  62. 제 55 항에 있어서,
    상기 커플링 유도 전압은 상기 접지 선택 트랜지스터의 펀치 스루를 막기에 충분한 전압인 것을 특징으로 하는 방법.
  63. 제 55 항에 있어서,
    상기 커플링 유도 전압은 약 1.4V인 것을 특징으로 하는 방법.
  64. 제 55 항에 있어서,
    상기 커플링 전압은 상기 선택된 워드 라인에 프로그램 전압이 인가될 때 상기 기생 모오스 트랜지스터를 턴 오프시키기에 충분한 레벨인 것을 특징으로 하는 방법.
  65. 제 55 항에 있어서,
    상기 커플링 전압은 상기 선택된 워드 라인에 프로그램 전압이 인가될 때 상기 스트링 선택 트랜지스터를 통한 누설 전류를 차단하기에 충분한 레벨인 것을 특징으로 하는 방법.
  66. 제 55 항에 있어서,
    상기 커플링 전압은 음의 전압인 것을 특징으로 하는 방법.
  67. 제 55 항에 있어서,
    상기 커플링 전압은 -0.1V 또는 그 보다 낮은 음의 전압인 것을 특징으로 방법.
  68. 제 55 항에 있어서,
    상기 비트 라인 셋업 동작은 이전 상태의 데이터를 유지하고자 하는 메모리 셀에 대응하는 비트 라인이 상기 제 2 공급 전압으로 발전되기에 충분한 시간 동안 수행되는 것을 특징으로 방법.
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