KR100908540B1

KR100908540B1 - 낸드 플래시 메모리 장치

Info

Publication number: KR100908540B1
Application number: KR1020030006521A
Authority: KR
Inventors: 양철우
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-02-03
Filing date: 2003-02-03
Publication date: 2009-07-20
Also published as: KR20040070484A

Abstract

페이지 버퍼와 스트링 선택 트랜지스터간에 접속된 비트라인; 상기 비트라인과 메모리 셀 스트링 간에 접속되어 상기 선택 트랜지스터를 통해 흐르는 누설 전류를 차단하기 위한 누설 전류 차단 수단를 포함하여 구성된 낸드 플래시 메모리 장치가 개시된다.

낸드 플래시 메모리, 더미트랜지스터

Description

낸드 플래시 메모리 장치{NAND flash memory device}

도 1은 종래 기술에 따른 낸드 플래시 메모리 장치의 회로도.

도 2 는 본 발명에 따른 낸드 플래시 메모리 장치의 회로도.

* 도면의 주요 부분에 대한 부호의 설명

10: 메모리 셀 어레이 20: 페이지 버퍼

30: 컬럼 디코더 40: 데이터 라인

본 발명은 낸드 플래시 메모리 장치에 관한 것으로서, 특히 워드라인에 가해지는 전압과 비트라인을 차지하는 전압 사이의 커플링(coupling)에 기인한 누설 전류를 감소시킬 수 있는 낸드 플래시 메모리 장치에 관한 것이다.

최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서, 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 이를 위해, 복수 개의 메모리 셀들이 직렬로 연결 되어 한 개의 스트링(string)으로 구성되고, 복수 개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND) 타입의 플레시 메모리 장치가 제안되었다.

낸드 플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판(semiconductor substrate) 위에 소오스-드레인(source-drain) 사이에 형성되는 전류 통로(current pass) 및 상기 반도체 기판 상부의 절연막(insulator) 사이에 형성되는 플로팅 게이트(floating gate)와 제어 게이트(control gate)로 구성된다. 그리고, 플래시 메모리 셀의 프로그램(program)은 일반적으로, 메모리 셀의 소오스/드레인 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압(program voltage; Vpp, 예를 들어, 15V ∼ 20V)을 인가하여 플로팅 게이트와 기판 사이의 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하, F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압(Vpp)의 전계(electric field)에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 드레솔드 전압이 증가하게 되는 것이다.

플래시 메모리 셀의 소거(erase)는 제어 게이트에 음의 고전압(erase voltage; Vera, 예를 들어, -10V)을 인가하고, 벌크영역에 소정의 전압(예를 들어, 5V)을 인가하여 F-N 터널링을 발생시킴으로써, 벌크 영역을 공유하는 섹터(sector)단위로 동시에 수행된다. 상기 F-N 터널링은 플로팅 게이트에 축적된 전자들을 소오스 영역으로 방출시킴으로써, 플래시 메모리셀들이 약 '-2V ∼ -3V'까지의 소거 드레솔드 전압(erase threshold voltage) 분포를 가지게 한다. 프로그램 동작에 의해 드레솔드 전압이 높아진 셀은 독출 동작시 드레인 영역으로부터 소오스 영역으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고, 소거 동작에 의해 드레솔드 전압이 낮아진 셀은 드레인 영역으로부터 소오스 영역으로 전류가 주입되어 온(on)된 것처럼 보인다.

도 1에 도시된 바와 같은 일반적인 낸드 플래시 메모리 장치는 메모리 셀 어레이(memory cell array; 10), 페이지 버퍼(page buffer; 20) 및 컬럼 디코더(column decoder; 30)로 구성된다. 이외에도, 도시되지는 않았지만, 제어 로직(control logic), 행 디코더(row decoder), 어드레스 버퍼(address buffer) 등을 구비한다. 상기 메모리 셀 어레이(10)는 열의 방향으로 신장하는 복수 개의 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)에 연결된 복수 개의 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 포함한다.

상기 각 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)은 직렬로 연결된 플로팅 게이트 타입의 복수 개의 메모리 셀들을 가지며, 상기 각 메모리 셀의 제어 게이트는 행의 방향으로 신장하는 복수 개의 워드 라인들(word lines; WL1, ...,WL14, WL15) 중 대응되는 워드 라인에 연결된다. 페이지 버퍼(20)는 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)과 컬럼 디코더(30) 사이에 연결된다. 컬럼 디코더(30)는 페이지 버퍼(20)와 데이터 라인(data lile; 40) 사이에 연결된다.

낸드 플래시 메모리 장치의 독출 동작은 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 활성화되고 비트 라인들(bit lines; BL0, BL1, ...,BLm-1, BLm)이 소정의 전압(예를 들어, 0V)으로 프리챠지 된 후 수행된다. 우선, 메모리 셀 어레이(10)에서 1 비트의 데이터가 저장된 메모리 셀들 중 워드 라인(WL14)에 연결된 메모리 셀들(C10, C11, ..., C1m-1, C1m)에 저장된 데이터가 독출된다고 가정하자. 상기 독출 동작이 시작되면, 외부로부터의 어드레스(address)들에 의해 워드 라인들(WL1, WL2, WL3,..., WL15)이 독출 전압(VREAD) 레벨로 활성화 되고 그리고 워드 라인(WL14)은 접지 전압(VSS; 0V)으로 비활성화된다.

이때, 페이지 버퍼(20)로부터 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)을 통해 메모리 셀 스트링들(S0, S1,..., Sm-1, Sm)로 센싱 전류들이 공급된다. 만약, 워드 라인(WL14)에 연결된 메모리 셀들(C10, C11, ..., C1m-1, C1m) 중 메모리 셀들(C10, C12, ..., C1m-1, C1m)의 드레솔드 전압(Vth)들이 워드 라인(WL14)에 인가된 전압(0V)보다 낮고 그리고 메모리 셀(C11)의 드레솔드 전압(Vth)이 워드 라인(WL14)에 인가된 전압(0V)보다 높다고 가정하자.

이때, 메모리 셀들(C10, C12, ..., C1m-2, C1m)은 드레솔드 전압(Vth)이 워드 라인(WL14)의 전압 레벨보다 낮으므로, 비트라인들(BL0, BL2, ..., BLm-1, BLm)을 통해 전달되는 센싱 전류들은 모두 공통 접지 라인(common source line)을 통해 접지 전압(vss)으로 방전된다. 이로인해, 비트 라인들(BL0, BL2, ..., BLm-1, BLm)에 연결된 페이지 버퍼(20)에는 '1'의 데이터가 센싱된다. 그리고, 메모리 셀(C11)은 드레솔드 전압(Vth)이 워드 라인(WL14) 전압 레벨보다 높으므로, 비트 라인(BL1)을 통해 전달되는 센싱 전류를 차단한다. 이로인해, 비트 라인(BL1)에 연결된 페이지 버퍼(20)에는 '0'의 데이터가 센싱된다. 페이지 버퍼(20)에 의해 센 싱된 데이터는 데이터 라인(40)에 실리게 된다.

이어서, 종래 기술에 따른 낸드 플래시 메모리 장치의 프로그램 동작을 살펴 보면(예를 들어, 메모리 셀 스트링들(S0, S1,..., Sm-1, Sm) 중 메모리 셀 스트링(S0)의 메모리 셀(C00)에 '1'의 데이터를 프로그램하고 그리고 나머지 메모리 셀 스트링(S1,..., Sm-1, Sm)의 메모리 셀은 프로그램 방지 상태라고 가정한다), 메모리 셀 스트링들(S0, S1,..., Sm-1, Sm)의 선택된 메모리 셀들(C00,...C0m)에 연결된 워드 라인(word line; WL15)은 고전압(Vpp) 레벨로 활성화되고, 나머지 워드 라인들(WL1, WL2,WL3, ..., WL14)과 스트링 선택 트랜지스터들(SSM0,.....SSMm) 및 접지 라인 선택 트랜지스터들(GSM0,....GSMm)은 전원 전압레벨(VCC) 이상의 소정의 전압 레벨(Vpass)로 활성화된다. 이때, 메모리 셀 스트링(S0)에는 외부로부터 데이터 라인(40)을 통해 페이지 버퍼(20)의 래치 회로(도시안됨)에 저장된 '1'의 데이터에 상응하는 전류가 전달되고 그리고 나머지 메모리 셀 스트링들(S1,..., Sm-1, Sm)에는 프로그램 방지 동작으로서, 고전압(Vpp; 예를 들어, 10V)에 상응하는 전류가 전달된다.

이로써, 선택된 워드 라인(WL15) 및 비트 라인(BL0)에 연결된 메모리 셀(C00)의 드레솔드 전압은 약 1 ∼ 3V의 드레솔드전압 분포 내에 위치되고 그리고 프로그램이 방지된 메모리 셀들의 드레솔드 전압은 0V이하의 전압 레벨을 갖는다.

좀더 구체적으로 설명하면, 낸드 플래시 메모리 장치의 LSB(Local Self Boosting)을 이용한 프로그램 동작시 스트링 선택 라인(SSL)을 VCC 레벨로 활성화시킨다. 또한 프로그램 금지 비트 라인도 VCC로 세트하게 된다. 그 이유는 프로그 램 금지 스트링을 Vcc-Vth로 프리차지함으로써 스트링 선택 라인에 연결된 트랜지스터(SSM0, SSM1......SSMm-1, SSMm)중 프로그램 금지 스트링에 연결된 트랜지스터를 셧 오프(shout-off)하기 위함이다. 선택된 워드라인을 제외한 나머지 모든 워드라인에는 Vpass 전압이 가해지게 된다. Vpass 전압이 안정화되면, 프로그램 전압(Vpgm)이 선택된 워드라인에 인가된다. 여기서 중요한 것은 로칼라이즈된 채널(localized channel)과 다른 채널간의 전압차로 인한 문제를 최소화 시키는 것이다. 최악의 경우는 워드라인(WL15)이 선택될 때 발생하게 된다. Vpgm이 워드라인(WL15)에 가해지는 경우 Vpgm의 슬로프(slope)를 조절하지 않는 다면 순간적으로 가해지는 전압으로 인해 스트링 선택 라인(SSL)과 워드라인(WL15) 사이에 형성된 결합 캐패시터에 예를들어 약 1.4V의 전압이 부스팅될 수 있다. 이때, 스트링 선택 트랜지스터가 서브드레솔드 영역(Subthreshold)에 있다고 하더라도 채널 캐패시터가 0.5fF 보다 훨씬 작기 때문에 로칼라이즈된 채널은 순간적으로 차지(charge)를 손실하게 되어 누설 전류를 발생하게 된다. 그러므로 프로그램 금지 셀의 경우는 Vpgm에 의해서 교란(disturb)을 받게 된다. 이런 현상은 로우(low)Vcc로 갈수록 심해진다. 왜냐하면 낮게 차지된 비트라인 프리차지 때문에 스트링 선택 라인의 바디 이펙트(body effect)가 감소하며 Vth 또한 낮아지기 때문이다.

따라서, 본 발명은 스트링 선택 트랜지스터에 흐르는 누설 전류를 차단하므로써 상술한 단점을 해소할 수 있는 낸드 플래시 메모리 장치를 제공하는데 그 목 적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 낸드 플래시 메모리 장치는 페이지 버퍼와 스트링 선택 트랜지스터간에 접속된 비트라인;

상기 비트라인과 메모리 셀 스트링 간에 접속되어 상기 선택 트랜지스터를 통해 흐르는 누설 전류를 차단하기 위한 누설 전류 차단 수단을 포함하여 구성된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 2 는 본 발명에 따른 낸드 플래시 메모리 장치의 회로도이다.

본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀 어레이(memory cell array; 10), 페이지 버퍼(page buffer; 20), 더미 트랜지스터(D1, D2, D3, ....Dm-1, Dm) 및 컬럼 디코더(column decoder; 30)로 구성된다. 메모리 셀 어레이(10)는 열의 방향으로 신장하는 복수 개의 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)에 연결된 복수 개의 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 포함한다. 더미 트랜지스터(D1, D2, D3, ....Dm-1, Dm)각각은 스트링 선택 트랜지스터(SSM0......SSMm)와 메모리 셀 간에 접속되며 NMOS 트랜지스터 또는 NAND 셀로 구성된다.

메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)은 직렬로 연결된 플로팅 게이트 타입의 복수 개의 메모리 셀들을 가지며, 상기 각 메모리 셀의 제어 게이트는 행의 방향으로 신장하는 복수 개의 워드 라인들(word lines; WL1, ...,WL14, WL15) 중 대응되는 워드 라인에 연결된다. 페이지 버퍼(20)는 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)과 컬럼 디코더(30) 사이에 연결된다. 컬럼 디코더(30)는 페이지 버퍼(20)와 데이터 라인(data lile; 40) 사이에 연결된다.

본 발명에 따른 낸드 플래시 메모리 장치의 독출 동작은 더미 트랜지스터(D1, D2, D3, ....Dm-1, Dm), 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 활성화되고 비트 라인들(bit lines; BL0, BL1, ...,BLm-1, BLm)이 소정의 전압(예를 들어, 0V)으로 프리챠지 된 후 수행된다. 우선, 메모리 셀 어레이(10)에서 1 비트의 데이터가 저장된 메모리 셀들 중 워드 라인(WL14)에 연결된 메모리 셀들(C10, C11, ..., C1m-1, C1m)에 저장된 데이터가 독출된다고 가정하자. 상기 독출 동작이 시작되면, 외부로부터의 어드레스(address)들에 의해 워드 라인들(WL1, WL2, WL3,..., WL15)이 독출 전압(VREAD) 레벨로 활성화 되고 그리고 워드 라인(WL14)은 접지 전압(VSS; 0V)으로 비활성화된다.

이때, 메모리 셀들(C10, C12, ..., C1m-2, C1m)은 드레솔드 전압(Vth)이 워드 라인(WL14)의 전압 레벨보다 낮으므로, 비트라인들(BL0, BL2, ..., BLm-1, BLm) 을 통해 전달되는 센싱 전류들은 모두 공통 접지 라인(common source line)을 통해 접지 전압(vss)으로 방전된다. 이로인해, 비트 라인들(BL0, BL2, ..., BLm-1, BLm)에 연결된 페이지 버퍼(20)에는 '1'의 데이터가 센싱된다. 그리고, 메모리 셀(C11)은 드레솔드 전압(Vth)이 워드 라인(WL14) 전압 레벨보다 높으므로, 비트 라인(BL1)을 통해 전달되는 센싱 전류를 차단한다. 이로인해, 비트 라인(BL1)에 연결된 페이지 버퍼(20)에는 '0'의 데이터가 센싱된다. 페이지 버퍼(20)에 의해 센싱된 데이터는 데이터 라인(40)에 실리게 된다.

이어서, 본 발명에 따른 낸드 플래시 메모리 장치의 프로그램 동작을 살펴 보면(예를 들어, 메모리 셀 스트링들(S0, S1,..., Sm-1, Sm) 중 메모리 셀 스트링(S0)의 메모리 셀(C00)에 '1'의 데이터를 프로그램하고 그리고 나머지 메모리 셀 스트링(S1,..., Sm-1, Sm)의 메모리 셀은 프로그램 방지 상태라고 가정한다), 메모리 셀 스트링들(S0, S1,..., Sm-1, Sm)의 선택된 메모리 셀들(C00,...C0m)에 연결된 워드 라인(word line; WL15)은 고전압(Vpp) 레벨로 활성화되고, 나머지 워드 라인들(WL1, WL2,WL3, ..., WL14)과 스트링 선택 트랜지스터들(SSM0,.....SSMm), 더미 트랜지스터(D1, D2, D3, ....Dm-1, Dm) 및 접지 라인 선택 트랜지스터들(GSM0,....GSMm)은 전원 전압레벨(VCC) 이상의 소정의 전압 레벨(Vpass)로 활성화된다. 이때, 메모리 셀 스트링(S0)에는 외부로부터 데이터 라인(40)을 통해 페이지 버퍼(20)의 래치 회로(도시안됨)에 저장된 '1'의 데이터에 상응하는 전류가 전달되고 그리고 나머지 메모리 셀 스트링들(S1,..., Sm-1, Sm)에는 프로그램 방지 동작으로서, 고전압(Vpp; 예를 들어, 10V)에 상응하는 전류가 전 달된다.

본 발명에 있어서, 프로그램시 선택된 워드라인(WL15)에 걸리는 고전압과 스트링 선택 트랜지스터(SSM0.....SSMm)사이에 흐르는 누설 전류를 더미 트랜지스터(D1, D2, D3, ....Dm-1, Dm)에 의해 차단할 수 있다. 더미 트랜지스터(D1, D2, D3, ....Dm-1, Dm)를 활성화 시키기 위한 신호(K)는 스트링 선택 라인(SSL)을 활성화시키는 신호 또는 슬로프를 갖는 신호를 사용해도 무방하며 스트링 선택 트랜지스터의 사이즈와 같은 트랜지스터를 사용하는 것이 바람직하다. 이러한 더미 트랜지스터(D1, D2, D3, ....Dm-1, Dm)를 사용하므로써 결합 캐패시턴스를 줄이면서 스트링 선택 트랜지스터를 통한 누설전류를 차단할 수 있다.

상술한 바와 같이 본 발명에 의하면 스트링 선택 트랜지스터를 통해 흐른 누설 전류를 차단할 수 있어 프로그램 효율을 높일 수 있다.

Claims

페이지 버퍼와 스트링 선택 트랜지스터간에 접속된 비트라인;

상기 스트링 선택 트랜지스터와 메모리 셀 스트링 간에 접속되어 상기 선택 트랜지스터를 통해 흐르는 누설 전류를 차단하기 위한 누설 전류 차단 수단을 포함하여 구성된 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 1 항에 있어서,

상기 누설 전류 차단 수단은 NMOS트랜지스터 소자로 구성되며 상기 스트링 선택 트랜지스터를 제어하는 신호와 동일한 신호에 의해 제어되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 1 항에 있어서,

상기 누설 전류 차단 수단은 슬로프를 갖는 신호에 의해 제어되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 1 항에 있어서,

상기 누설 전류 차단 수단은 낸드 셀로 구성된 것을 특징으로 하는 낸드 플래시 메모리 장치.