KR100546187B1 - 반도체 메모리 소자의 버퍼 제어장치 및 방법 - Google Patents

반도체 메모리 소자의 버퍼 제어장치 및 방법 Download PDF

Info

Publication number
KR100546187B1
KR100546187B1 KR1020000077738A KR20000077738A KR100546187B1 KR 100546187 B1 KR100546187 B1 KR 100546187B1 KR 1020000077738 A KR1020000077738 A KR 1020000077738A KR 20000077738 A KR20000077738 A KR 20000077738A KR 100546187 B1 KR100546187 B1 KR 100546187B1
Authority
KR
South Korea
Prior art keywords
clock signal
data
buffer control
buffer
data input
Prior art date
Application number
KR1020000077738A
Other languages
English (en)
Other versions
KR20020048539A (ko
Inventor
류기형
윤영진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000077738A priority Critical patent/KR100546187B1/ko
Priority to US10/005,877 priority patent/US6519188B2/en
Priority to GB0129792A priority patent/GB2373905B/en
Publication of KR20020048539A publication Critical patent/KR20020048539A/ko
Application granted granted Critical
Publication of KR100546187B1 publication Critical patent/KR100546187B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers

Landscapes

  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 소자의 버퍼 제어장치 및 방법에 관한 것으로, 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력 데이터보다 먼저 발생시켜 초고속동작을 보다 안정적으로 수행하는 것을 목적으로 한다. 이런 목적을 달성하기 위해, 본 발명에 따른 반도체 메모리 소자의 버퍼 제어장치는 내부클럭신호와 기록동작 인에이블신호를 입력받아 상기 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부와, 상기 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력받아, 상기 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 소자의 버퍼 제어장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING BUFFER OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 반도체 메모리 소자의 버퍼 제어장치를 나타내는 구성도,
도 2는 종래의 반도체 메모리 소자의 버퍼 제어장치의 주요신호들의 타이밍도,
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 버퍼 제어장치를 나타내는 구성도,
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 버퍼 제어장치의 주요신호들의 타이밍도.
< 도면의 주요부분에 대한 부호의 설명 >
100, 300 : 반도체 메모리 소자의 버퍼 제어장치
120, 310 : 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부
130, 320 : 데이터 입력 버퍼
140, 330 : 데이터 스트로브 버퍼
본 발명은 반도체 메모리 소자의 버퍼 제어장치 및 방법에 관한 것으로, 특히, 내부클럭신호에 동기하여 입력 데이터보다 먼저 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생시켜 보다 안정적으로 초고속동작을 수행하도록 구성된 반도체 메모리 소자의 버퍼 제어장치 및 방법에 관한 것이다.
종래의 반도체 메모리 소자의 버퍼 제어장치는 디코딩된 기록명령을 입력받아 데이터 입력 버퍼 및 데이터 스트로브 버퍼를 인에이블시키기 때문에, 입력 데이터에 비하여 데이터 입력 버퍼/데이터 스트로브 버퍼가 늦게 인에이블되는 문제점이 있었다.
이하, 종래의 반도체 메모리 소자의 버퍼 제어장치의 문제점을 보다 자세히 설명한다.
도 1은 종래의 반도체 메모리 소자의 버퍼 제어장치(100)를 나타내는 구성도이다.
도 1에 나타낸 반도체 메모리 소자의 버퍼 제어장치(100)는 명령 디코더로(110)부터 출력된 디코딩된 기록명령(WRITE_COM), 버스트 동작신호(YBST), 기록동작 인에이블신호(WTRZT: 기록명령시에는 하이레벨이고, 판독명령시에는 로우레벨인 신호), 및 내부클럭신호(INT_CLK)를 입력받아 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 발생하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부(120)와, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 입력받아, 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터 입력버퍼(130) 및 복수의 데이터 스트로브 버퍼(140)를 구비한다.
이러한 구성을 갖는 반도체 메모리 소자의 버퍼 제어장치(100)에서는 데이터 입력 버퍼(130)와 데이터 스트로브 버퍼(140)를 기록구간에서만 동작시키기 위해 디코딩된 기록 명령(WRITE_COM)을 입력받았을 때는 복수의 데이터 입력 버퍼(130) 및 복수의 데이터 스트로브 버퍼(140)를 인에이블시키고, 버스트 동작신호(YBST), 기록동작 인에이블신호(WTRZT), 및 내부클럭신호(INT-CLK)를 입력받았을 때는 복수의 데이터 입력 버퍼(130) 및 복수의 데이터 스트로브 버퍼(140)를 디스에이블시키는 제어신호(ENDINDS)가 발생된다.
다음에는 디코딩된 기록명령신호(WRITE_COM)에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)가 발생되는 과정을 도 2를 참조하면서 설명한다.
도 2는 도 1에 나타낸 반도체 메모리 소자의 버퍼 제어장치(100)의 주요신호들의 타이밍을 나타낸다.
도 2에 나타낸 바와 같이, 입력 데이터는 0.75*tck(tck=external clock) ∼1.25*tck의 데이터 스트로브신호(Data-Strobe)에 동기하여 DRAM의 내부로 입력되기 때문에, 외부클럭(EXT-CLK)의 주기가 작아질수록 그에 비례하여 더 빨리 입력된다. 그러나, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)는 디코딩된 기록명령신호(WRITE_COM)를 입력받아 발생하기 때문에 입력 데이터에 비하여 상대적으로 늦게 인에이블될 수밖에 없어, 고속동작을 저해하게 된다.
따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 내부클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력 데이터보다 먼저 발생시켜 보다 안정적으로 초고속동작을 수행하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 버퍼 제어장치는, 초고속 동작을 보다 안정적으로 수행하는 반도체 메모리 소자의 버퍼 제어장치에 있어서, 내부클럭신호에 동기하여 활성화 상태가 제어되며, 기록동작 인에이블신호에 따라 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생수단; 및 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 메모리 소자의 버퍼 제어방법은, 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 제어하는 방법에 있어서, 내부클럭신호에 동기하여 활성화 상태가 제어되며, 기록동작 인에이블신호에 따라 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 단계; 및 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼의 인에이블 또는 디스에이블 여부를 결정하는 단계를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 따른 반도체 메모리 소자의 버퍼 제어장치(300)를 나타낸다.
도 3에 나타낸 반도체 메모리 소자의 버퍼 제어장치(300)는 내부 상승 클럭신호와 내부 하강 클럭신호에 동기하여 입력 데이터보다 먼저 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 발생하도록 구성되어 있다.
또한, 도 3에 나타낸 본 발명의 반도체 메모리 소자의 버퍼 제어장치(300)에 있어서, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생부(310)는 내부 상승 클럭신호, 내부 하강 클럭신호, 및 기록동작 인에이블신호(WTRZT: 기록동작시에는 하이레벨이고, 판독동작시에는 로우레벨인 신호)를 입력받아 상기 내부 상승 클럭신호 및 내부 하강 클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 발생하고, 복수의 데이터 입력 버퍼(320) 및 복수의 데이터 스트로브 버퍼(330)는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)를 입력받아, 입력된 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)의 레벨에 따라 인에이블 또는 디스에이블된다.
다음에는, 내부 상승 클럭신호 및 내부 하강 클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)가 입력 데이터보다 먼저 발생되는 과정을 도 4를 참조하면서 설명한다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 버퍼 제어장치(300)의 주요신호들의 타이밍을 나타낸다.
도 4에 나타낸 내부 상승 클럭신호는 외부클럭신호(EXT_CLK)가 상승한 후에 발생하고, 내부 하강 클럭신호는 외부클럭신호(EXT_CLK)가 하강한 후에 발생한다. 여기서, 내부 상승 클럭신호는 지연 록 루프(DLL: delay lock loop) 클럭신호를 사용할 수도 있다. 그리고, 내부 하강 클럭신호는 내부 상승 클럭신호보다 0.5*tck만큼 지연되어 발생된다.
도 4에 나타낸 바와 같이, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)는 내부 상승 클럭신호(1)를 입력받아 인에이블되어, 내부 하강 클럭신호(2)가 발생하기 전에 하이레벨로 된다. 여기서, 내부 상승 클럭신호(1)가 발생한 후에 발생하는 내부 하강 클럭신호(2)는 기록동작 인에이블신호(WTRZT)의 레벨에 따라 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)의 인에이블 또는 디스에이블 여부를 결정한다.
즉, 내부 하강 클럭신호(2)가 발생했을 때 기록동작 인에이블신호(WTRZT)가 하이레벨이면 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)가 하이레벨로 되고, 내부 하강 클럭신호(3)가 발생했을 때 기록동작 인에이블신호(WTRZT)가 로우레벨이면, 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호(ENDINDS)는 로우레벨로 된다.
상술한 바와 같이, 본 발명은 기록명령이 아닌 내부 상승 클럭신호 및 내부 하강 클럭신호에 동기하여 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 입력 데이터보다 먼저 발생하기 때문에, 즉 DRAM 내부로 입력되는 입력 데이터보다 A구간 만큼 먼저 데이터 입력 버퍼 및 데이터 스트로브 버퍼를 인에이블시키기 때문에 보다 안정적으로 초고속동작을 수행할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 초고속 동작을 보다 안정적으로 수행하는 반도체 메모리 소자의 버퍼 제어장치에 있어서,
    내부클럭신호에 동기하여 활성화 상태가 제어되며, 기록동작 인에이블신호에 따라 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호 발생수단; 및
    상기 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 인에이블 또는 디스에이블 여부가 결정되는 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어장치.
  2. 제 1 항에 있어서,
    상기 내부 클럭신호는 외부 클럭신호가 상승한 후에 발생하는 내부 상승 클럭신호와 외부 클럭신호가 하강한 후에 발생하는 내부 하강 클럭신호로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어장치.
  3. 제 2 항에 있어서,
    상기 내부 상승 클럭신호는 지연 록 루프 클럭신호를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어장치.
  4. 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼를 제어하는 방법에 있어서,
    내부클럭신호에 동기하여 활성화 상태가 제어되며, 기록동작 인에이블신호에 따라 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호를 발생하는 단계; 및
    상기 데이터 입력 버퍼 및 데이터 스트로브 버퍼 제어신호에 따라 복수의 데이터 입력 버퍼 및 복수의 데이터 스트로브 버퍼의 인에이블 또는 디스에이블 여부를 결정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어방법.
  5. 제 4 항에 있어서,
    상기 내부 클럭신호는 외부 클럭신호가 상승한 후에 발생하는 내부 상승 클럭신호와 외부 클럭신호가 하강한 후에 발생하는 내부 하강 클럭신호로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어방법.
  6. 제 5 항에 있어서,
    상기 내부 상승 클럭신호는 지연 록 루프 클럭신호를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 버퍼 제어방법.
KR1020000077738A 2000-12-18 2000-12-18 반도체 메모리 소자의 버퍼 제어장치 및 방법 KR100546187B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020000077738A KR100546187B1 (ko) 2000-12-18 2000-12-18 반도체 메모리 소자의 버퍼 제어장치 및 방법
US10/005,877 US6519188B2 (en) 2000-12-18 2001-12-07 Circuit and method for controlling buffers in semiconductor memory device
GB0129792A GB2373905B (en) 2000-12-18 2001-12-12 Circuit and method for controlling buffers in semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000077738A KR100546187B1 (ko) 2000-12-18 2000-12-18 반도체 메모리 소자의 버퍼 제어장치 및 방법

Publications (2)

Publication Number Publication Date
KR20020048539A KR20020048539A (ko) 2002-06-24
KR100546187B1 true KR100546187B1 (ko) 2006-01-24

Family

ID=27682754

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000077738A KR100546187B1 (ko) 2000-12-18 2000-12-18 반도체 메모리 소자의 버퍼 제어장치 및 방법

Country Status (1)

Country Link
KR (1) KR100546187B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101047002B1 (ko) * 2009-06-26 2011-07-06 주식회사 하이닉스반도체 데이터버퍼 제어회로 및 반도체 메모리 장치

Also Published As

Publication number Publication date
KR20020048539A (ko) 2002-06-24

Similar Documents

Publication Publication Date Title
KR100303775B1 (ko) 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치
US6643215B2 (en) Synchronous memory devices with synchronized latency control circuits and methods of operating same
KR100866601B1 (ko) 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법
US5978281A (en) Method and apparatus for preventing postamble corruption within a memory system
KR100543934B1 (ko) 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치
KR20050076202A (ko) 지연 신호 발생 회로 및 이를 포함한 메모리 시스템
US6961278B2 (en) Synchronous self refresh exit control method and circuit in semiconductor memory device
KR100857450B1 (ko) 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및방법
KR100543937B1 (ko) 데이터 출력제어회로
JP3703241B2 (ja) 半導体メモリ装置
JP3941974B2 (ja) 同期式メモリのデータ出力バッファ制御方法
KR101092999B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US7791963B2 (en) Semiconductor memory device and operation method thereof
GB2373905A (en) Controlling buffers in a semiconductor memory device
KR100546187B1 (ko) 반도체 메모리 소자의 버퍼 제어장치 및 방법
KR100748461B1 (ko) 반도체 메모리 장치의 데이터 입력 회로 및 방법
KR100632611B1 (ko) 반도체 메모리 장치의 명령 디코더
KR100583151B1 (ko) 쓰기 동작에서만 데이터, 데이터스트로브, 및 데이터마스크 버퍼를 활성화시키는 디디알 에스디램
KR100755060B1 (ko) 버퍼
KR100612940B1 (ko) 데이터 출력 타이밍을 조절하는 메모리 장치
KR100616493B1 (ko) 디디알 에스디램의 입력버퍼 제어 방법 및 장치
KR100529039B1 (ko) 도메인 크로싱 마진을 증가시킨 반도체 메모리 소자
KR100323141B1 (ko) 동기형반도체메모리장치
KR100323142B1 (ko) 동기형반도체메모리장치
KR100845783B1 (ko) 반도체 메모리 장치의 클럭 동기 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140102

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee