KR100323141B1 - 동기형반도체메모리장치 - Google Patents

Abstract

여기에 게재된 데이터를 저장하기 위한 메모리 셀 어레이를 갖는 동기형 반도체 메모리 장치는 외부 클럭 신호에 동기된 클럭 신호에 응답해서 데이터 신호를 출력하는 데이터 출력 버퍼 회로와, 상기 외부 클럭 신호에 동기된 내부 클럭 신호가 로우레벨에서 하이레벨로 천이될 때, 제 1 제어 신호를 발생하는 회로와, 상기 제어 신호를 받아들여 상기 데이터 출력 버퍼 회로의 활성화/비활성화를 제어하기 위한 제 2 제어 신호를 발생하는 회로를 포함한다. 그리고 상기 제 1 제어 신호 발생 회로는 상기 내부 클럭 신호의 상승 에지에 동기된 제 1 제어 신호가 발생될 때, 제 1 제어 신호가 상기 데이터 출력 버퍼로 인가되기 이전에 상기 클럭 신호가 데이터 출력 버퍼 회로로 인가된다.

Description

동기형 반도체 메모리 장치{SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로 동기형 다이나믹 랜덤 액세스 메모리 (synchronous dynamic random access memory; 이후 SDRAM이라 칭함)에 관한 것이다.

SDRAM에 있어서, 독출 동작이 버스트 모드 (burst mode)에서 수행된 후 기입 동작이 수행될 때 입/출력 핀 (또는, 입/출력 패드)에서 야기될 수 있는 출력 데이터와 입력 데이터 사이의 충돌이 방지되어야 한다. 이를 위해서, 기입 동작이 수행되기 이전에 입/출력 핀 (또는, 입/출력 패드)을 고-임피던스 상태 (high-impedance state) (이후, H-Z 상태라 칭함)로 설정하기 위한 데이터 출력 버퍼 제어 스킴이 SDRAM에 사용되고 있다.

도 1은 데이터 출력 버퍼의 제어를 위한 블록도가 도시되어 있다.

도 1을 참조하면, 데이터 출력 버퍼 회로 (data output buffer circuit) (10)는 신호 (PTRST)의 제어에 따라 대응하는 입/출력 패드를 통해서 클럭에 동기된 데이터를 출력하거나, 그것의 출력을 H-Z 상태로 설정한다. 도면에는 도시되지 않았지만, 상기 데이터 출력 버퍼 회로 (10)에 제공되는 데이터는 메모리 셀 어레이에서 감지 증폭 회로에 의해서 감지 증폭된 데이터이다. 상기 신호 (PTRST)는 상기 데이터 출력 버퍼 회로 (10)의 활성화/비활성화 상태를 제어하기 위한 신호이다. 상기 신호 (PTRST)의 활성화 및 비활성화 상태는, 도 1에 도시된 바와 같이, 레이턴시 제어 회로 (16)의 출력에 의해 결정된다. 여기서, 상기 레이턴시 제어 회로 (16)의 출력 (latency)은 내부 클럭 발생 회로 (internal clock signal generating circuit) (20)로부터 출력되는, 외부 클럭 신호 (CLK)에 동기된 내부 클럭 신호 (PCLK)에 동기된다.

도 2는 종래 기술에 따른 데이터 출력 버퍼 제어 동작을 설명하기 위한 동작 타이밍도이다. 그리고, 도 3은 종래 기술에 따른 레이턴시 제어 회로의 상세 회로도이다. 설명의 편의상, 캐스 레이턴시 (CAS latency; 이후, CL이라 칭함)가 3이라고 가정하자. 도 2를 참조하면, 독출 명령 (R/D)이 발생된 후 세 번째 클럭 사이클에서 데이터가 출력된다. 이를 위해서, 두 번째 사이클의 내부 클럭 신호 (PCLK)가 하이 레벨에서 로우 레벨로 천이될 때 데이터 출력 버퍼 제어 신호 (PTRST)가 이에 동기되어 발생된다. 데이터 출력 버퍼 회로 (10)는 외부 클럭 신호(CLK)에 동기된 신호 (CLKDQ)에 의해서 구동된다. 이에 따라서, 상기 데이터 출력 버퍼 제어 신호 (PTRST)가 비활성화되어 데이터 출력 버퍼 회로 (10) 역시 비활성화된다. 즉, 데이터 출력 버퍼 회로 (10)에 연결되는 입/출력 패드는 H-Z 상태가 된다.

상술한 바와 같은 종래 기술에 의하면, SDRAM이 고주파 영역에서 동작되면, 상기 데이터 출력 버퍼 제어 신호(PTRST)는 신호 (CLKDQ)보다 늦게 활성화될 수 있다. 그 이유는 외부 클럭 신호(CLK)에 동기된 데이터 출력 버퍼 회로(10)를 위한 신호(CLKDQ)의 활성화 시점은 고주파 영역으로 갈수록 빨라진다. 반면에, 내부 클럭 신호(PCLK)에 동기되는 데이터 출력 버퍼 제어 신호(PTRST)는 일정 시간내에서 활성화되기 때문에 신호 (CLKDQ)보다 늦어지게 된다.

따라서, 도 2에 도시된 바와 같이 PTRST가 CLKDQ에 비해 T 만큼 늦게 활성화되면, 그 만큼의 감지 시간의 손실을 가져오게 된다. 버스트 동작시 PTRST가 활성화된 상태에서 CLKDQ에 동기되어 데이터가 출력되면 첫 번째 데이터 출력 속도와 버스트 동작시 데이터 출력 속도가 일정하지 않게 된다. 또, 버스트 동작 종료후 다음 CLKDQ에 보다 PTRST가 늦게 비활성화됨에 따라 무효 데이터가 출력될 수 있으며, 버스트 종료시 기입 명령이 입력되면 기입하고자 하는 데이터와 출력되는 데이터 사이에 충돌이 야기되어 기입 오동작 (write fail)이 유발될 수 있다.

따라서 본 발명의 목적은 기입 데이터와 독출 데이터 사이의 충돌을 방지할 수 있는 동기형 반도체 메모리 장치를 제공하기 위함이다.

도 1은 동기형 반도체 메모리 장치의 데이터 출력 버퍼 제어 스킴을 설명하기 위한 블록도;

도 2는 종래 기술에 따른 데이터 출력 버퍼 제어 동작을 위한 타이밍도;

도 3은 종래 기술에 따른 레이턴시 제어 회로의 회로도;

도 4는 본 발명에 따른 레이턴시 제어 회로의 상세 회로도; 그리고

도 5는 본 발명에 따른 데이터 출력 버퍼 제어를 위한 동작 타이밍도이다.

*도면의 주요 부분에 대한 부호 설명

10 : 데이터 출력 버퍼 12 : 데이터 출력 버퍼 제어 신호 발생 회로

14 : DQ 클럭 발생 회로 16 : 레이턴시 제어 회로

18 : 내부 클럭 발생 회로 20 : RD 버퍼 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 데이터를 저장하기 위한 메모리 셀 어레이는 갖는 동기형 반도체 메모리 장치에 있어서, 적어도 하나의 입/출력 패드, 상기 입/출력 패드에 연결되며, 외부 클럭 신호에 동기된 데이터 출력 클럭 신호에 응답해서 상기 입/출력 패드로 데이터 신호를 출력하는 데이터 출력 버퍼 회로, 외부 클럭 신호에 동기된 내부 클럭 신호가 로우레벨에서 하이레벨로 천이될 때, 제 1 제어 신호를 발생하는 회로, 상기 제어 신호를 받아들여 상기 데이터 출력 버퍼 회로의 활성화/비활성화를 제어하기 위한 제 2 제어 신호를 발생하는 회로를 포함하되, 상기 제 1 제어 신호 발생 회로는 상기 내부 클럭 신호의 상승 에지에 동기된 제 1 제어 신호가 발생될 때, 제 1 제어 신호가 상기 데이터 출력 버퍼로 인가되기 이전에 상기 데이터 출력 버퍼로 상기 데이터 출력 클럭 신호가 인가되도록 한다.

이 실시예에 있어서, 상기 제 1 제어 신호 발생 회로는, 기입 및 독출 명령에 따라 발생되는 신호들을 입력받아 조합 신호를 발생하는 입력 회로, 상기 내부클럭 신호가 하이레벨에서 로우레벨로 천이될 때 상기 조합 신호를 래치하고, 상기 내부 클럭 신호가 로우레벨에서 하이레벨로 천이될 때 래치된 상기 조합 신호를 출력하는 래치 회로, 상기 내부 클럭 신호가 로우레벨에서 하이레벨로 천이될 때, 상기 래치 회로로부터 출력된 상기 조합 신호를 소정 시간 동안 지연시키는 지연 회로 및 상기 지연 회로에 의해 지연된 상기 조합 신호를 상기 제 1 제어 신호로서 출력하는 출력 회로를 포함한다.

이 실시예에 있어서, 상기 제 1 제어 신호는, 기입 데이터와 독출 데이터 사이의 충돌을 막기 위한 신호로서, 상기 제 2 제어 신호가 활성화되기 이전에 비활성화된다.

(작용)

이와 같은 장치에 의해서, PTRST의 활성화 시점을 앞당겨 CLKDQ의 활성화 구간과 비활성화 구간 사이에 있도록 레이싱 마진이 확보된다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 4 및 도 5에 의거하여 설명한다.

도 4는 본 발명의 바람직한 실시예에 레이턴시 제어 회로를 상세하게 보여주는 회로도이다. 그리고 도 5는 본 발명에 따른 데이터 출력 버퍼 제어 동작을 설명하기 위한 동작 타이밍도이다.

도 4를 참조하면, 본 발명에 따른 레이턴시 제어 회로는 내부 클럭 신호(PCLK)가 로우레벨에서 하이레벨로 천이될 때 레이턴시 신호(latency)를 출력한다. 상기 레이턴시 제어 회로 (16)는 입력부(input section)(100), 래치부 (latch ssection) (120), 지연부(delay section) (140) 그리고 출력부(output section) (160)을 포함한다.

도 5를 참조하면, 본 발명에 따른 레이턴시 제어 회로 (16)는 독출 명령 (R/D) 발생 후 첫 번째 외부 클럭 신호 (CLK)가 로우레벨에서 하이레벨로 천이되고, 두 번째 내부 클럭 신호 (PCLK)가 로우레벨에서 하이레벨로 천이될 때, 레이턴시 신호(latency)를 발생한다. 상기 레이턴시 신호에 의해 신호 (PTRST)가 활성화된다.

도 4에 도시된 바와 같이, 입력부 (100)는 독출명령 (R/D) 발생시 첫 번째 클럭 신호 (CLK)가 로우레벨에서 하이레벨로 천이될 때 미도시된 캐스 버퍼(CAS buffer)로부터 발생되는 발생되는 신호(PC), 기입 명령 발생시 하이레벨로 활성화되고, 독출시 로우레벨로 비활성화되는 신호 (PWR)를 받아들여 이들을 조합한다. 상기 래치부 (120)는 내부 클럭 신호 (PCLK)가 하이레벨에서 로우레벨로 천이될 때 상기 입력부 (100)를 통해 발생되는 신호 (CS)를 래치하고, 상기 내부 클럭 신호 (PCLK)가 로우레벨에서 하이레벨로 천이될 때 래치된 상기 신호 (CS)를 출력한다. 상기 래치부 (140)는 도 4에 도시된 바와 같이 구성된다.

상기 지연부 (160)는 캐스 레이턴시 신호 (CL3)에 응답해서 상기 내부 클럭 신호 (PCLK)의 상승 에지에 동기되어서 상기 래치부 (140)로부터 출력되는 신호 (CS)를 소정 시간 지연시킨다. 그리고 상기 출력부 (160)는 상기 캐스 레이턴시 신호(CL3)에 응답해서 상기 지연부 (160)에 의해서 지연된 신호 (CS)를 레이턴시신호(latency)로서 출력한다. 상기 레이턴시 신호 (latency)는 상기 데이터 출력 버퍼 제어 신호 발생 회로 (12)에 제공된다. 그 결과 도 5에 도시된 바와 같이, 데이터 출력 버퍼 제어 신호 (PTRST)가 소정 마진을 가지면서 데이터 출력 버퍼 회로 (10)를 위한 신호(CLKDQ)에 앞서 비활성화된다.

여기서, 신호 (CL3)에 제어되는 지연부 (140)의 지연 시간은 적정 주파수에 기준하여 조정되므로써 고주파 영역에서도 충분한 마진을 확보할 수 있다. 그리고 캐스 레이턴시 (CL)는 정상적인 기입/독출 동작이 수행되기 이전에 이 분야에 잘 알려진 모드 레지스터 셋트 (Mode Register Set : MRS)에 의해서 결정되며, 동일한 캐스 레이턴시에서도 클럭 신호의 주기를 나타내는 tCC에 의해서 동작 주파수가 결정된다.

도 5에 나타난 바와 같이, 종래 레이턴시 신호 (latency') 는 내부 클럭 신호 (PCLK)의 두 사이클 뒤에 출력되던 것에 비해 본 발명에서는 한 사이클과 반주기를 갖는 내부 클럭 신호에 의해 출력되었다. 그 결과 레이턴시 신호 (latency)가 클럭 신호 (CKLDQ)의 하이레벨인 구간과 로우레벨 구간 사이에 존재할 시간을 갖고 발생된다. 데이터 출력은 독출 명령 이후 클럭 신호 (CLKDQ)에 의해서만 이루어진다. 그러므로 tSAC의 속도 손실을 줄일 수 있고 속도의 변화도 줄일 수 있다. 독출 및 기입 데이터의 충돌에 의한 기입 오류를 막을 수 있다.

이와 같이, 버스트 모드로 동작하는 SDRAM의 입력 데이터와 출력 데이터 사이의 충돌을 방지하기 위해서 사용되는 명령 (DQM)이 인가될 때, 데이터 출력 버퍼 회로 (10)의 출력 즉, 입/출력 핀 (또는, 패드)이, 도 5에 도시된 바와 같이, 버퍼용 클럭 (CLKDQ)이 버퍼 회로 (10)에 인가되기 이전에 H-Z 상태로 설정될 수 있다. 그 결과, 입력 데이터와 출력 데이터 사이의 충돌로 인해서 야기되는 기입 페일이 방지될 수 있다.

상기한 바와 같이, 명령 (DQM)이 인가된 후 기입 명령이 인가되기 이전에 데이터 출력 버퍼 회로의 출력을 고-임피던스 상태로 설정하기에 충분한 마진을 확보함으로써 기입 페일을 방지할 수 있다.

Claims (3)

1. 데이터를 저장하기 위한 메모리 셀 어레이는 갖는 동기형 반도체 메모리 장치에 있어서:

   적어도 하나의 입/출력 패드와;

   상기 입/출력 패드에 연결되며, 외부 클럭 신호에 동기된 데이터 출력 클럭 신호에 응답해서 상기 입/출력 패드로 데이터 신호를 출력하는 데이터 출력 버퍼 회로와;

   외부 클럭 신호에 동기된 내부 클럭 신호가 로우레벨에서 하이레벨로 천이될 때, 제 1 제어 신호를 발생하는 회로와;

   상기 제어 신호를 받아들여 상기 데이터 출력 버퍼 회로의 활성화/비활성화를 제어하기 위한 제 2 제어 신호를 발생하는 회로를 포함하되,

   상기 제 1 제어 신호 발생 회로는 상기 내부 클럭 신호의 상승 에지에 동기된 제 1 제어 신호가 발생될 때, 제 1 제어 신호가 상기 데이터 출력 버퍼로 인가되기 이전에 상기 데이터 출력 버퍼로 상기 데이터 출력 클럭 신호가 인가되도록 하는 동기형 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 제 1 제어 신호 발생 회로는,

   기입 및 독출 명령에 따라 발생되는 신호들을 입력받아 조합 신호를 발생하는 입력 회로와;

   상기 내부 클럭 신호가 하이레벨에서 로우레벨로 천이될 때 상기 조합 신호를 래치하고, 상기 내부 클럭 신호가 로우레벨에서 하이레벨로 천이될 때 래치된 상기 조합 신호를 출력하는 래치 회로와;

   상기 내부 클럭 신호가 로우레벨에서 하이레벨로 천이될 때, 상기 래치 회로로부터 출력된 상기 조합 신호를 소정 시간 동안 지연시키는 지연 회로 및;

   상기 지연 회로에 의해 지연된 상기 조합 신호를 상기 제 1 제어 신호로서 출력하는 출력 회로를 포함하는 동기형 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 제 1 제어 신호는, 기입 데이터와 독출 데이터 사이의 충돌을 막기 위한 신호로서, 상기 제 2 제어 신호가 활성화되기 이전에 비활성화되는 동기형 반도체 메모리 장치.