KR200187184Y1 - 칼럼 클럭 발생 장치 - Google Patents
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Abstract
본 고안은 칼럼 오퍼레이션(리드/라이트)을 제어하는 칼럼 클럭 신호를 칼럼 억세스가 일어나고 있는 시간동안에만 발생함으로써 SDRAM의 대기 전류 소모를 최소화하도록 한 칼럼 클럭 발생 장치에 관한 것으로서, 외부의 어드레스와 콘트롤 및 데이터 입력신호가 입력되는 제 1 입력단과, 외부의 클럭신호가 입력되는 제 2 입력단과, 상기 제 1 입력단의 입력신호들을 받아 제 1 출력신호를 출력하는 제 1 입력버퍼부와, 상기 제 2 입력단의 클럭신호를 받아 제 2 출력신호를 출력하는 제 2 입력 버퍼부와, 상기 제 2 입력 버퍼부의 제 2 출력신호에 의해 상기 제 1 입력버퍼부의 제 1 출력신호를 받아 동기시키는 동기화 회로부와, 상기 제 2 입력 버퍼부의 제 2 출력신호를 일정시간 딜레이하는 딜레이부와, 상기 동기화 회로부에서 동기된 입력신호들을 받아 리드/라이트 전이에 관여하는 칼럼 패스부와, 그리고 상기 딜레이부에서 지연된 제 2 출력신호를 클럭신호로 하고 상기 칼럼 패스부의 신호를 입력신호로하여 리드/라이트 전이를 수행하기 위한 일련의 동작을 제어하는 칼럼 클럭신호를 출력하는 FF-RZ부를 포함하여 구성됨을 특징으로 한다.
Description
본 고안은 에스디램(SDRAM ; Synchronous Dynamic Random Access Memory)에 관한 것으로, 특히 대기 전류(Stand-by Current)의 전력소모를 줄이는데 적당한 칼럼 클럭 발생 장치에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 칼럼 클럭 발생 장치를 설명하면 다음과 같다.
도 1은 종래의 칼럼 클럭 발생 장치에서 입력신호들의 흐름을 나타낸 블록도이다.
도 1에 도시한 바와 같이, 메모리의 제 1 입력단(11)에 도달한 어드레스(Address), 콘트롤(Control), 데이터(Data) 입력신호는 제 1 입력단(11)의 근처에 위치한 제 1 입력버퍼부(12)를 거치면서 레일-투-레일 전이(Rail-to-Rail Transition)를 하는 CMOS 레벨 신호로 바뀐다.
이어, 비동기식 메모리와는 달리 제 1 입력버퍼부(12)를 거친 CMOS 레벨 입력신호들은 동기화회로(Synchronizer)부(13)에 전달되어 제 2 입력버퍼부(16)를 거친 클럭신호(CLKBUF)에 동기된다.
그리고 상기 동기화회로부(13)에서 나온 동기된 신호들은 동기식 메모리의 리드/라이트(Read/Write) 전이에 관여하는 칼럼 패스(Colum Path)부(14)에 입력된다.
한편, 클럭 입력신호의 흐름은 도 1에서와 같이 메모리의 제 2 입력단(15)에 도달한 클럭 입력신호는 제 2 입력버퍼부(16)를 거치면서 클럭신호(CLKBUF)가 되고, 상기 클럭신호(CLKBUF)는 동기화회로부(13)에 입력되어 제 2 입력버퍼부(16)를 거친 어드레스, 콘트롤, 데이터 입력신호들을 동기시킨다.
이어, 칼럼 패스부(14)를 제어하는 칼럼 클럭 신호는 클럭신호(CLKBUF)를 딜레이부(17)에서 딜레이(delay)시켜서 얻는데, 이때의 클럭 딜레이양은 칼럼 패스부(14)내의 플립-플롭(Flip-Flop)의 셋-업 타임 마진(Set-up time margin)이 확보될 수 있도록 조절한다.
여기서 상기 클럭신호(CLKBUF)는 클럭 인에블(CKE)의 제어를 받아 CKE가 "High"인 동안에만 동작한다.
그러나 상기와 같은 종래의 칼럼 클럭 발생 장치에 있어서 칼럼 클럭 신호가 단순히 클럭신호의 딜레이 버전(delay version)이므로 칼럼 억세스가 일어나지않는 대기 상태나 로우 억세스(Row Access)만 일어나는 상태에서도 클럭 인에블이 "High"이면 불필요하게 동작되므로 칼럼 클럭의 토글(Toggering)에 의한 대기 전류 소모가 커지게 되는 문제점이 있었다.
본 고안은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 칼럼 오퍼레이션(리드/라이트)을 제어하는 칼럼 클럭 신호를 칼럼 억세스가 일어나고 있는 시간동안에만 발생함으로써 SDRAM의 대기 전류 소모를 최소화하도록 한 칼럼 클럭 발생 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 칼럼 클럭 발생 장치에 대한 입력신호들의 흐름을 나타낸 블록도
도 2는 본 고안에 의한 칼럼 클럭 발생 장치에 대한 입력신호들의 흐름을 나타낸 블록도
도 3 및 도 4는 본 고안에 의한 동기식 메모리의 리드 또는 라이트시 OPEN_COL 신호에 대한 칼럼 클럭을 나타낸 타이밍도
도면의 주요 부분에 대한 부호의 설명
21 : 제 1 입력단 22 : 제 1 입력버퍼부
23 : 동기화회로부 24 : 칼럼 패스부
25 : 제 2 입력단 26 : 제 2 입력버퍼부
27 : 딜레이부 27 : FF-RZ부
상기와 같은 목적을 달성하기 위한 본 고안에 의한 칼럼 클럭 발생 장치는 외부의 어드레스와 콘트롤 및 데이터 입력신호가 입력되는 제 1 입력단과, 외부의 클럭신호가 입력되는 제 2 입력단과, 상기 제 1 입력단의 입력신호들을 받아 제 1 출력신호를 출력하는 제 1 입력버퍼부와, 상기 제 2 입력단의 클럭신호를 받아 제 2 출력신호를 출력하는 제 2 입력 버퍼부와, 상기 제 2 입력 버퍼부의 제 2 출력신호에 의해 상기 제 1 입력버퍼부의 제 1 출력신호를 받아 동기시키는 동기화 회로부와, 상기 제 2 입력 버퍼부의 제 2 출력신호를 일정시간 딜레이하는 딜레이부와, 상기 동기화 회로부에서 동기된 입력신호들을 받아 리드/라이트 전이에 관여하는 칼럼 패스부와, 그리고 상기 딜레이부에서 지연된 제 2 출력신호를 클럭신호로 하고 상기 칼럼 패스부의 신호를 입력신호로하여 리드/라이트 전이를 수행하기 위한 일련의 동작을 제어하는 칼럼 클럭신호를 출력하는 FF-RZ부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 고안에 의한 칼럼 클럭 발생 장치를 상세히 설명하면 다음과 같다.
도 2는 본 고안에 의한 칼럼 클럭 발생 장치에 대한 입력신호들의 흐름을 나타낸 블록도이고, 도 3 및 도 4는 본 고안에 의한 동기식 메모리의 리드 또는 라이트시 OPEN_COL 신호에 대한 칼럼 클럭을 나타낸 타이밍도이다.
먼저, 어드레스와 콘트롤 및 데이터 입력신호의 흐름은 도 2에서와 같이 메모리의 제 1 입력단(21)에 도달한 어드레스(Address), 콘트롤(Control), 데이터(Data) 입력신호는 제 1 입력단(21)의 근처에 위치한 제 1 입력버퍼부(22)를 거치면서 레일-투-레일 전이(Rail-to-Rail Transition)를 하는 CMOS 레벨 신호로 전환한다.
이어, 비동기식 메모리와는 달리 제 1 입력버퍼부(22)를 거친 CMOS 레벨 입력신호들은 동기화회로(Synchronizer)부(23)에 전달되어 제 2 입력버퍼부(26)를 거친 클럭신호(CLKBUF)에 동기된다.
그리고 상기 동기화회로부(23)에서 나온 동기된 신호들은 동기식 메모리의 리드/라이트(Read/Write)전이에 관여하는 칼럼 패스(Colum Path)부(24)에 입력된다.
한편, 클럭 입력신호의 흐름은 도 2에서와 같이 메모리의 제 2 입력단(25)에 도달한 클럭 입력신호는 제 2 입력버퍼부(26)를 거치면서 클럭신호(CLKBUF)가 출력되고, 상기 클럭신호(CLKBUF)는 동기화회로부(23)에 입력되어 제 2 입력버퍼부(26)를 거친 어드레스, 콘트롤, 데이터 입력신호들을 동기된다.
이어, 상기 제 2 입력버퍼부(26)의 클럭신호를 딜레이부(27)로 일정시간 동안 딜레이 한 후, 딜레이된 클럭신호(CLKBUK)는 FF-RZ(Flip-Flop Return-to-Zero)부(28)의 클럭신호로 입력되고, 상기 칼럼 패스부(24)에서 입력신호(OPEN_COL)를 받아 칼럼 클럭(Column Clock)신호를 출력한다.
여기서 상기 칼럼 클럭신호는 동기식 메모리 내에서 리드/라이트 전이 동작을 수행하기 위해 일어나는 일련의 동작을 제어하는 것이다.
그리고 클럭신호(CLKBUK)에서 칼럼 클럭 신호를 발생함에 있어서 FF-RZ(Flip-Flop Return-to-Zero)부(28)를 이용하여 OPEN_COL신호가 "High"인 구간에만 칼럼 클럭 신호가 동작되고, 상기 OPEN_COL 신호가 "Low"인 구간에는 동작되지 않는다.
그리고 상기 OPEN_COL 신호는 도 3에서와 같이 리드(Read)시에는 리드 버스 버스트(Read Burst)가 진행되는 동안 "High" 상태를 유지하고, 도 4에서와 같이 라이트(Write)시에는 라이트 버스트가 진행되는 동안 "High"상태를 유지한다.
여기서 상기 리드 동작은 메모리에서 메모리 콘트롤러로의 데이터 전이 동작이 일어나는 것을 의미하고, 상기 라이트 동작은 메모리 콘트롤러에서 메모리로의 데이터 전이가 일어나는 것을 의미한다.
따라서 칼럼 클럭 신호가 리드시에는 CL(CAS Latency) + BL(Burst Length) 싸이클 수 만큼, 라이트 시에는 BL 싸이클 수만큼 발생된다.
만약, 라이트 레이턴시가 상기에서 가정한 대로 "0"가 아니고 "1"인 경우에는 칼럼 클럭이 라이트시에 BL+1 싸이클 수만큼 발생된다.
그러므로 클럭 인에블(Clock Enable ; CKE)가 "High"라 하더라도 칼럼 억세스가 일어나지 않으면 칼럼 클럭 신호가 발생되지 않으므로 대기 전류를 줄일 수 있다.
한편, FF-RZ부(28)의 동작은 클럭 입력이 "High"인 구간에는 종래의 플립-플럽과 동일하나 클럭 입력이 "Low"인 구간에는 플립-플럽 출력인 Q가 "Low"로 리세트된다.
여기서 상기 클록신호(CLKBUF)는 클럭 인에블(CKE)의 제어를 받아 CKE가 "High"인 동안에만 동작한다.
이상에서 설명한 바와 같이 본 고안에 의한 칼럼 클럭 발생 장치에 있어서 클럭인에블이 High인 경우에도 칼럼 억세스(Column Access)가 이루어지는 여부를 판단하여 칼럼 패스(Column Path)를 제어하는 칼럼 클럭 신호를 칼럼 억세스가 일어나는 구간에만 발생함으로써 대기(Stand-by)시나 로우 억세스(Row Access)만 일어나는 경우의 전류 소모를 줄일 수 있는 효과가 있다.
Claims (3)
- 외부의 어드레스와 콘트롤 및 데이터 입력신호가 입력되는 제 1 입력단과,외부의 클럭신호가 입력되는 제 2 입력단과,상기 제 1 입력단의 입력신호들을 받아 제 1 출력신호를 출력하는 제 1 입력버퍼부와,상기 제 2 입력단의 클럭신호를 받아 제 2 출력신호를 출력하는 제 2 입력 버퍼부와,상기 제 2 입력 버퍼부의 제 2 출력신호에 의해 상기 제 1 입력버퍼부의 제 1 출력신호를 받아 동기시키는 동기화 회로부와,상기 제 2 입력 버퍼부의 제 2 출력신호를 일정시간 딜레이하는 딜레이부와,상기 동기화 회로부에서 동기된 입력신호들을 받아 리드/라이트 전이에 관여하는 칼럼 패스부와,상기 딜레이부에서 지연된 제 2 출력신호를 클럭신호로 하고 상기 칼럼 패스부의 신호를 입력신호로하여 리드/라이트 전이를 수행하기 위한 일련의 동작을 제어하는 칼럼 클럭신호를 출력하는 FF-RZ부를 포함하여 구성됨을 특징으로 칼럼 클럭 발생 장치.
- 제 1 항에 있어서,상기 FF-RZ부는 클럭 입력이 "High"인 구간에는 종래의 플립-플럽과 동일하나 클럭 입력이 "Low"인 구간에는 플립-플럽 출력인 Q가 "Low"로 리세트됨을 특징으로 하는 칼럼 클럭 발생 장치.
- 제 1 항에 있어서,상기 제 2 출력신호는 리드(Read)시에는 리드 버스 버스트(Read Burst)가 진행되는 동안 "High" 상태를 유지하고, 라이트(Write)시에는 라이트 버스트가 진행되는 동안 "High"상태를 유지하는 것을 특징으로 하는 칼럼 클럭 발생 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980003748U KR200187184Y1 (ko) | 1998-03-14 | 1998-03-14 | 칼럼 클럭 발생 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980003748U KR200187184Y1 (ko) | 1998-03-14 | 1998-03-14 | 칼럼 클럭 발생 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990037874U KR19990037874U (ko) | 1999-10-15 |
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ID=19532758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019980003748U KR200187184Y1 (ko) | 1998-03-14 | 1998-03-14 | 칼럼 클럭 발생 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200187184Y1 (ko) |
-
1998
- 1998-03-14 KR KR2019980003748U patent/KR200187184Y1/ko not_active IP Right Cessation
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| KR19990037874U (ko) | 1999-10-15 |
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