KR20010105769A - 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법 - Google Patents

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Abstract

본 발명은 기계적 응력에 대한 취약 부분이 보강되고, 솔더 볼 접합성을 좋게 하여 패키지 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)와 그 제조 방법에 관한 것으로서, 집적회로가 형성된 반도체 기판에 덮여진 보호막 상의 기계적 충격에 취약한 특정 영역에 응력 완충층(stress buffer layer)이 형성되고, 칩 패드를 개방시키며 응력 완충층과 보호막을 덮는 폴리이미드층과, 그 폴리이미드층과 개방된 칩 패드의 영역에 UBM층을 형성하고, 그 UBM층 상에 금속배선을 형성하며, 금속배선이 개방되도록 폴리이미드층과 금속배선을 덮는 절연층을 형성하고, 금속배선의 개방된 부분에 외부 접속 단자가 접합되는 것을 특징으로 한다. 이에 따르면, 기존의 칩 스케일 패키지에 비하여 구조와 형상이 단순하고, 웨이퍼 상태에서 패키지 조립 공정이 완료되어 크기의 소형화와 신호처리의 고속화 및 저렴한 제조 비용을 구현할 수 있다. 특히, 기계적 응력이 취약한 부분에 형성되는 응력 완충층에 의해 기계적 손상이 감소될 수 있으며, 외부 접속 단자로서 사용되는 솔더 범프 접합에 대한 신뢰성이 향상된다. 따라서, 칩 스케일 패키지의 장기적인 신뢰성의 증가에 크게 기여할 수 있다.

Description

웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법{Wafer level chip scale package and manufacturing method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는웨이퍼 조립 공정이 완료된 반도체 웨이퍼에 재배선 작업을 이용하여 제조되는 칩 스케일 패키지(CSP; Chip Scale Package)와 그 제조 방법에 관한 것이다.
오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.
웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩은 외부 환경으로부터의 보호와 용이한 실장 및 동작 신뢰성 확보 등을 위하여 패키지 조립 기술에 의해 패키지 형태를 갖게 된다. 최근 개발되어 제안되고 있는 새로운 패키지 형태의 하나가 칩 스케일 패키지(또는 칩 사이즈 패키지)이다. 칩 스케일 패키지는 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있으며, 그 중 가장 큰 장점은 패키지의 크기이다. 일반적으로 칩 스케일 패키지는 칩 크기의 1.2배 이내의 패키지 크기를 가진다.
칩 스케일 패키지는 디지털 캠코더, 휴대 전화기, 노트북 컴퓨터, 메모리 카드 등과 같이 소형화, 이동성이 요구되는 제품들에 주로 사용되며, DSP(digital signal processor), ASIC(Application specific integrated circuit), 마이크로 컨트롤러(micro controller) 등과 같은 반도체 소자들이 칩 스케일 패키지 안에 내장된다. 또한 DRAM(Dynamic Random Access Memory), 플래쉬 메모리(flash memory) 등과 같은 메모리 소자를 실장한 칩 스케일 패키지의 사용도 점점 확산 일로에 있다. 현재는 전 세계적으로 약 50개 이상의 각종 칩 스케일 패키지들이 개발되거나 생산되고 있는 실정이다.
그러나, 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면, 아직까지는 기존의 플라스틱 패키지에 비하여 여러 단점들을 안고 있는 것도 사실이다. 그 중의 하나는 신뢰성의 확보가 어렵다는 점이며, 다른 하나는 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비가 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 점이다.
이와 같은 문제점을 해결할 수 있는 방안이 웨이퍼 레벨(wafer level) 칩 스케일 패키지 제조 기술이다. 웨이퍼 레벨 칩 스케일 패키지는 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고 웨이퍼 조립 공정으로 제조된 반도체 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체 칩 분리 작업을 거쳐 제조된다.
웨이퍼 레벨의 칩 스케일 패키지의 장점은 패키지의 열적, 전기적 특성 및 패키지 소형화에 따르는 이점과 웨이퍼 레벨 테스트 적용에 따른 비용 감소와 파급 효과가 매우 큰 이점이 있다. 더욱이, 패키지를 제조하는 데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 조립 설비와 공정들을 이용할 수 있고 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소화할 수 있다.
그러나, 이와 같은 웨이퍼 레벨 칩 스케일 패키지는 제조 공정의 진행 또는 제조 후에 실장 공정 등에서 발생되는 기계적 응력에 의한 취약 부분의 손상을 최소화하기 위한 방안의 개발이 시급하다. 예컨대, 외부접속단자로서 사용되는 솔더 볼을 부착 과정 또는 패키지 실장 과정 등에서 가해지는 기계적 충격 및 솔더 볼의 접합 신뢰성 향상 등의 해결 과제를 안고 있다.
본 발명의 목적은 기계적 응력에 대한 취약 부분이 보강되고, 솔더 볼 접합성을 좋게 하여 패키지 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법을 제공하는 데에 있다.
도 1은 본 발명에 따른 칩 스케일 패키지를 나타낸 단면도,
도 2내지 도 13은 본 발명에 따른 칩 스케일 패키지 제조 공정도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
11; 반도체 기판 12; 칩 패드(chip pad)
13; 보호막 14; 응력 완충층(stress buffer layer)
15; 폴리이미드층 16; UBM층
17; 포토 레지스트층 18; 금속배선층
19; 절연층 20; 금 도금층
21; 솔더 볼 30; 반도체 웨이퍼
31; 반도체 칩 32; 스크라이브 라인(scribe line)
40; 칩 스케일 패키지 51; 스텐실 마스크(stencil mask)
이와 같은 목적을 달성하기 위한 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는, 집적회로가 형성된 반도체 기판, 그 반도체 기판의 표면에 집적회로와 전기적으로 연결되어 형성된 칩 패드, 그 칩 패드를 개구시키며 반도체 기판에 덮여진 보호막, 기계적 충격에 취약한 특정 영역의 보호막 상부에 형성된 응력 완충층(stress buffer layer), 칩 패드를 개방시키며 응력 완충층과 보호막을 덮는 폴리이미드층, 그 폴리이미드층과 개방된 칩 패드의 영역에 형성되는 UBM층, UBM층 상에 형성된 금속배선, 금속배선이 개방되도록 폴리이미드층과 금속배선을 덮는 절연층, 금속배선의 개방된 부분에 접합되어 형성되는 외부 접속 단자를 포함하는 것을 특징으로 한다.
폴리이미드층은 감광성 폴리이미드를 사용한다. 응력 완충층은 탄성중합체(elastomer)로 형성할 수 있으며, 외부 접속 단자로는 솔더 범프 등이 사용될 수 있으며 바람직하게는 솔더 볼(solder ball)이 이용될 수 있다. 응력 완충층은 외부 접속 단자 하부 의 보호막 층에 형성되어 외부 접속 단자의 부착 또는 패키지 실장 시에 가해지는 기계적 충격에 대한 완충 작용을 하도록 하는 것이 바람직하다.
그리고, 상기 목적을 달성하기 위한 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 제조 방법은, ⒜ 집적회로가 형성된 반도체 기판과 집적회로와 전기적으로 연결된 칩 패드들 및 그 칩 패드가 개방 영역을 갖도록 하여 반도체 기판에 덮여진 보호막을 갖는 반도체 웨이퍼를 준비하는 단계, ⒝ 기계적 충격에 취약한 특정 영역의 보호막 상에 응력 완충층을 형성하는 단계, ⒞ 칩 패드가 개방된 부분을 갖도록 하여 응력 완충층과 보호막을 덮는 폴리이미드층을 형성하는 단계, ⒟ 폴리이미드층 상에 칩 패드와 접속되어 재배선 회로패턴을 형성하는 UBM층(Under Bumped Metal)이을 형성하는 단계, ⒠ 금속배선이 형성될 영역을 제외한 UBM층을 덮는 포토 레지스트층을 형성하는 단계, ⒡ 포토 레지스트층이 형성된 영역을 제외한 UBM층 상에 금속배선을 형성하는 단계, ⒢ 포토 레지스트층 제거 단계, ⒣ 금속배선을 개방시키도록 하여 절연층을 형성하는 단계, ⒤ 절연층의 개방 영역에 의해 노출된 금속배선에 외부 접속 수단을 부착하는 단계, ⒥ 반도체 웨이퍼를 단위 반도체 칩으로 분리하는 단위 반도체 칩 패키지 제조 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 구조를 개략적으로 나타낸 부분 단면도이다.
도 1을 참조하면, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지(40)는, 집적회로가 형성된 반도체 기판(11)의 표면에 집적회로와 전기적으로 연결되어 형성된 칩 패드(12)가 형성되어 있고, 그 상부에 보호막(13)이 형성되어 있다. 칩패드(12)는 보통 알루미늄 재질이며 보호막(13)은 산화막 또는 질화막으로 이루어진다. 기계적 충격에 취약한 솔더 볼(21) 하부의 보호막(13) 상에 탄성중합체로 응력 완충층(14)이 형성되어 있다.
그리고, 감광성 폴리이미드층(15)이 응력 완충층(14)과 보호막(15)을 덮도록 형성되어 있고, 그 감광성 폴리이미드층(15) 상에 칩 패드(12)와 접합되어 UBM층(16)이 형성되어 있다. UBM층(16) 상에 금속배선이 형성되어 있고, 그 금속배선(18)이 개방된 영역을 갖도록 하여 절연층(19)이 형성되어 있다. 절연층(19)의 개방 영역에 의해 노출된 금속배선(18)에 외부 접속 단자로서 솔더 볼(21)이 접합되어 있다.
이와 같은 웨이퍼 레벨 칩 스케일 패키지는, 기계적 충격에 취약한 영역에 그 기계적 충격을 완화시키기 위한 응력 완충층을 가지고 있어서 손상의 발생을 방지할 수 있다. 예컨대, 솔더 볼의 하부, 솔더 볼과 금속배선의 하부, 퓨즈 박스 영역의 하부 등에 형성될 수 있다. 또한, 폴리이미드 재질의 절연층을 형성하여 솔더 볼 접합성을 좋게 하고 기계적, 화학적으로 내부 구조를 보호할 수 있다. 이와 같은 웨이퍼 레벨 칩 스케일 패키지는 다음의 제조 방법에 의해 제조될 수 있다.
도 2내지 도 13은 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 제조 공정도이다.
도 2내지 도 4를 참조하면, 먼저 웨이퍼 조립 공정(Fabrication 공정)이 완료된 반도체 웨이퍼(30)가 준비된다. 웨이퍼 조립 공정이 완료되어 반도체 기판(11)에 소정의 집적회로가 형성된 반도체 웨이퍼(30)는 스크라이브 라인(32)에의해 각각의 단위 반도체 칩(31)으로 구분될 수 있다. 웨이퍼 조립 공정이 완료된 반도체 웨이퍼(30)는 집적회로와 전기적으로 연결된 칩 패드(12)가 반도체 기판(11)의 상면에 형성되어 있고, 외부환경으로부터의 보호를 위하여 칩 패드(12)가 개방된 영역을 갖도록 하여 반도체 기판(11)을 덮는 보호막(13)이 형성된 상태이다.
도 5를 참조하면, 준비된 반도체 웨이퍼(30)에서 기계적 충격에 취약한 영역의 보호막(13) 상에 응력 완충층(stress buffer layer; 14)이 형성된다. 응력 완충층(14)은 충격에 대한 흡수 효과가 우수한 탄성중합체(elastomer)가 사용될 수 있으며, 스텐실 프린팅(stencil printing)이나 스크린 프린팅(screen printing), 스핀 코팅(spin coating) 또는 테이프 형태로의 부착에 의해 형성될 수 있다. 여기서는 스텐실 마스크(51)를 이용하여 스텐실 프린팅이 진행되어 보호막(13) 표면에 응력 완충층(14)이 약 1~50㎛ 두께로 형성되어 있다.
도 6과 도 7을 참조하면, 다음에 응력 완충층(14)과 칩 패드(12) 및 보호막(13)을 덮도록 하여 반도체 웨이퍼(10) 상에 폴리이미드층(polyimide layer; 15)이 형성되고, 칩 패드(12)가 개방된 부분을 갖도록 폴리이미드층(15)의 일부가 제거된다. 감광성 폴리이미드(photo sensitivity polyimide)를 소정의 두께로 반도체 기판(11)의 상부면에 코팅한 다음, 칩 패드(12)가 외부에 개방될 수 있도록 칩 패드 상부의 감광성 폴리이미드로 이루어진 폴리이미드층(15)을 노광 및 현상하여 칩 패드(12)가 개방되도록 한다. 감광성 폴리이미드로 형성되는 폴리이미드층(15)은 절연층으로서의 역할과 더불어 감광막으로서의 역할을 동시에 담당한다. 따라서, 별도의 감광막을 사용할 필요가 없다.
도 8를 참조하면, 다음에 폴리이미드층(15) 상에 칩 패드(12)와 접속되어 재배선 회로패턴을 형성하는 UBM층(Under Bumped Metal; 16)이 형성된다. 칩 패드(12)와 접합되어 폴리이미드층(15)의 상부에 티타늄(Ti), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니켈(Ni) 등과 같은 금속으로 UBM층(16)이 형성되고, 포토 레지스트를 이용한 사진 공정에 의해 재배선 회로패턴의 UBM층(16)이 형성된다. UBM층은 스퍼터링(sputtering)이나 증착(evaporation) 및 도금(plating)에 의해 형성될 수 있다.
도 9내지 11을 참조하면, 다음에 금속배선(18)이 형성될 영역을 제외한 UBM층(16)을 덮는 포토 레지스트층(17)이 형성되고, 그 포토 레지스트층(17)이 형성된 영역을 제외한 UBM층(16) 상에 금속배선(18)이 형성된다. 그리고, 포토 레지스트층(17)과 불필요한 부위의 UBM층(16)을 제거한다. 전기도금에 의해 UBM층(16)의 상부에 재배선 회로패턴으로 금속배선(18)이 형성되며, 포토 레지스트층(17)에 의해 필요 없는 영역의 UBM층(16)에는 금속이 도금되지 않는다. 금속배선(16)이 형성되면, 포토 레지스트층(17)은 제거된다. 이때, 사용되는 금속은 초기 웨이퍼 조립 공정에서 사용되는 금속보다는 두꺼운 1~20㎛ 정도의 두께로 한다.
도 12와 도 13을 참조하면, 금속배선(18)이 개방되도록 하여 절연층(19)을 형성하고, 노출된 금속배선(18)에 솔더 볼(21)이 부착된다. 절연층(19)은 솔더 볼 접합의 신뢰성 향상과 전기적인 특성 향상 및 기계적 손상의 감소, 그리고 환경시험시 고 신뢰성을 유지하기 위하여 형성된다. 이때, 절연층(19)을 구성하는 물질은 기계적인 특성의 우수함은 물론 화학적인 측면에서도 칩을 보호할 수 있는 물질이어야 하며, 여기에서는 폴리이미드로 하였으며, 그 두께는 2~50㎛이다. 폴리이미드 도포 후 리소그래피(lithography) 공정을 이용하여 솔더 볼(21)이 형성될 자리가 제거되어 금속배선이 노출되며 이 부위에 솔더 볼(21)의 젖음성(wetting)을 향상시키기 위하여 금 도금층(20)이 무전해도금에 의해 형성될 수 있다. 그 위에 솔더 볼(21)이 실장된다. 이 상태에서 반도체 웨이퍼(30)를 단위 반도체 칩(31)으로 분리하면 웨이퍼 레벨 칩 스케일 패키지가 얻어진다.
이상과 같은 본 발명에 의한 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법에 따르면, 기존의 칩 스케일 패키지에 비하여 구조와 형상이 단순하고, 웨이퍼 상태에서 패키지 조립 공정이 완료되어 크기의 소형화와 신호처리의 고속화 및 저렴한 제조 비용을 구현할 수 있다. 특히, 기계적 응력이 취약한 부분에 형성되는 응력 완충층에 의해 기계적 손상이 감소될 수 있으며, 외부 접속 단자로서 사용되는 솔더 범프 접합에 대한 신뢰성이 향상된다. 따라서, 칩 스케일 패키지의 장기적인 신뢰성의 증가에 크게 기여할 수 있는 이점(利點)이 있다.

Claims (6)

  1. 집적회로가 형성된 반도체 기판, 상기 반도체 기판의 표면에 상기 집적회로와 전기적으로 연결되어 형성된 칩 패드, 상기 칩 패드를 개구시키며 상기 반도체 기판에 덮여진 보호막, 기계적 충격에 취약한 특정 영역의 보호막 상부에 형성된 응력 완충층(stress buffer layer), 상기 칩 패드를 개방시키며 상기 응력 완충층과 상기 보호막을 덮는 폴리이미드층, 상기 폴리이미드층과 개방된 칩 패드의 영역에 형성되는 UBM층, UBM층 상에 형성된 금속배선, 상기 금속배선을 개방되도록 상기 폴리이미드층과 상기 금속배선을 덮는 절연층, 상기 금속배선의 개방된 부분에 접합되어 형성되는 외부 접속 단자를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  2. 제 1항에 있어서, 상기 응력 완충층은 탄성중합체(elastomer)인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  3. 제 1항에 있어서, 상기 응력 완충층은 외부 접속 단자의 하부 영역에 형성되어 있는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  4. ⒜ 집적회로가 형성된 반도체 기판과 집적회로와 전기적으로 연결된 칩 패드들 및 그 칩 패드가 개방 영역을 갖도록 하여 반도체 기판에 덮여진 보호막을 갖는반도체 웨이퍼를 준비하는 단계, ⒝ 기계적 충격에 취약한 특정 영역의 보호막 상에 응력 완충층을 형성하는 단계, ⒞ 칩 패드가 개방된 부분을 갖도록 하여 응력 완충층과 보호막을 덮는 폴리이미드층을 형성하는 단계, ⒟ 폴리이미드층 상에 칩 패드와 접속되어 재배선 회로패턴을 형성하는 UBM층(Under Bumped Metal)이을 형성하는 단계, ⒠ 금속배선이 형성될 영역을 제외한 UBM층을 덮는 포토 레지스트층을 형성하는 단계, ⒡ 포토 레지스트층이 형성된 영역을 제외한 UBM층 상에 금속배선을 형성하는 단계, ⒢ 포토 레지스트층 제거 단계, ⒣ 금속배선을 개방시키도록 하여 절연층을 형성하는 단계, ⒤ 절연층의 개방 영역에 의해 노출된 금속배선에 외부 접속 수단을 부착하는 단계, ⒥ 반도체 웨이퍼를 단위 반도체 칩으로 분리하는 단위 반도체 칩 패키지 제조 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  5. 제 4항에 있어서, 상기 ⒝ 단계는 스크린 프린팅에 의해 진행되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  6. 제 4항에 있어서, 상기 ⒠ 단계는 감광성 포토 레지스트를 사용하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
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