KR101037692B1 - 웨이퍼 레벨 패키지 제조방법 - Google Patents

Abstract

본 발명은 칩과 인쇄회로기판 사이의 열팽창 계수 차이를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 패키지 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 웨이퍼 내에 소정 깊이의 트렌치들을 형성하는 단계; 상기 트렌치 표면을 포함한 웨이퍼 전면 상에 UBM(Under Bump Metallugery)막을 증착하는 단계; 상기 UBM막 상에 금속배선 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 UBM막 상에 상기 UBM막을 씨드(Seed)로 하는 도금 공정으로 금속배선을 형성하는 단계; 상기 감광막 패턴을 제거하고 상기 금속배선에 의해 노출된 UBM막을 제거하는 단계; 상기 금속배선을 포함한 실리콘 웨이퍼 상에 상기 금속배선의 볼 패드 영역을 노출시키는 솔더 마스크를 형성하는 단계; 상기 트렌치 저면이 노출되도록 실리콘 웨이퍼의 후면을 백 그라인딩(Back Grinding)하는 단계; 상기 백 그라인딩에 의해 노출된 트렌치 저면의 UBM막 상에 범프를 형성하는 단계; 상기 범프를 매개로 상기 실리콘 웨이퍼 상에 반도체 칩들을 플립 칩 본딩하는 단계: 및 상기 노출된 금속배선의 볼 패드 상에 솔더 볼을 부착하는 단계를 포함하는 것을 특징으로 한다.

Description

웨이퍼 레벨 패키지 제조방법{METHOD FOR FABRICATING WAFER LEVEL PACKAGE}

도 1a 내지 도 1d는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

11 : 실리콘 웨이퍼 13 : 제1 감광막 패턴

15 : 트렌치 17 : UBM막

19 : 제2 감광막 패턴 21 : 금속배선

23 : 볼 패드 25 : 솔더 마스크

27 : 범프 29 : 반도체 칩

31 : 솔더 볼

본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 상세하게는, 실리콘 웨이퍼를 인쇄회로기판으로 사용함으로써 칩과 인쇄회로 기판 사이의 열팽창 계수 차이를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 패키지 제조방법에 관한 것이다.

최근 경박 단소한 패키지에 대한 수요가 증가하면서 칩 크기의 패키지(Chip Scale Package : CSP)가 개발되고 있는데, 여러가지 형태의 CSP 중에서도 특히, 플립 칩(Flip Chip)처럼 칩 전면이 솔더 볼 배열(Solder Ball Array) 형태를 갖는 마이크로 BGA가 주목받고 있다.

그러나, 이러한 CSP의 경우, 미세한 피치(Pitch)와 낮은 범프(Bump) 높이 때문에 기존의 인쇄회로기판에 접합할 경우, 솔더 조인트(Solder Joint)의 신뢰성이 크게 낮아지게 되어 언더필(Underfill) 공정이 반드시 필요하다. 즉, 칩과 인쇄회로기판 간의 열팽창 계수의 차이가 커서 실레로 동작하는 경우에는 열적 스트레스에 취약한 문제점을 가지고 있다.

그리고, 기존의 와이어 본딩용으로 제작된 웨이퍼에 형성된 플립칩 범프는 피치가 미세하며 범프의 크기가 작아 실장을 위한 인쇄회로기판의 제작이 어려우며 단가가 매우 높다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 실리콘 웨이퍼를 인쇄회로기판으로 사용함으로써 칩과 인쇄회로기판 사이의 열팽창 계수 차이를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 웨이퍼 레벨 패키지 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 실리콘 웨이퍼 내에 소정 깊이의 트렌치들을 형성하는 단계; 상기 트렌치 표면을 포함한 웨이퍼 전면 상에 UBM(Under Bump Metallugery)막을 증착하는 단계; 상기 UBM막 상에 금속배선 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 UBM막 상에 상기 UBM막을 씨드(Seed)로 하는 도금 공정으로 금속배선을 형성하는 단계; 상기 감광막 패턴을 제거하고 상기 금속배선에 의해 노출된 UBM막을 제거하는 단계; 상기 금속배선을 포함한 실리콘 웨이퍼 상에 상기 금속배선의 볼 패드 영역을 노출시키는 솔더 마스크를 형성하는 단계; 상기 트렌치 저면이 노출되도록 실리콘 웨이퍼의 후면을 백 그라인딩(Back Grinding)하는 단계; 상기 백 그라인딩에 의해 노출된 트렌치 저면의 UBM막 상에 범프를 형성하는 단계; 상기 범프를 매개로 상기 실리콘 웨이퍼 상에 반도체 칩들을 플립 칩 본딩하는 단계: 및 상기 노출된 금속배선의 볼 패드 상에 솔더 볼을 부착하는 단계를 포함하는 것을 특징으로 한다.

여기에서, 상기 솔더 볼을 부착하는 단계 다음에 상기 반도체 칩들이 칩 단위로 분리되도록 상기 반도체 칩들 및 실리콘 웨이퍼를 포함한 구조물을 절단하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.

상기 금속배선은 구리(Cu), 니켈(Ni) 및 금(Au)로 구성되는 그룹 중에서 어느 하나를 선택하여 형성하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 실리콘 웨이퍼(11) 상에 제1감광막 패턴(13)을 형성한 후 에 상기 제1감광막 패턴(13)을 식각 마스크로 사용하여 실리콘 웨이퍼(11)를 식각함으로써 소정 폭 및 깊이의 트렌치(15)를 형성한다.

도 1b를 참조하면, 상기 제1감광막 패턴(13)을 제거한 후에 트렌치(15) 표면을 포함한 실리콘 웨이퍼(11) 전면 상에 스퍼터링 공정을 사용하여 UBM막(Under Bump Metallugery : 17)을 증착한다.

이어서, 상기 UBM막(17) 상에 금속배선 형성 영역을 노출시키는 제2감광막 패턴(19)을 형성한 다음, 상기 UBM막(17) 상에 UBM막(17)을 씨드로 하는 도금 공정을 사용하여 금속배선(21)을 형성한다. 이때, 금속배선(21)은 구리(Cu), 니켈(Ni) 및 금(Au)으로 형성할 수 있다.

도 1c를 참조하면, 상기 제2감광막 패턴(19)을 제거하고, 금속배선(21)을 마스크로 UBM막(17)을 식각하여 금속배선(21)에 의해 노출된 UBM막(17)을 제거한다. 상기 금속배선(21)을 포함한 실리콘 웨이퍼(11) 상에 상기 금속배선의 볼 패드 (23) 영역을 노출시키는 솔더 마스크(25)를 형성한다.

도 1d를 참조하면, 상기 트렌치(15) 저면이 노출되도록 상기 실리콘 웨이퍼(11)의 후면을 백 그라인딩(Back Grinding)한다. 그 다음, 상기 백 그라인딩에 의해 노출된 트렌치(15) 저면의 UBM막(17) 상에 범프(Bump : 27)를 형성한다.

이어서, 상기 범프(27)를 매개로 실리콘 웨이퍼(11) 상에 반도체 칩(29)들을 플립 칩 본딩한 다음, 상기 노출된 금속배선의 볼 패드(23) 상에 솔더 볼(31)을 부착한다. 여기서, 상기 솔더 볼(31)은 주석(Sn)을 기본으로 하여 납(Pb), 은(Ag), 금(Au), 아연(Zn), 구리(Cu), 및 안티몬(Sb) 등을 추가하여 형성하며, 바람직하게 100∼1,000㎛의 직경을 갖도록 한다.

그 다음, 상기 웨이퍼 레벨을 반도체 칩 레벨로 절단하여 본 발명에 따른 웨이퍼 레벨 패키지를 완성한다.

전술한 바와 같은 공정을 통해서 제조된 본 발명의 웨이퍼 레벨 패키지는 플립 칩 또는 웨이퍼 레벨 패키지를 PCB와 함께 패키징 할때 발생하는 피치의 한계를 극복할 수 있으며, 반도체 칩과 같은 열팽창 계수를 가지는 실리콘 웨이퍼를 인쇄회로기판으로 사용함으로써 소자의 신뢰성을 향상시킬 수 있다.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

이상에서와 같이, 본 발명은 반도체 칩과 같은 열팽창 계수를 가지는 실리콘 웨이퍼를 인쇄회로기판으로 사용함으로써 플립 칩 또는 웨이퍼 레벨 패키지를 PCB와 함께 패키징 할때 발생하는 피치의 한계를 극복할 수 있으며, 소자의 신뢰성을 향상시킬 수 있다. 이로 인해 하나의 모듈에 다양한 종류의 칩을 실장하여 SIP(System In Package)를 구현할 수 있다.

Claims (3)

1. 실리콘 웨이퍼 내에 소정 깊이의 트렌치들을 형성하는 단계;

   상기 트렌치 표면을 포함한 웨이퍼 전면 상에 UBM(Under Bump Metallugery)막을 증착하는 단계;

   상기 UBM막 상에 금속배선 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계;

   상기 노출된 UBM막 상에 상기 UBM막을 씨드(Seed)로 하는 도금 공정으로 금속배선을 형성하는 단계;

   상기 감광막 패턴을 제거하고 상기 금속배선에 의해 노출된 UBM막을 제거하는 단계;

   상기 금속배선을 포함한 상기 실리콘 웨이퍼 상에 상기 금속배선의 볼 패드 영역을 노출시키는 솔더 마스크를 형성하는 단계;

   상기 트렌치 저면이 노출되도록 실리콘 웨이퍼의 후면을 백 그라인딩(Back Grinding)하는 단계;

   상기 백 그라인딩에 의해 노출된 트렌치 저면의 UBM막 상에 범프를 형성하는 단계;

   상기 범프를 매개로 상기 실리콘 웨이퍼 상에 반도체 칩들을 플립 칩 본딩하는 단계: 및

   상기 노출된 금속배선의 볼 패드 상에 솔더 볼을 부착하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
2. 제 1 항에 있어서, 상기 솔더 볼을 부착하는 단계 다음에 상기 반도체 칩들이 칩 단위로 분리되도록 상기 반도체 칩들 및 실리콘 웨이퍼를 포함한 구조물을 절단하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
3. 제 1 항에 있어서, 상기 금속배선은 구리(Cu), 니켈(Ni) 및 금(Au)로 구성되는 그룹 중에서 어느 하나를 선택하여 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.

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