KR100592783B1 - 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법 - Google Patents

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KR100592783B1
KR100592783B1 KR1019990055109A KR19990055109A KR100592783B1 KR 100592783 B1 KR100592783 B1 KR 100592783B1 KR 1019990055109 A KR1019990055109 A KR 1019990055109A KR 19990055109 A KR19990055109 A KR 19990055109A KR 100592783 B1 KR100592783 B1 KR 100592783B1
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Abstract

본 발명은 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법으로, 저비용의 칩 스케일 패키지를 제조하기 위해서, (a) 웨이퍼 제조 공정을 통하여 웨이퍼 기판에 집적회로들이 형성되고, 상기 집적회로들과 전기적으로 연결된 칩 패드들과 상기 집적회로들을 보호하기 위한 불활성층이 상기 칩 패드들을 제외한 상기 웨이퍼 기판의 상부면에 형성되어, 복수개의 집적회로 칩들과 상기 집적회로 칩들 사이의 칩 절단영역을 이루는 반도체 웨이퍼를 제공하는 단계와; (b) 상기 칩 패드 상부면에 무전해 도금층을 형성하기 위해서, 상기 칩 패드 상부를 전처리하여 제 1 전처리층을 형성하는 단계와; (c) 상기 제 1 전처리층 상부면에 무전해 도금으로 금속 기저층을 형성하는 단계와; (d) 상기 웨이퍼 기판의 상부면에 소정의 두께로 감광성 제 1 폴리이미드층을 형성하되, 상기 칩 패드들이 외부로 노출되게 접속 구멍이 형성된 제 1 폴리이미드층을 형성하는 단계와; (e) 상기 제 1 폴리이미드층 상부면에 무전해 도금층을 형성하기 위해서, 상기 제 1 폴리이미드층 상부면과 접속 구멍의 내벽을 전처리하여 제 2 전처리층을 형성하는 단계와; (f) 재배선을 위한 금속 배선층이 형성될 부분의 상기 제 1 폴리이미드층과 제 2 전처리층을 제외한 상기 제 1 폴리이미드층과 제 2 전처리층 부분을 노광·현상하여 제 1 폴리이미드 배선층과 제 2 전처리 배선층을 형성하는 단계와; (g) 상기 제 1 폴리이미드 배선층과 접속 구멍에 무전해 도금으로 금속 배선층을 형성하는 단계와; (h) 상기 금속 배선층을 포함한 상기 웨이퍼 기판의 상부면에 소정의 두께로 감광성 제 2 폴 리이미드층을 형성하되, 상기 금속 배선층의 일부분이 개방되게 제 2 폴리이미드층을 형성하는 단계; (i) 상기 제 2 폴리이미드층으로 노출된 금속 배선층 상부면에 솔더 볼을 형성하는 단계; 및 (j) 상기 칩 절단영역을 따라 상기 웨이퍼를 절삭하여 각각의 집적회로 칩들을 분리함으로써 개별 칩 스케일 패키지를 얻는 단계;를 포함하는 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법을 제공한다.
웨이퍼, 칩 스케일 패키지, 무전해 도금, 전처리, 솔더 볼

Description

웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법{Method for manufacturing wafer level chip scale package}
도 1은 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법의 본 발명에 따른 실시예를 나타내는 공정도,
도 2 내지 도 13은 도 1에 도시된 제조 방법의 각 단계들을 보여주는 도면들로서,
도 2는 본 발명에 따른 칩 스케일 패키지 제조에 사용되는 반도체 웨이퍼의 개략적인 평면도,
도 3 및 도 4는 웨이퍼 제조가 완료된 상태를 나타내는 평면도 및 단면도,
도 5는 칩 패드 상부면에 무전해 도금층을 형성하기 위한 제 1 전처리 공정을 진행하여 제 1 전처리층을 형성하는 단계를 보여주는 단면도,
도 6은 제 1 전처리층 상부면에 무전해 도금으로 금속 기저층을 형성하는 단계를 보여주는 단면도,
도 7은 감광성 제 1 폴리이미드층을 형성하는 단계를 보여주는 단면도,
도 8은 제 1 폴리이미드층과 접속 구멍에 무전해 도금층을 형성하기 위한 제 2 전처리 공정을 진행하여 제 2 전처리층을 형성하는 단계를 보여주는 단면도,
도 9는 제 1 폴리이미드층을 노광·현상하여 제 1 폴리이미드 배선층과 제 2 전처리 배선층을 형성하는 단계를 보여주는 단면도,
도 10은 제 1 폴리이미드 배선층 상에 무전해 도금하여 금속 배선층을 형성하는 단계를 보여주는 단면도,
도 11은 감광성 제 2 폴리이미드층을 형성하는 단계를 보여주는 단면도,
도 12는 볼 패드에 솔더 볼을 형성하는 단계를 보여주는 단면도,
도 13은 제조 완료된 웨이퍼로부터 분리된 개별 패키지를 개략적으로 도시한 평면도이다.
* 도면의 주요 부분에 대한 설명 *
10 : 웨이퍼 기판 12 : 칩 패드
14 : 불활성층 16 : 금속 배선층
18 : 금속 기저층 22 : 볼 패드
24 : 제 1 폴리이미드층 25 : 제 1 폴리이미드 배선층
26 : 제 2 폴리이미드층 32 : 솔더 볼
40 : 웨이퍼 50 : 집적회로 칩
52 : 칩 절단영역 62 : 제 1 전처리층
64 : 제 2 전처리층 66 : 제 2 전처리 배선층
90 : 칩 스케일 패키지
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 감광성 폴리이미드와 무전해 도금 방법을 이용한 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 칩 스케일 패키지(또는 칩 사이즈 패키지)는 근간에 개발되어 제안되고 있는 새로운 패키지 유형으로서, 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있다. 칩 스케일 패키지의 가장 큰 장점은 바로 패키지의 크기이다. JEDEC(Joint Electron Device Engineering Council), EIAJ(Electronic Industry Association of Japan)와 같은 국제 반도체 협회의 정의에 따르면, 칩 스케일 패키지는 칩 크기의 1.2배 이내의 패키지 크기를 가진다.
칩 스케일 패키지는 디지털 캠코더, 휴대 전화기, 노트북 컴퓨터, 메모리 카드 등과 같이 소형화, 이동성이 요구되는 제품들에 주로 사용되며, DSP(digital signal processor), ASIC(application specific integrated circuit), 마이크로 컨트롤러(micro controller) 등과 같은 반도체 소자들이 칩 스케일 패키지 안에 실장된다. 또한, DRAM(dynamic random access memory), 플래쉬 메모리(flash memory) 등과 같은 메모리 소자를 실장한 칩 스케일 패키지의 사용도 점점 확산 일로에 있다. 현재는 전 세계적으로 약 50개 이상의 각종 칩 스케일 패키지들이 개발되거나 생산되고 있는 실정이다.
그러나, 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면, 아직까지는 기존의 플라스틱 패키지에 비하여 여러모로 단점들을 안고 있는 것도 사실이다. 그 중의 하나는 신뢰성의 확보가 어렵다는 점이며, 다른 하나는 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비가 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 점이다.
이와 같은 문제점을 해결할 수 있는 방안으로 웨이퍼 레벨(wafer level)에서의 칩 스케일 패키지가 대두되고 있다. 즉, 통상적인 웨이퍼 제조 공정을 통하여 반도체 웨이퍼(semiconductor wafer)가 제조되면 웨이퍼 상태에서 재배선 한 후 볼 형태의 외부접속단자를 형성한 이후에 웨이퍼를 절삭하여 개별 칩 스케일 패키지를 획득할 수 있다. 웨이퍼 레벨의 칩 스케일 패키지의 장점은 패키지의 열적, 전기적 특성 및 패키지의 크기의 소형화에 따르는 이점과 웨이퍼 레벨 테스트 적용에 따른 비용 감소의 파급효과가 매우 큰 이점이 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조 설비, 공정들을 이용할 수 있다. 이는 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소화할 수 있음을 의미하기도 한다.
기존의 재배선 공정은, 절연층을 형성하는 공정과 금속 배선층을 형성하는 공정을 반복적인 진행으로 형성하게 된다. 그런데, 절연층을 형성한 이후에 개방부를 형성하거나, 금속층을 형성한 이후에 금속 배선층으로 형성하기 위해서 패터닝하는 공정을 진행하기 위해서, 감광막(photoresist)을 이용한 사진 식각 공정을 진행해야 하기 때문에, 재배선 공정이 복잡한 문제점을 안고 있다.
그리고, 금속층을 형성하기 위한 스퍼터링(sputtering) 방법과 사진식각 공정은 고비용을 요구하는 공정이기 때문에, 웨이퍼 상태에서 제조된 칩 스케일 패키지는 제조 단가가 높아 가격경쟁력이 떨어지는 문제점을 안고 있다.
따라서, 본 발명의 목적은 제조 공정이 단순한 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법을 제공하는 데 있다.
그리고, 본 발명의 다른 목적은 저비용으로 웨이퍼 상태에서의 칩 스케일 패키지를 제조할 수 있는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 무전해 도금 공정으로 금속층을 형성하고, 절연층으로서의 역할과 더불어 감광막으로서의 역할을 병행할 수 있는 감광성 폴리이미드를 이용하여 저비용으로 웨이퍼 상태에서 칩 스케일 패키지를 제조할 수 있는 방법을 제공한다.
즉, 본 발명은, (a) 웨이퍼 제조 공정을 통하여 웨이퍼 기판에 집적회로들이 형성되고, 상기 집적회로들과 전기적으로 연결된 칩 패드들과 상기 집적회로들을 보호하기 위한 불활성층이 상기 칩 패드들을 제외한 상기 웨이퍼 기판의 상부면에 형성되어, 복수개의 집적회로 칩들과 상기 집적회로 칩들 사이의 칩 절단영역을 이루는 반도체 웨이퍼를 제공하는 단계와; (b) 상기 칩 패드 상부면에 무전해 도금층을 형성하기 위해서, 상기 칩 패드 상부를 전처리하여 제 1 전처리층을 형성하는 단계와; (c) 상기 제 1 전처리층 상부면에 무전해 도금으로 금속 기저층을 형성하 는 단계와; (d) 상기 웨이퍼 기판의 상부면에 소정의 두께로 감광성 제 1 폴리이미드층을 형성하되, 상기 칩 패드들이 외부로 노출되게 접속 구멍이 형성된 제 1 폴리이미드층을 형성하는 단계와; (e) 상기 제 1 폴리이미드층 상부면에 무전해 도금층을 형성하기 위해서, 상기 제 1 폴리이미드층 상부면과 접속 구멍의 내벽을 전처리하여 제 2 전처리층을 형성하는 단계와; (f) 재배선을 위한 금속 배선층이 형성될 부분의 상기 제 1 폴리이미드층과 제 2 전처리층을 제외한 상기 제 1 폴리이미드층과 제 2 전처리층 부분을 노광·현상하여 제 1 폴리이미드 배선층과 제 2 전처리 배선층을 형성하는 단계와; (g) 상기 제 1 폴리이미드 배선층과 접속 구멍에 무전해 도금으로 금속 배선층을 형성하는 단계와; (h) 상기 금속 배선층을 포함한 상기 웨이퍼 기판의 상부면에 소정의 두께로 감광성 제 2 폴리이미드층을 형성하되, 상기 금속 배선층의 일부분이 개방되게 제 2 폴리이미드층을 형성하는 단계; (i) 상기 제 2 폴리이미드층으로 노출된 금속 배선층 상부면에 솔더 볼을 형성하는 단계; 및 (j) 상기 칩 절단영역을 따라 상기 웨이퍼를 절삭하여 각각의 집적회로 칩들을 분리함으로써 개별 칩 스케일 패키지를 얻는 단계;를 포함하는 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법을 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법의 본 발명의 실시예를 나타내는 공정도(80)이다. 도 2 내지 도 13은 도 1에 도시된 제조 방법의 각 단계들을 보여주는 도면들이다. 도 1 내지 도 13을 참조하여 본 발명에 따른 제조 방법의 한가지 실시예에 대하여 설명하겠다. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
본 실시예의 제조 공정은 웨이퍼 제조 공정이 완료된 반도체 웨이퍼의 준비단계로부터 시작된다(70). 도 2에 도시된 바와 같이, 실리콘과 같은 웨이퍼 기판(10; wafer substrate)에는 일반적으로 웨이퍼 제조 공정을 통해 소정의 집적회로들이 형성된다. 웨이퍼 기판(10)에 집적된 회로들이 복수개의 집적회로 칩(50)을 구성하고, 이웃하는 집적회로 칩(50)들 사이에 회로들이 형성되지 않은 영역이 칩 절단영역이(52; scribe line)라는 것은 잘 알려져 있는 사실이다. 한편, 집적회로 칩(50)을 이루는 집적회로가 본 발명을 이해하는데 반드시 필요한 것은 아니기 때문에, 본 명세서 및 도면에 개시하지 않는다.
웨이퍼(40)에 대해서 도 3 및 도 4를 참조하여 좀더 상세히 설명하면, 웨이퍼 기판(10) 상부면에는 집적회로와 전기적으로 연결된 칩 패드(12; chip pad)들이 형성된다. 또한 불활성층(14; passivation layer)이 웨이퍼 기판(10) 상부면과 칩 패드(12)의 가장자리를 뒤덮고 있어서, 웨이퍼 기판(10) 내부의 집적회로들이 외부환경으로부터 보호된다. 칩 패드(12)는 보통 알루미늄(Al)으로 되어 있으며, 불활성층(14)은 산화막 또는 질화막이다.
도 2에는 웨이퍼(40)의 개략적인 모습이 나타나 있다. 복수개의 집적회로 칩(50)들이 하나의 웨이퍼(40)를 구성하고 있으며, 도 3 내지 도 12까지의 도면은 그 중의 극히 일부를 나타낸 것에 불과하다. 개별 집적회로 칩(50)의 개략적인 도면은 도 13에 도시하였다. 도 13에서 볼 수 있듯이, 칩 패드(12)들은 집적회로 칩(50)의 가장자리에 열을 지어 형성된다. 그러나 칩 패드(12)의 위치가 반드시 집적회로 칩(50)의 가장자리에 한정되는 것은 아니다.
웨이퍼(40)가 본 실시예의 제조 공정에 제공되면, 도 5에 도시된 바와 같이 제 1 전처리층(62)을 형성하는 단계가 진행된다(71). 칩 패드(12) 상에 무전해 도금층을 형성하기 위한 제 1 전처리 공정이 진행된다. 예를 들면, 칩 패드(12) 상에 금속 기저층으로 사용될 무전해 도금층을 형성하기 위해서, 아연산염(zincate) 또는 염화팔라듐(PdCl2) 용액으로 칩 패드(12)를 전처리하여 칩 패드(12) 상부에 제 1 전처리층(62)을 형성한다. 제 1 전처리층(62)은 제 1 전처리 공정에 의해 형성된 아연산염 또는 염화팔라듐의 입자(핵)층이다.
다음으로 도 6에 도시된 바와 같이 무전해 도금으로 금속 기저층(18; under bump metal)을 형성하는 공정을 진행한다(72). 금속 기저층(18)으로 니켈(Ni) 또는 구리(Cu)를 소정의 두께로 제 1 전처리층(62) 상부면에 형성한다.
다음으로 도 7에 도시된 바와 같이 감광성 제 1 폴리이미드층(24)을 형성하는 공정을 진행한다(73). 감광성 폴리이미드를 소정의 두께로 웨이퍼 기판(10)의 상부면에 코팅한 다음, 칩 패드(12)가 외부에 노출될 수 있도록 칩 패드(12) 상부의 폴리이미드를 노광·현상하여 제 1 폴리이미드층(24)을 형성한다. 즉, 본 발명에 따른 제 1 폴리이미드층(24)은 절연층으로서의 역할과 더불어 감광막으로서의 역할을 동시에 담당한다. 따라서, 별도의 감광막을 사용할 필요가 없다. 도면부호 63은 칩 패드(12)가 외부로 노출된 접속 구멍을 나타낸다.
다음으로 도 8에 도시된 바와 같이 제 2 전처리층(26)을 형성하는 공정을 진행한다(74). 전극 패드(12)의 상부를 포함한 접속 구멍(63)의 내벽과 제 1 폴리이미드층(24) 상부면에 무전해 도금층을 형성하기 위한 제 2 전처리 공정이 진행된다. 예를 들면, 염화주석(SnCl2) 또는 염화팔라듐(PdCl2) 용액으로 접속 구멍(63)과 제 1 폴리이미드층(24)을 전처리하여 그 상부에 제 2 전처리층(64)을 형성한다. 제 2 전처리층(64)은 제 2 전처리 공정에 의해 형성된 염화주석 또는 염화팔라듐의 입자(핵)층이다.
다음으로 도 9에 도시된 바와 같이 폴리이미드 배선층(25)과 제 2 전처리 배선층(66)을 형성하는 공정을 진행한다(75). 재배선을 위한 금속 배선층이 형성된 부분의 제 1 폴리이미드층과 그 상부의 제 2 전처리층을 제외한 제 1 폴리이미드층을 노광·현상하여 제거하는 공정을 진행하여 제 1 폴리이미드 배선층(25)과 제 2 전처리 배선층(66)을 형성한다. 다음으로 경화 공정을 진행하여 제 2 전처리 공정에 의해 형성된 제 2 전처리 배선층(66)의 밀도를 높여준다. 즉, 통상적인 제 1 폴리이미드층에 대한 상기와 같은 공정은 감광막을 이용한 사진공정과 동일한 공정순으로 진행되지만, 공정이 완료된 이후에 통상적인 감광막은 제거되는 데 반하여 본 발명에 따른 제 1 폴리이미드 배선층(25)은 제거되지 않고 절연층으로 사용된다.
다음으로 도 10에 도시된 바와 같이 금속 배선층(16)을 형성하는 공정을 진행한다(76). 무전해 도금으로 제 2 전처리 배선층(66) 상부면에 금속 배선층(16) 을 형성한다. 이때, 금속 배선층(16)은 접속 구멍(63)에 노출된 칩 패드(12)와 전기적으로 연결된다. 금속 배선층(16)의 재료로 전기전도성이 양호한 알루미늄(Al) 또는 구리(Cu)가 사용될 수 있다. 한편, 금속 배선층(16)은 무전해 도금 방법으로 접속 구멍(63)과 제 2 전처리 배선층(66) 상부면에만 형성되기 때문에, 금속 배선층(16)을 형성하기 위한 별도의 패터닝 공정이 필요없다.
다음으로 도 11에 도시된 바와 같이 웨이퍼(40) 전면에 다시 감광성 제 2 폴리이미드층(26)을 형성하는 단계를 진행한다(77). 즉, 제 2 폴리이미드층(26)은 금속 배선층(16)과 앞서 형성된 불활성층(14), 제 1 폴리이미드 배선층(25) 및 제 2 전처리 배선층(66)을 모두 덮게 된다. 제 2 폴리이미드층(26)은 집적회로 칩에 가해지는 충격을 완화시켜 집적회로 칩을 보호할 뿐만 아니라, 일반적으로 사용되는 배선기판의 역할을 대신할 수 있다.
한편, 제 2 폴리이미드층(26)의 특정 부분, 즉 솔더 볼이 형성되길 원하는 부분은 제 2 폴리이미드층(26)을 노광·현상하여 제거한다. 이렇게 하면 제 2 폴리이미드층(26)이 제거된 부분을 통하여 밖으로 드러난 금속 배선층(16) 부분을 볼 패드(22)라 한다. 볼 패드(22)는 금속 배선층(16)을 통하여 칩 패드(12)와 연결되기 때문에, 볼 패드(22)의 위치는 칩 패드(12)의 위치와 얼마든지 다르게 배치시킬 수 있다. 즉, 패드들의 위치가 재배열된다. 예를 들어, 도 13에서와 같이 집적회로 칩(50) 가장자리에 형성된 칩 패드(12)들과 달리, 볼 패드(22)들은 집적회로 칩(50)의 중앙 쪽에 격자형으로 배치할 수 있다.
다음으로 도 12에 도시된 바와 같이 볼 패드(22)에 솔더 볼(32)을 형성하는 단계를 진행한다(78). 즉, 볼 패드(22)에 플럭스(flux)를 도포한 후 구형의 솔더 볼을 올리고 리플로우(reflow)시킴으로써 솔더 볼(32)이 형성된다. 솔더 볼(32)은 볼 패드(22)를 통하여 금속 배선층(16)과 칩 패드(12)와 전기적으로 연결된다. 이때의 솔더 볼(32)은 볼 배치 방법으로 형성하였지만, 전기 도금(electric plating), 스텐실 프린팅(stencil printing), 메탈젯(metaljet) 방법에 의해서도 형성할 수 있다.
지금까지 설명한 단계들을 따라 웨이퍼 상태에서 패키지 제조가 완료되면, 칩 절단영역(도 2의 52)을 따라 웨이퍼를 절단하여 칩들을 분리하게 된다. 따라서, 완성된 개별 칩 스케일 패키지들이 웨이퍼로부터 분리된다(79). 이 웨이퍼 절삭 공정은 통상적인 웨이퍼 절삭 방식을 이용할 수 있다. 패키지 제조 완료 후, 웨이퍼로부터 분리된 개별 패키지(90)가 도 13에 개략적으로 도시되어 있다. 도 13은 금속 배선층(16)을 통한 칩 패드(12)의 위치가 재배열된 상태를 도시하고 있다.
한편, 본 발명은 본 발명의 기술적 사상으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안 된다. 본 발명의 범위는 특허청구범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 다시, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다.
이상 설명한 바와 같이, 본 발명의 칩 스케일 패키지의 제조 방법은 금속층을 형성하기 위한 무전해 도금 방법과, 감광성 폴리이미드를 이용함으로써, 웨이퍼 상태에서의 칩 스케일 패키지의 제조 공정을 단순화할 수 있다. 즉, 종래에는 절연층을 형성한 이후에 절연층의 일부분을 제거하기 위해서는 감광막을 이용한 사진 식각 공정을 진행해야 하고, 금속층을 스퍼터링 방법으로 형성한 이후에 금속 배선층으로 형성하기 위해서 감광막을 이용한 사진 식각 공정을 진행해야 하기 때문에, 제조 공정이 복잡하였다. 하지만, 감광성 폴리이미드를 이용함으로써, 별도의 감광제의 사용없이 감광성 폴리이미드층의 일부분을 제거하는 것이 가능하다. 그 폴리이미드층을 절연층으로 활용하기 때문에, 폴리이미드층 전체를 제거하는 공정이 필요없다. 그리고, 무전해 도금 방법으로 폴리이미드 배선층 상에 금속 배선층을 바로 형성할 수 있다.
그리고, 고비용을 요구하는 스퍼터링 방법 및 감광제를 사용하는 사진 식각 방법 대신에 저비용의 무전해 도금 방법 및 감광성 폴리이미드을 사용하기 때문에, 저비용으로 웨이퍼 상태에서의 칩 스케일 패키지를 제조할 수 있다.

Claims (3)

  1. (a) 웨이퍼 제조 공정을 통하여 웨이퍼 기판에 집적회로들이 형성되고, 상기 집적회로들과 전기적으로 연결된 칩 패드들과 상기 집적회로들을 보호하기 위한 불활성층이 상기 칩 패드들을 제외한 상기 웨이퍼 기판의 상부면에 형성되어, 복수개의 집적회로 칩들과 상기 집적회로 칩들 사이의 칩 절단영역을 이루는 반도체 웨이퍼를 제공하는 단계와;
    (b) 상기 칩 패드 상부면에 무전해 도금층을 형성하기 위해서, 상기 칩 패드 상부를 전처리하여 제 1 전처리층을 형성하는 단계와;
    (c) 상기 제 1 전처리층 상부면에 무전해 도금으로 금속 기저층을 형성하는 단계와;
    (d) 상기 웨이퍼 기판의 상부면에 소정의 두께로 감광성 제 1 폴리이미드층을 형성하되, 상기 칩 패드들이 외부로 노출되게 접속 구멍이 형성된 제 1 폴리이미드층을 형성하는 단계와;
    (e) 상기 제 1 폴리이미드층 상부면에 무전해 도금층을 형성하기 위해서, 상기 제 1 폴리이미드층 상부면과 접속 구멍의 내벽을 전처리하여 제 2 전처리층을 형성하는 단계와;
    (f) 재배선을 위한 금속 배선층이 형성될 부분의 상기 제 1 폴리이미드층과 제 2 전처리층을 제외한 상기 제 1 폴리이미드층과 제 2 전처리층 부분을 노광·현상하여 제 1 폴리이미드 배선층과 제 2 전처리 배선층을 형성하는 단계와;
    (g) 상기 제 1 폴리이미드 배선층과 접속 구멍에 무전해 도금으로 금속 배선층을 형성하는 단계와;
    (h) 상기 금속 배선층을 포함한 상기 웨이퍼 기판의 상부면에 소정의 두께로 감광성 제 2 폴리이미드층을 형성하되, 상기 금속 배선층의 일부분이 개방되게 제 2 폴리이미드층을 형성하는 단계;
    (i) 상기 제 2 폴리이미드층으로 노출된 금속 배선층 상부면에 솔더 볼을 형성하는 단계; 및
    (j) 상기 칩 절단영역을 따라 상기 웨이퍼를 절삭하여 각각의 집적회로 칩들을 분리함으로써 개별 칩 스케일 패키지를 얻는 단계;를 포함하는 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법.
  2. 제 1항에 있어서, 상기 (b) 단계는, 아연산염 또는 염화팔라듐 용액으로 상기 칩 패드를 전처리하는 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법.
  3. 제 2항에 있어서, 상기 (C) 단계의 금속 기저층은 니켈 또는 구리를 무전해 도금하여 형성한 것을 특징으로 하는 웨이퍼 상태에서의 칩 스케일 패키지의 제조 방법.
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