KR100595885B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치, 보다 상세하게는 미세피치로 형성된 배선간의 이온마이그레이션을 방지하는 것이 가능한 반도체장치 및 그 제조방법에 관한 것이고, 산화실리콘으로 이루어지는 절연막(3)의 상면에는 폴리이미드로 이루어지는 보호막 (5)이 설치되어 있으며, 보호막(5)의 상면에 설치된 오목부(7, 107)내 또는 보호막 (5)의 상면에는 구리로 이루어지는 재배선(8)이 설치되어 있고, 이 경우 오목부(7, 107)의 깊이는 재배선(8)의 두께보다도 깊게 되어 있으며, 재배선(8)의 접속패드부 상면에는 구리로 이루어지는 기둥상전극(10)이 설치되어 있고, 재배선(8)을 포함하는 보호막(5)의 상면에는 에폭시계 수지로 이루어지는 밀봉막(11)이 설치되어 있으며, 기둥상전극(10)의 상면에는 땜납볼(12)이 설치되어 있고, 기둥상전극(10)의 하부를 포함하는 재배선(8) 사이에 재배선(8)의 상면보다도 높은 보호막(5)이 존재함으로써 소위 이온마이그레이션에 의한 쇼트가 발생하기 어렵게 할 수 있는 것을 특징으로 하고 있다.
실리콘기판(반도체기판), 접속패드, 절연막, 보호막, 오목부, 재배선, 금속층, 접속선, 기둥상전극

Description

반도체장치 및 그 제조방법{WIRING STRUCTURE ON SEMICONDUCTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}
도 1은 본 발명의 한 실시형태로서의 반도체장치의 확대단면도.
도 2는 도 1에 나타내는 반도체장치의 제조에 대해 당초의 제조공정의 확대단면도.
도 3은 도 2에 계속되는 제조공정의 확대단면도.
도 4는 도 3에 계속되는 제조공정의 확대단면도.
도 5는 도 4에 계속되는 제조공정의 확대단면도.
도 6은 도 5에 계속되는 제조공정의 확대단면도.
도 7은 도 6에 계속되는 제조공정의 확대단면도.
도 8은 도 7에 계속되는 제조공정의 확대단면도.
도 9는 도 8에 계속되는 제조공정의 확대단면도.
도 10은 도 9에 계속되는 제조공정의 확대단면도.
도 11은 도 10에 계속되는 제조공정의 확대단면도.
도 12는 보호막의 다른 형성방법을 설명하기 위해 나타내는 확대단면도.
도 13은 도 1에 나타내어진 제 1 실시형태의 제 1 변형예를 나타내는 반도체장치의 확대단면도.
도 14는 도 1에 나타내어진 제 1 실시형태의 제 2 변형예를 나타내는 반도체장치의 확대단면도.
도 15는 도 1에 나타내어진 제 1 실시형태의 제 3 변형예를 나타내는 반도체장치의 확대단면도.
도 16은 본 발명의 제 2 실시형태로서의 반도체장치의 확대단면도.
도 17은 도 16에 나타내는 반도체장치의 제조에 대해 당초의 공정의 확대단면도.
도 18은 도 17에 계속되는 공정의 확대단면도.
도 19는 도 18에 계속되는 공정의 확대단면도.
도 20은 도 19에 계속되는 공정의 확대단면도.
도 21은 도 20에 계속되는 공정의 확대단면도.
도 22는 도 21에 계속되는 공정의 확대단면도.
도 23은 도 22에 계속되는 공정의 확대단면도.
도 24는 도 23에 계속되는 공정의 확대단면도.
도 25는 도 24에 계속되는 공정의 확대단면도.
도 26은 도 25에 계속되는 공정의 확대단면도.
도 27은 도 26에 계속되는 공정의 확대단면도.
도 28은 도 27에 계속되는 공정의 확대단면도.
도 29는 도 28에 계속되는 공정의 확대단면도.
도 30은 도 29에 계속되는 공정의 확대단면도.
도 31은 도 30에 계속되는 공정의 확대단면도.
도 32는 도 31에 계속되는 공정의 확대단면도.
도 33은 도 32에 계속되는 공정의 확대단면도.
도 34는 도 33에 계속되는 공정의 확대단면도.
도 35는 도 16에 나타내는 반도체장치의 다른 제조방법을 설명하기 위해 나타내는 소정의 공정의 확대단면도.
도 36은 도 35에 계속되는 공정의 확대단면도.
도 37은 도 36에 계속되는 공정의 확대단면도.
도 38은 도 16에 나타내는 본 발명의 제 2 실시형태의 제 1 변형예로서의 반도체장치의 확대단면도.
도 39는 도 16에 나타내는 본 발명의 제 2 실시형태의 제 2 변형예로서의 반도체장치의 확대단면도.
도 40은 도 16에 나타내는 본 발명의 제 2 실시형태의 제 3 변형예로서의 반도체장치의 확대단면도.
도 41은 도 16에 나타내는 본 발명의 제 2 실시형태의 제 4 변형예로서의 반도체장치의 확대단면도.
도 42는 본 발명의 제 3 실시형태로서의 반도체장치의 확대단면도.
도 43은 도 42에 나타내는 반도체장치의 제조에 대해 당초 준비한 것의 확대단면도.
도 44는 도 43에 계속되는 공정의 확대단면도.
도 45는 도 44에 계속되는 공정의 확대단면도.
도 46은 도 45에 계속되는 공정의 확대단면도.
도 47은 도 46에 계속되는 공정의 확대단면도.
도 48은 도 47에 계속되는 공정의 확대단면도.
도 49는 도 48에 계속되는 공정의 확대단면도.
도 50은 도 42에 나타내는 본 발명의 제 3 실시형태의 변형예로서의 반도체장치의 확대단면도.
도 51은 도 50에 나타내는 반도체장치의 제조에 대해 도 44에 대응하는 공정의 확대단면도.
도 52는 도 51에 계속되는 공정의 확대단면도.
도 53은 도 52에 계속되는 공정의 확대단면도.
도 54는 도 53에 계속되는 공정의 확대단면도.
도 55는 도 54에 계속되는 공정의 확대단면도.
도 56은 도 55에 계속되는 공정의 확대단면도.
※도면의 주요부분에 대한 부호의 설명
1: 실리콘기판(반도체기판) 2: 접속패드
3: 절연막 4: 개구부
5: 보호막(절연막) 6: 개구부
7, 107: 오목부 8: 재배선(배선)
8a: 밑바탕금속층 8b: 상층금속층
8’, 8a’: 접속선 9: 간극
10: 기둥상전극 10a: 하부 기둥상전극
10b: 상부 기둥상전극 11: 밀봉막
12: 땜납볼 13, 15: 상층절연막
31: 다이싱스트리트에 대응하는 영역 38, 38’: 보조배선
본 발명은 반도체장치, 보다 상세하게는 미세피치로 형성된 배선 사이의 이온마이그레이션을 방지하는 것이 가능한 반도체장치 및 그 제조방법에 관한 것이다.
종래의 반도체장치에는 CSP(chip size package)라 불리는 것으로, 상면에 접속패드를 갖는 반도체기판상에 절연막을 통하여 구리로 이루어지는 재배선을 상기 접속패드에 접속시켜서 설치하고, 상기 재배선의 접속패드부상에 구리로 이루어지는 기둥상전극을 설치하며, 상기 재배선을 포함하는 상기 절연막상에 밀봉막을 그 상면이 상기 기둥상전극의 상면과 면일치로 되도록 설치한 것이 있다(예를 들면, USP 6,600,234 B2 참조).
상기 종래의 반도체장치에서는 도 7에 도시되는 바와 같이 절연막(54)의 거의 평탄한 상면에 배선(56)을 설치하고 있으므로 사용환경 중의 수분이 밀봉막에 침투하면, 플러스전압이 인가되어 있는 배선(56) 또는 기둥상전극(57)으로부터 용 출한 구리이온이 절연막과 밀봉막의 계면을 이동하여 마이너스전압이 인가되어 있는 배선(56) 또는 기둥상전극(57)으로 석출(析出)하여 소위 이온마이그레이션에 의한 쇼트가 발생하는 일이 있다고 하는 문제가 있었다.
그래서 본 발명은 소위 이온마이그레이션에 의한 쇼트가 발생하기 어렵게 할 수 있는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따르면, 일면에 복수의 접속패드를 갖는 반도체기판과, 상기 반도체기판의 일면상에 형성되고, 상기 각 접속패드에 대응하는 개구부와, 상면 및 두께방향에 있어서 상기 상면으로부터 함몰한 위치에 저면을 갖는 오목부를 갖는 절연막과, 상기 절연막의 상면상 또는 상기 오목부의 저면상의 한쪽에 형성되고, 상기 절연막의 개구부를 통하여 상기 접속패드에 접속된 배선을 구비하는 것을 특징으로 하는 반도체장치가 제공된다.
또 본 발명에 따르면, 상면에 복수의 접속패드가 설치된 반도체기판을 준비하고, 상기 각 접속패드에 대응하는 개구부를 가지며, 또한 상면의 재배선 형성영역에 오목부를 갖는 절연막을 형성하는 공정과, 상기 각 접속패드에 대응하는 개구부가 형성되고, 상면 및 두께방향에 있어서 상기 상면으로부터 함몰한 위치에 저면을 갖는 오목부를 갖는 절연막을 상기 반도체기판의 일면상에 형성하는 것 및 상기 절연막의 상면상 또는 상기 오목부의 저면상의 한쪽에 상기 절연막의 개구부를 통하여 상기 접속패드에 접속되는 배선을 형성하는 것을 포함하는 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 단면도를 나타낸 것이다. 이 반도체장치는 실리콘기판(반도체기판, 1)을 구비하고 있다. 실리콘기판 (1)의 상면 중앙부에는 집적회로(도시생략)가 설치되고, 상면 주변부에는 알루미늄계 금속으로 이루어지는 복수의 접속패드(2)가 집적회로에 접속되어 설치되어 있다. 접속패드(2)의 중앙부를 제외하는 실리콘기판(1)의 상면에는 산화실리콘으로 이루어지는 절연막(3)이 설치되고, 접속패드(2)의 중앙부는 절연막(3)에 설치된 개구부(4)를 통하여 노출되어 있다.
절연막(3)의 상면에는 폴리이미드 등의 유기수지로 이루어지는 보호막(절연막, 5)이 설치되어 있다. 보호막(5)의 절연막(3)의 개구부(4)에 대응하는 부분에는 개구부(6)가 설치되어 있다. 보호막(5)의 상면의 재배선 형성영역에는 오목부 (7)가 설치되어 있다. 오목부(7)는 개구부(6)에 연이어 통하게 되어 있다.
양 개구부(4, 6)를 통하여 노출된 접속패드(2)의 상면으로부터 보호막(5)의 오목부(7)내의 상면의 소정의 장소에 걸쳐서 밑바탕금속층(8a) 및 밑바탕금속층 (8a)상에 설치된 상층금속층(8b)으로 이루어지는 재배선(8)이 설치되어 있다. 이 경우 밑바탕금속층(8a)은 상세하게는 도시하고 있지 않은데 아래부터 차례로 티탄층과 구리층의 2층구조로 되어 있다. 상층금속층(8b)은 구리층만으로 이루어져 있다. 또 오목부(7)의 깊이는 재배선(8)의 두께보다도 깊게되어 있다. 또한 재배선 (8)과 오목부(7)의 내벽면의 사이에는 약간의 간극(9)이 설치되어 있다.
재배선(8)의 접속패드부 상면에는 구리로 이루어지는 기둥상전극(10)이 설치되어 있다. 재배선(8)을 포함하는 보호막(5)의 상면에는 에폭시계 수지 등의 유기수지로 이루어지는 밀봉막(11)이 그 상면이 기둥상전극(10)의 상면과 면일치로 되도록 설치되어 있다. 따라서 기둥상전극(10)의 상면은 노출되어 있다. 기둥상전극(10)의 상면에는 땜납볼(12)이 설치되어 있다.
다음으로 이 반도체장치의 제조방법의 한 예에 대해서 설명한다. 우선 도 2에 나타내는 바와 같이 웨이퍼상태의 실리콘기판(1)의 상면에 알루미늄계 금속으로 이루어지는 접속패드(2)가 형성되고, 그 상면의 접속패드(2)의 중앙부를 제외하는 부분에 산화실리콘, 질화실리콘 등의 무기절연재료로 이루어지는 절연막(3)이 형성되며, 접속패드(2)의 중앙부가 절연막(3)에 형성된 개구부(4)를 통하여 노출된 것을 준비한다.
다음으로 개구부(4)를 통하여 노출된 접속패드(2)의 상면을 포함하는 절연막 (3)의 상면 전체에 폴리이미드 수지 등의 유기수지로 이루어지는 보호막(5)을 도포법에 의해 형성한다.
다음으로 보호막(21)의 상면에 있어서 오목부(7, 즉 재배선(8)) 형성영역 이외의 영역에 레지스트막(21)을 형성한다. 다음으로 레지스트막(21)을 마스크로 하여 보호막(5)을 하프 에칭하면, 도 3에 나타내는 바와 같이 레지스트막(21) 아래 이외의 영역에 있어서의 보호막(21)의 상면에 오목부(7)가 형성된다. 여기에서 오목부 (7)는 에칭액에 의한 에칭에서는 오목부(7)의 저면측의 폭이 상면측의 폭보다도 작아지도록 두께방향으로 경사하여 형성되는데, 도면에서는 간소화를 위해 수직 으로 도시되어 있는 것에 유의하기 바란다. 이 경우 보호막(5)의 하프 에칭은 플라스마 에칭 등의 드라이에칭을 적용하는 것이 가능하고, 특히 이방성에칭으로 하면 경사면을 수직에 가깝게 할 수 있어 보다 바람직하다. 다음으로 레지스트막 (21)을 박리한다.
다음으로 도 4에 나타내는 바와 같이 보호막(5)의 상면에 레지스트막(22)을 패턴 형성한다. 이 경우 절연막(3)의 개구부(4)에 대응하는 부분에 있어서의 레지스트막(22)에는 개구부(23)가 형성되어 있다. 다음으로 레지스트막(22)을 마스크로 하여 보호막(5)을 에칭하면, 도 5에 나타내는 바와 같이 레지스트막(22)의 개구부(23)에 대응하는 부분, 즉 절연막(3)의 개구부(4)에 대응하는 부분에 있어서의 보호막(5)에 개구부(6)가 형성된다. 다음으로 레지스트막(22)을 박리한다.
다음으로 도 6에 나타내는 바와 같이 양 개구부(4, 6)를 통하여 노출된 접속패드(2)의 상면을 포함하는 보호막(5)의 상면 전체에 밑바탕금속층(8a)을 형성한다. 이 경우 밑바탕금속층(8a)은 상세하게는 도시하고 있지 않은데, 스퍼터에 의해 형성된 티탄층상에 스퍼터에 의해 구리층을 형성한 것이다. 또한 밑바탕금속층 (8a)은 무전해도금에 의해 형성된 구리층뿐 이어도 좋다.
다음으로 밑바탕금속층(8a)의 상면에 도금레지스트막(24)을 패턴 형성한다. 이 경우, 재배선(8) 형성영역에 대응하는 부분에 있어서의 도금레지스트막(24)에는 개구부(25)가 형성되어 있다. 또 보호막(5)의 오목부(7)의 내벽면에 형성된 밑바탕금속층(8a)은 도금레지스트막(24)에 의해서 덮여져 있다. 다음으로 밑바탕금속층(8a)을 도금전류로 하여 구리의 전해도금을 실시함으로써 도금레지스트막(24)의 개구부(25)내에 대응하는 밑바탕금속층(8a)의 상면에 상층금속층(8b)을 형성한다. 다음으로 도금레지스트막(24)을 박리한다.
다음으로 도 7에 나타내는 바와 같이 상층금속층(8b)을 포함하는 밑바탕금속층(8a)의 상면에 도금레지스트막(27)을 패턴 형성한다. 이 경우, 상층금속층(8b)의 접속패드부에 대응하는 부분에 있어서의 도금레지스트막(27)에는 개구부(28)가 형성되어 있다. 또 상층금속층(8b)의 주위에 있어서 보호막(5)의 오목부(7)의 내벽면에 형성된 밑바탕금속층(8a)은 도금레지스트막(27)에 의해서 덮여져 있다. 다음으로 밑바탕금속층(8a)을 도금전류로로 하여 구리의 전해도금을 실시함으로써 도금레지스트막(27)의 개구부(28)내에 대응하는 상층금속층(8b)의 접속패드부 상면에 기둥상전극(10)을 형성한다.
다음으로 도금레지스트막(28)을 박리하고, 이어서 기둥상전극(10) 및 상층금속층(8b)을 마스크로 하여 밑바탕금속층(8a)의 불필요한 부분을 에칭해서 제거하면, 도 8에 나타내는 바와 같이 오목부(7)내에는 상층금속층(8b) 아래에만 밑바탕금속층(8a)이 잔존되고, 이 잔존된 밑바탕금속층(8a) 및 그 상면 전체에 형성된 상층금속층(8b)에 의해 재배선(8)이 형성된다. 또 재배선(8)과 오목부(7)의 내벽면의 사이에는 약간의 간극(9)이 형성된다. 이 간극은 도금레지스트막(28)을 인쇄할 때의 위치벗어남양이고, 통상 수㎛ 또는 그 이하로 된다. 또 상기에 있어서, 밑바탕금속층(8a)은 후술하는 바와 같이 상층금속층(8b)에 비해 매우 얇으므로 표면 전체에 에칭액을 단시간 분사하면, 밑바탕금속층(8a)의 기둥상전극(10) 및 상층금속층(8b)으로부터 노출한 부분만이 제거되기 때문이다.
다음으로 도 9에 나타내는 바와 같이 기둥상전극(10) 및 재배선(8)을 포함하는 보호막(5)의 상면에 에폭시수지 등의 유기수지로 이루어지는 밀봉막(11)을 그 두께가 기둥상전극(10)의 높이보다도 약간 두꺼워 지도록 형성된다. 이 상태에서는 간극(9)을 포함하는 오목부(7)내에도 밀봉막(11)이 형성되어 있다. 또 기둥상전극(10)의 상면은 밀봉막(11)에 의해서 덮여져 있다.
다음으로 밀봉막(11) 및 기둥상전극(10)의 상면측을 적절히 연마함으로써 도 10에 나타내는 바와 같이 기둥상전극(10)의 상면을 노출시킨다. 다음으로 도 11에 나타내는 바와 같이 기둥상전극(10)의 상면에 땜납볼(12)을 형성한다. 다음으로 다이싱공정을 거치면, 도 1에 나타내는 반도체장치가 복수개 얻어진다.
이와 같이 하여 얻어진 반도체장치에서는 보호막(5)의 상면에 설치된 오목부 (7)내에 재배선(8)을 설치하고, 오목부(7)의 깊이를 재배선(8)의 두께보다도 깊게 하고 있으므로 기둥상전극(10)의 하부를 포함하는 재배선(8) 사이에 재배선(8)의 상면보다도 높은 보호막(5)이 존재하는 것으로 되며, 이에 따라 소위 이온마이그레이션에 의한 쇼트가 발생하기 어렵게 할 수 있다.
여기에서 치수의 한 예에 대해서 설명한다. 밑바탕금속층(8a)의 두께는 0. 4∼0. 8㎛ 정도이다. 상층금속층(8b)의 두께는 1∼10㎛ 정도이다. 보호막(5)의 두께는 10∼30㎛ 정도이고, 오목부(7)의 깊이는 5∼15㎛ 정도(단 재배선(8)의 두께보다도 깊다)이며, 오목부(7)의 부분에 있어서의 보호막(5)의 두께는 1㎛∼20㎛이다. 기둥상전극(10)의 높이는 80∼150㎛ 정도이다.
재배선의 폭 등은 각각의 반도체장치의 단자수나 레이아웃 등에 의해 소망의 값으로 설정되는 것인데, 한 예를 들면 재배선(8)의 폭은 20∼40㎛ 정도, 개구부 (4, 6)의 직경은 재배선(8)의 폭보다도 크게 30∼60㎛ 정도이다. 또 재배선(8)의 접속패드부 및 그 위에 설치된 기둥상전극(10)의 직경은 참고로서 200∼400㎛ 정도를 한 예로 한다. 또 재배선(8) 사이의 간격 및 재배선(8)과 그 근처의 다른 재배선(8)의 접속패드부의 사이의 간격은 20㎛ 정도 또는 그 이하로 하는 것이 가능하다.
다음으로 보호막(42)의 다른 형성방법에 대해서 설명한다. 도 12에 나타내는 바와 같이 절연막(3)의 상면에 유기수지로 이루어지는 제 1 보호막(5A)을 도포하고, 포토리소그래피법에 의해 개구부(6a)를 형성한다. 개구부(6a)를 갖는 제 1 보호막(5A)을 스크린인쇄법에 의해 형성하도록 해도 좋다. 다음으로 제 1 보호막 (5A)의 상면에 스크린인쇄법에 의해 개구부(즉 오목부, 7a)를 갖는 유기수지로 이루어지는 제 2 보호막(5B)을 형성한다. 제 1 보호막(5A) 및 제 2 보호막(5B)에 의해 도 1의 보호막(5)과 동일한 구조가 구성된다.
또한 상기 실시형태에서는 도 1에 나타내는 바와 같이 오목부(7)의 깊이를 재배선(8)의 두께보다도 깊게 한 경우에 대해서 설명했는데, 이에 한하는 일없이 예를 들면 도 13에 나타내는 제 1 변형예와 같이 오목부(7)의 깊이를 재배선(8)의 두께와 거의 같아지도록 해도 좋다.
또 상기 실시형태에서는 도 1에 나타내는 바와 같이 기둥상전극(10)의 배치위치를 접속패드(2)의 배치위치와 다르게 한 경우에 대해서 설명했다. 그러나 이에 한하는 일없이 예를 들면 도 14에 나타내는 제 2 변형예와 같이 접속패드(2)상 에 그것보다도 평면사이즈가 큰 접속패드부만으로 이루어지는 재배선(8)을 설치하고, 그 위에 횡단면사이즈가 접속패드(2)의 평면사이즈보다도 큰 기둥상전극(10)을 설치하도록 해도 좋다. 이 경우 도 1에 있어서의 재배선(8)은 도 14에 있어서는 기둥상전극(10)의 배리어층 및 접속층의 기능을 갖는 대좌로서 형성되어 있고, 인접의 기둥상전극(10) 및 그 대좌는 오목부(7)에 있어서 간극분량 이간으로 하고 있으므로 마이그레이션을 방지할 수 있다. 도 14에 나타내는 실시형태의 경우 상층금속층(8b)과 기둥상전극(10)이 같은 재료이면, 도 15에 나타내는 제 3 변형예와 같이 기둥상전극(10)의 대좌를 밑바탕금속층(8a)만으로 하고, 이 밑바탕금속층(8a)상에 직접 기둥상전극(10)을 형성하도록 해도 좋다. 또한 도 14 또는 도 15에 나타내는 제 2, 제 3 변형예와, 도 1의 실시형태를 조합하고, 일부의 접속패드(2)상에는 도 1과 같이 재배선(8)의 연장 돌출하며, 이 연장돌출부상에 기둥상전극(10)을 형성하고, 나머지의 접속패드(2)상에는 도 14 또는 도 15에 나타내는 바와 같이 해당 접속패드(2)상에만 재배선(접속패드부에 상당)을 형성하며, 이 재배선상에 기둥상전극(10)을 형성해도 좋다. 또한 상술한 제 1 실시형태에 있어서는 재배선(8) 위를 밀봉막(11)만이 덮여져 있으므로 수분이 밀봉막(11)에 침투하면 마이그레이션이 발생할 가능성이 있다. 이것에 대응하는데에는 보다 신뢰성이 높은 구조를 얻을 필요가 있다. 또 기둥상전극(10)을 밀봉막(11)의 상면으로부터 돌출하는 구조로 하면, 회로기판과의 접합상태에 있어서 기둥상전극(10)의 변형이 보다 용이하게 되고, 실리콘기판(1)과 회로기판(도시생략)의 선팽창계수의 상위에 기인하여 발생하는 응력의 완화를 한층 효과적으로 하는 것이 가능하게 된다. 그래서 다음으로 이와 같은 실시형태를 나타낸다.
(제 2 실시형태)
도 16은 본 발명의 제 2 실시형태로서의 반도체장치의 확대단면도를 나타낸 것이다. 이 반도체장치는 실리콘기판(1)을 구비하고 있다. 실리콘기판(1)의 상면 중앙부에는 집적회로(도시생략)가 설치되고, 상면 주변부에는 알루미늄계 금속으로 이루어지는 복수의 접속패드(2)가 집적회로에 접속되어 설치되어 있다. 접속패드 (2)의 중앙부를 제외하는 실리콘기판(1)의 상면에는 산화실리콘이나 질화실리콘 등의 무기절연재료로 이루어지는 절연막(3)이 설치되고, 접속패드(2)의 중앙부는 절연막(3)에 설치된 개구부(4)를 통하여 노출되어 있다.
절연막(3)의 상면에는 폴리이미드 등의 유기수지로 이루어지는 하층보호막 (5)이 설치되어 있다. 하층보호막(5)의 절연막(3)의 개구부(4)에 대응하는 부분에는 개구부(6)가 설치되어 있다. 하층보호막(5)의 상면의 재배선 형성영역에는 오목부(7)가 설치되어 있다. 오목부(7)는 개구부(6)에 연이어 통하게 되어 있다. 양 개구부(4, 6)를 통하여 노출된 접속패드(2)의 상면으로부터 하층보호막(5)의 오목부(7)내에 걸쳐서 밑바탕금속층(8a) 및 상층금속층(8b)으로 이루어지는 재배선 (8)이 설치되어 있다. 이 경우 밑바탕금속층(8a)은 상세하게는 도시하고 있지 않은데, 아래부터 차례로 티탄층과 구리층의 2층구조로 되어 있다. 상층금속층(8b)은 구리층만으로 이루어져 있다.
실리콘기판(1)의 둘레가장자리부 부근에 있어서 밑바탕금속층(8a)은 상층금 속층(8b)이 적층되어 있지 않고, 하층보호막(5)의 상면상에 단층으로 실리콘기판 (1)의 가장자리부까지 연장 돌출된 접속선(8a’)으로서 형성되어 있다. 재배선(8)의 접속패드부 상면에는 구리로 이루어지는 하부 기둥상전극(10a) 및 상부 기둥상전극(10b)이 설치되어 있다. 즉 이 실시형태에서는 기둥상전극(10)은 하부 기둥상전극(10a) 및 상부 기둥상전극(10b)의 2층구조를 갖는다. 하층보호막(5)의 상면상에 형성된 밑바탕금속층(8a) 및 상층금속층(8b)의 접속패드부를 제외하는 영역을 포함하는 하층보호막(5)의 상면에는 폴리이미드 등의 유기수지로 이루어지는 상층보호막(13) 및 에폭시계 수지 등의 유기수지로 이루어지는 밀봉막(11)이 설치되어 있다. 이 경우 밀봉막(11)의 상면은 하부 기둥상전극(10a)의 상면과 면일치로 되어 있다. 따라서 하부 기둥상전극(10a)은 상층보호막(13)상에 돌출되어 있다. 또 상부 기둥상전극(10b)의 전부는 밀봉막(11)상에 돌출되어 있다.
다음으로 이 반도체장치의 제조방법의 한 예에 대해서 설명한다. 우선 도 17에 나타내는 바와 같이 웨이퍼상태의 실리콘기판(1)의 상면에 알루미늄계 금속으로 이루어지는 접속패드(2)가 형성되고, 그 상면의 접속패드(2)의 중앙부를 제외하는 부분에 산화실리콘이나 질화실리콘 등의 무기절연재료로 이루어지는 절연막(3)이 형성되며, 접속패드(2)의 중앙부가 절연막(3)에 형성된 개구부(4)를 통하여 노출된 것을 준비한다. 또한 도 17에 있어서 부호 “31”로 나타내는 영역은 다이싱스트리트에 대응하는 영역이다.
다음으로 도 18에 나타내는 바와 같이 개구부(4)를 통하여 노출된 접속패드 (2)의 상면을 포함하는 절연막(3)의 상면 전체에 폴리이미드 등의 유기수지로 이루 어지는 하층보호막(5)을 스핀코트법에 등에 의해 그 상면이 거의 평탄하게 되도록 형성한다. 다음으로 하층보호막(5)의 상면에 있어서 오목부(7, 즉 재배선(8)) 형성영역 이외의 영역에 레지스트막(32)을 형성한다. 다음으로 레지스트막(32)을 마스크로 하여 하층보호막(5)을 하프 에칭하면, 도 19에 나타내는 바와 같이 레지스트막(32) 아래 이외의 영역에 있어서의 하층보호막(5)의 상면에 오목부(7)가 형성된다. 다음으로 레지스트막(32)을 박리한다.
다음으로 도 20에 나타내는 바와 같이 하층보호막(5)의 상면에 레지스트막 (33)을 패턴 형성한다. 이 경우 절연막(3)의 개구부(4)에 대응하는 부분에 있어서의 레지스트막(33)에는 개구부(34)가 형성되어 있다. 다음으로 레지스트막(33)을 마스크로 하여 하층보호막(5)을 에칭하면, 도 21에 나타내는 바와 같이 레지스트막 (33)의 개구부(34)에 대응하는 부분, 즉 절연막(3)의 개구부(4)에 대응하는 부분에 있어서의 하층보호막(5)에 개구부(6)가 형성된다. 다음으로 레지스트막(33)을 박리한다.
다음으로 도 22에 나타내는 바와 같이 양 개구부(4, 6)를 통하여 노출된 접속패드(2)의 상면을 포함하는 하층보호막(5)의 상면 전체에 밑바탕금속층(8a)을 형성한다. 이 경우 밑바탕금속층(8a)은 상세하게는 도시하고 있지 않은데, 스퍼터에 의해 형성된 티탄층상에 스퍼터에 의해 구리층을 형성한 것이다. 또한 밑바탕금속층(8a)은 무전해도금에 의해 형성된 구리층만이어도 좋다.
다음으로 밑바탕금속층(8a)의 상면에 레지스트막(35)을 패턴 형성한다. 이 경우 재배선(8) 형성영역에 대응하는 부분에 있어서의 레지스트막(35)에는 개구부 (36)가 형성되어 있다. 즉 개구부(36)의 가장자리부는 오목부(7)내에 형성된 밑바탕금속층(8a)의 내벽면과 일치하고 있다. 다음으로 밑바탕금속층(8a)을 도금전류로로 한 구리의 전해도금을 실시하면, 레지스트막(35)의 개구부(36)내의 밑바탕금속층(8a)의 상면에 상층금속층(8b)이 형성된다. 이 경우 상층금속층(8b)의 상면은 밑바탕금속층(8a)의 상면과 거의 면일치로 되도록 한다. 다음으로 레지스트막(35)을 박리한다.
다음으로 도 23에 나타내는 바와 같이 상층금속층(8b)을 포함하는 밑바탕금속층(8a)의 상면에 레지스트막(37)을 패턴 형성한다. 도 24는 도 23에 도시된 상태의 평면도이다(단 도 23에 도시된 영역보다도 넓은 영역도 포함한다). 도 24에 나타내는 바와 같이 레지스트막(37)은 상층금속층(8b)에 대응하는 부분(37a)과, 일점쇄선으로 나타내는 다이싱스트리트(31)에 대응하는 부분(37b)과, 접속패드(2)와 다이싱스트리트(31) 사이의 상층금속층(8b)에 대응하는 부분(37c)을 갖는 형상을 갖는다.
다음으로 레지스트막(37)을 마스크로 하여 밑바탕금속층(8a)의 불필요한 부분을 에칭하여 제거하고, 이어서 레지스트막(37)을 박리하면, 도 25 및 도 26에 나타내는 바와 같이 된다. 즉 오목부(7)내에는 재배선(8)의 상층금속층(8b)은 노출되고, 그 하면 및 측면에 밑바탕금속층(8a)이 형성된 재배선(8)이 형성되어 있다. 또 일점쇄선으로 나타내는 다이싱스트리트(31)에 대응하는 영역에 밑바탕금속층 (8a)만의 단층으로 이루어지는 격자상의 보조배선(38)이 형성되어 있다. 또한 보조배선(38)과 밑바탕금속층(8a)의 사이에 밑바탕금속층(8a)만의 단층으로 이루어지 는 접속선(8a’)이 형성되어 있다.
다음으로 도 27에 나타내는 바와 같이 재배선(8), 접속선(8a’) 및 보조배선 (38)을 포함하는 하층보호막(5)의 상면 전체에 하층보호막(5)과 동일한 재료인 폴리이미드 등의 유기수지로 이루어지는 상층보호막(13)을 스핀코트법 등에 의해 그 상면이 거의 평탄하게 되도록 형성한다. 다음으로 상층보호막(13)의 상면에 레지스트막(39)을 패턴 형성한다. 이 경우 재배선(8)의 접속패드부에 대응하는 부분에 있어서의 레지스트막(39)에는 개구부(40)가 형성되어 있다.
다음으로 레지스트막(39)을 마스크로 하여 상층보호막(13)을 에칭하면, 도 28에 나타내는 바와 같이 레지스트막(39)의 개구부(40)에 대응하는 부분, 즉 재배선(8)의 접속패드부에 대응하는 부분에 있어서의 상층보호막(13)에 개구부 (41)가 형성된다. 다음으로 도 29에 나타내는 바와 같이 보조배선(38)을 도금전류로로 한 구리의 전해도금을 실시하면, 레지스트막(39) 및 상층보호막(13)의 개구부(40, 41)내의 재배선(8)의 접속패드부 상면에 하부 기둥상전극(10a)이 형성된다. 다음으로 레지스트막(39)을 박리한다.
다음으로 도 30에 나타내는 바와 같이 하부 기둥상전극(10a), 재배선(8), 접속선(8a’) 및 보조배선(38)을 포함하는 상층보호막(13)의 상면 전체에 에폭시계 수지 등의 유기수지로 이루어지는 밀봉막(11)을 그 두께가 하부 기둥상전극(10a)의 높이보다도 약간 두꺼워 지도록 형성한다. 따라서 이 상태에서는 하부 기둥상전극 (10a)의 상면은 밀봉막(11)에 의해서 덮여져 있다. 다음으로 밀봉막(11) 및 하부 기둥상전극(10a)의 상면측을 적절히 연마함으로써 도 31에 나타내는 바와 같이 하 부 기둥상전극(10a)의 상면을 노출시키는 동시에, 하부 기둥상전극(10a)의 상면을 포함하는 밀봉막(11)의 상면을 평탄화한다.
다음으로 도 32에 나타내는 바와 같이 밀봉막(11)의 상면에 레지스트막(42)을 패턴 형성한다. 이 경우 하부 기둥상전극(10a)의 상면에 대응하는 부분에 있어서의 레지스트막(42)에는 개구부(43)가 형성되어 있다. 다음으로 보조배선(38)을 도금전류로로 한 구리의 전해도금을 실시하면, 레지스트막(42)의 개구부(43)내의 하부 기둥상전극(10a)의 상면에 상부 기둥상전극(10b)이 형성되고, 이에 따라 2층구조의 기둥상전극(10)이 형성된다. 다음으로 레지스트막(42) 및 상부 기둥상전극 (10b)의 상면측을 적절히 연마함으로써 도 33에 나타내는 바와 같이 상부 기둥상전극(10b)의 상면을 포함하는 레지스트막(42)의 상면을 평탄화한다.
다음으로 레지스트막(32)을 박리하면 도 34에 나타내는 바와 같이 상부 기둥상전극(10b)의 전부가 밀봉막(11)상에 돌출된 상태로 된다. 다음으로 웨이퍼상태의 실리콘기판(1)을 다이싱스트리트에 대응하는 영역(31)내에서 다이싱하면 도 16에 나타내는 반도체장치가 복수개 얻어진다. 이 경우 웨이퍼상태의 실리콘기판(1)을 다이싱스트리트에 대응하는 영역(31)내에서 다이싱하면, 다이싱스트리트에 대응하는 영역(31)에 형성된 보조배선(38)이 제거되기 때문에 재배선(8)이 서로 비단락상태로 된다.
이와 같이 하여 얻어진 반도체장치에서는 하층보호막(5)의 상면에 설치된 오목부(7)내에 설치된 재배선(8)의 접속패드부를 제외하는 부분이 하층보호막(5)과 동일한 재료로 이루어지는 상층보호막(13)에 의해서 덮여져 있으므로 사용환경 중 의 수분이 밀봉막(11)에 침투해도 이 침투한 수분이 상층보호막(13)의 상면에 의해서 그 이상의 침투가 저지되고, 이에 따라 재배선(8) 사이 및 재배선(8)과 기둥상전극(10)의 사이에 소위 이온마이그레이션에 의한 쇼트가 발생하기 어렵게 할 수 있다.
그런데 도 16에서는 도시의 형편상 하부 기둥상전극(10a)과 상부 기둥상전극 (10b)을 그 사이에 기입한 실선으로 나누고 있는데, 실제로는 양 기둥상전극(10a, 10b)을 구리의 전해도금에 의해서 형성하고 있기 때문에 그 사이에 양자를 나누는 계면은 존재하지 않는다. 따라서 실제로는 재배선(8)의 접속패드부 상면에 형성된 각 기둥상전극(10)의 상부가 밀봉막(14)상에 돌출되어 있다. 이 결과 기둥상전극 (10)상에 땜납볼(도시생략)을 탑재하여 회로기판의 접속단자에 접합한 경우, 기둥상전극(10)의 변형이 보다 용이하게 되고, 실리콘기판(1)과 회로기판의 선팽창계수의 상위에 기인하여 발생하는 응력의 완화를 한층 효과적으로 하는 것이 가능하게 된다.
(제 2 실시형태의 제조방법의 다른 예)
상기 제조방법에서는 도 25에 나타내는 바와 같이 밑바탕금속층(8a)의 불필요한 부분을 제거하고, 이어서 도 28에 나타내는 바와 같이 상층보호막(13)을 형성하며, 이어서 도 29에 나타내는 바와 같이 하부 기둥상전극(10a)을 형성하고 있는데, 이에 한정되는 것은 아니다. 예를 들면 도 22에 나타내는 바와 같이 보호막 (5)의 전면상에 밑바탕금속층(8a)을 형성하고, 하층보호막(5)의 오목부(7)내에 재 배선(8)을 형성한 후에 밑바탕금속층(8a)을 패터닝하지 않고 도 35에 나타내는 바와 같이 재배선(8)을 포함하는 밑바탕금속층(8a)의 상면에 레지스트막(41)을 패턴 형성한다. 이 경우 재배선(8)의 접속패드부에 대응하는 부분에 있어서의 레지스트막(51)에는 개구부(52)가 형성되어 있다. 다음으로 밑바탕금속층(8a)을 도금전류로로 한 구리의 전해도금을 실시하면, 레지스트막(51)의 개구부(52)내의 재배선(8)의 접속패드부 상면에 하부 기둥상전극(10a)이 형성된다. 다음으로 레지스트막 (51)을 박리한다.
다음으로 도 36에 나타내는 바와 같이 재배선(8)을 포함하는 밑바탕금속층 (8a)상에 레지스트막(53)을 패턴 형성한다. 이 레지스트막(53)은 하부 기둥상전극 (10a)에 대응하는 영역에는 형성되어 있지 않은 점을 제외하고, 도 23 및 도 24에 도시된 레지스트막(27)과 같은 패턴으로 되어 있다. 다음으로 하부 기둥상전극 (10a)을 포함하는 레지스트막(53)을 마스크로 하여 밑바탕금속층(8a)의 불필요한 부분을 에칭해서 제거하고, 이어서 레지스트막(53)을 박리한다. 다음으로 도 37에 나타내는 바와 같이 재배선(8) 등을 포함하는 하층보호막(5)의 상면에 있어서 하부 기둥상전극(10a) 형성영역을 제외하는 영역에 상층보호막(13)을 스핀코트법 등에 의해 그 상면이 거의 평탄하게 되도록 형성한다. 이 후 도 30∼도 34에 나타내는 공정을 거치면, 도 16에 나타내는 반도체장치가 복수개 얻어진다.
또 제 2 실시형태에 있어서, 도 22에 나타내는 재배선(8) 형성공정에 있어서, 구리의 전해도금에 의해 형성하는 상층금속층(8b)의 상면이 하층보호막(5)의 상면과 거의 면일치로 되도록 한 경우에는 도 38에 나타내는 제 2 실시형태의 제 1 변형예로서의 반도체장치가 얻어진다. 이 경우 상층금속층(8b)의 주위에 있어서의 밑바탕금속층(8a)의 상면을 재배선(8)의 상면과 거의 면일치로 되도록 할 수 도 있다.
또 상층 기둥상전극(10b)을 전해도금에 의해 형성할 때의 전류로로서의 접속선(8a’)은 밑바탕금속층(8a)만으로 이루어지는 단층 구조로 했는데, 이것은 제 2 실시형태의 제 2 변형예로서 도 24에 도시하는 바와 같이 재배선(8)과 마찬가지로 밑바탕금속층(8a)상에 상층금속층(8b)을 형성한 2층구조의 접속선(8’)으로 할 수 도 있다. 그 경우에는 도 18에 나타내는 오목부(7) 형성공정에 있어서 하층보호막 (5)의 상면에 형성하는 레지스트막(32)의 페턴을 다이싱스트리트에 대응하는 영역 (31) 및 그 근처에 대응하는 영역에 있어서도 제거된 것으로 하고, 이 레지스트막 (32)을 마스크로 하여 하층보호막(5)을 하프 에칭한다. 이에 따라 도 19에 나타내는 상태에서는 다이싱스트리트에 대응하는 영역(31) 및 그 근처에 대응하는 영역에 있어서의 하층보호막(5)의 상면에도 오목부(7)가 형성되는 것으로 되고, 이 후 밑바탕금속층(8a)을 형성하고, 전해도금에 의해 상층금속충(8b)을 형성하면, 도 24에 도시되는 바와 같이 된다. 따라서 이와 같이 한 경우에는 실리콘기판(1)의 단면 근처에 형성된 오목부(7)내에 밑바탕금속층(8a)과 상층금속층(8b)으로 이루어지는 2층구조의 접속선(8’)이 형성된다. 이 경우 다이싱스트리트에 대응하는 영역(31)내에 형성되는 보조배선도 똑같은 2층구조로 된다.
또 도 40은 제 2 실시형태의 제 3 변형예로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 16에 나타내는 경우와 크게 다른 점은 하층보 호막(5)의 상면에 오목부(7)를 형성하지 않고, 하층보호막(5)의 상면을 거의 평탄으로 한 점이다. 이와 같이 한 경우에도 재배선(8)의 접속패드부 이외의 부분은 상층보호막(13)에 의해서 덮여져 있기 때문에 재배선(8) 사이 및 재배선(8)과 하부 기둥상전극(11)의 사이에 소위 이온마이그레이션에 의한 쇼트가 발생하기 어렵게 할 수 있다.
도 41은 제 2 실시형태의 제 4 변형예로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 16에 나타내는 경우와 다른 점은 기둥상전극 (10A)의 높이를 양 기둥상전극(10a, 10b)의 합계 높이로 하고, 밀봉막(11A)의 상면을 기둥상전극(10)의 상면과 면일치로 한 점이다.
여기에서 도 16에 나타내는 반도체장치를 도 41에 나타내는 반도체장치와 비교하면, 밀봉막(11)의 두께를 상부 기둥상전극(10b)의 높이의 분만큼 얇게 하고, 상부 기둥상전극(10b)을 밀봉막(14)상에 돌출시키고 있으므로 실리콘기판(1)과 회로기판 사이의 열팽창계수차에 기인하여 발생하는 응력을 보다 한층 완화할 수 있다. 한편, 밀봉막(11)의 두께를 상부 기둥상전극(10b)의 높이의 분만큼 얇게 하면, 도 41에 나타내는 반도체장치와 비교하여 사용환경 중의 수분이 밀봉막(11) 아래로 침투하기 쉬워지는데, 상층보호막(13)의 상면에 의해서 그 이상의 침투를 저지할 수 있기 때문에 소위 이온마이그레이션에 의한 쇼트가 발생하기 어렵게 할 수 있다.
또한 밀봉막(11)의 두께를 상부 기둥상전극(10b)의 높이의 분만큼 얇게 한 경우에는 도 41에 나타내는 반도체장치와 비교하여 웨이퍼상태의 실리콘기판(1)의 휨을 저감할 수 도 있다. 한 예로서 도 16에 나타내는 반도체장치에 있어서 하층보호막(5)의 두께를 10㎛ 정도로 하고, 상층보호막(13)의 두께를 4㎛ 정도로 하며, 오목부(7)의 깊이를 6㎛ 정도로 하고, 기둥상전극(10)의 높이를 100㎛ 정도로 한다. 이 경우 밀봉막(11)의 두께는 상부 기둥상전극(10b)의 높이에 의해서 결정된다.
그리고 웨이퍼상태의 실리콘기판(1)이 200㎛형이고, 상부 기둥상전극(10b)의 높이를 0㎛(즉 도 41에 나타내는 반도체장치의 경우와 똑같이)로 한 경우에는 웨이퍼상태의 실리콘기판(1)의 휨은 1㎜ 정도이었다. 이에 대해 상부 기둥상전극(10b)의 높이를 22. 5㎛, 45㎛로 한 경우에는 웨이퍼상태의 실리콘기판(1)의 휨은 0. 7㎜ 정도, 0. 5㎜ 정도 이었다. 이와 같이 웨이퍼상태의 실리콘기판(1)의 휨을 저감할 수 있기 때문에 그 이후의 공정으로의 반송이나 그 이후의 공정에서의 가공정밀도에 지장을 초래하기 어렵게 할 수 있다.
상기 제 1 실시형태 및 제 2 실시형태에서는 보호막(5)에 오목부(7)를 형성하고, 재배선(8)을 오목부(7)내에 형성한 구조이었다. 그러나 본 발명은 보호막 (5)의 상면에 재배선(8)을 형성하고, 하프 에칭에 의해 보호막(5)의 재배선(8) 산이에 오목부(7)를 형성해도 좋다. 다음으로 이와 같은 실시형태를 나타낸다.
(제 3 실시형태)
도 42는 본 발명의 제 3 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치는 실리콘기판(1)을 구비하고 있다. 실리콘기판(1)의 상면 중앙부에 는 집적회로(도시생략)가 설치되고, 상면 주변부에는 알루미늄계 금속으로 이루어지는 복수의 접속패드(2)가 집적회로에 접속되어 설치되어 있다.
접속패드(2)의 중앙부를 제외하는 실리콘기판(1)의 상면에는 산화실리콘이나 질화실리콘 등의 무기절연재료로 이루어지는 절연막(3)이 설치되고, 접속패드(2)의 중앙부는 절연막(3)에 설치된 개구부(4)를 통하여 노출되어 있다. 절연막(3)의 상면에는 폴리이미드로 이루어지는 보호막(5)이 설치되어 있다. 보호막(5)의 절연막 (3)의 개구부(4)에 대응하는 부분에는 개구부(6)가 설치되어 있다. 보호막(5)의 상면의 재배선 형성영역을 제외하는 영역에는 오목부(107)가 설치되어 있다.
양 개구부(4, 6)를 통하여 노출된 접속패드(2)의 상면으로부터 보호막(5)의 상면에 걸쳐서 밑바탕금속층(8a) 및 해당 밑바탕금속층(8a)상에 형성된 상층금속층 (8b)으로 이루어지는 2층구조의 재배선(8)이 설치되어 있다. 이 경우 밑바탕금속층(8a)은 상세하게는 도시하고 있지 않은데, 아래부터 차례로 티탄층과 구리층의 2층구조로 되어 있다. 재배선(8)은 구리층만으로 이루어져 있다.
재배선(8)의 접속패드부 상면에는 구리로 이루어지는 기둥상전극(10)이 설치되어 있다. 재배선(8)을 포함하는 보호막(5)의 상면에는 에폭시계 수지로 이루어지는 밀봉막(11)이 그 상면이 기둥상전극(10)의 상면과 면일치가 되도록 설치되어 있다.
다음으로 이 반도체장치의 제조방법의 한 예에 대해서 설명한다. 우선 도 43에 나타내는 바와 같이 웨이퍼상태의 실리콘기판(1)상에 알루미늄계 금속으로 이루어지는 접속패드(2), 절연막(3) 및 보호막(5)이 형성되고, 접속패드(2)의 중앙부 가 절연막(3) 및 보호막(5)에 형성된 개구부(4, 6)를 통하여 노출된 것을 준비한다. 또한 도 43에 있어서 부호 “31”로 나타내는 영역은 다이싱스트리트에 대응하는 영역이다.
다음으로 도 44에 나타내는 바와 같이 양 개구부(4, 6)를 통하여 노출된 접속패드(2)의 상면을 포함하는 보호막(5)의 상면 전체에 밑바탕금속층(8a)을 형성한다. 이 경우 밑바탕금속층(8a)은 상세하게는 도시하고 있지 않은데, 스퍼터에 의해 형성된 티탄층상에 스퍼터에 의해 구리층을 형성한 것이다. 또한 밑바탕금속층 (8a)은 무전해도금에 의해 형성된 구리층뿐이어도 좋다.
다음으로 밑바탕금속층(8a)의 상면에 레지스트막(62)을 패턴 형성한다. 이 경우 상층금속층(8b) 형성영역에 대응하는 부분에 있어서의 레지스트막(62)에는 개구부(63)가 형성되어 있다. 다음으로 밑바탕금속층(8a)을 도금전류로로 한 구리의 전해도금을 실시하면, 레지스트막(62)의 개구부(63)내에 대응하는 밑바탕금속층 (8a)의 상면에 상부금속층(8b)이 형성된다. 다음으로 레지스트막(62)을 박리한다.
다음으로 도 45에 나타내는 바와 같이 상부금속층(8b)을 포함하는 밑바탕금속층(8a)의 상면에 레지스트막(64)을 패턴 형성한다. 이 경우 기둥상전극(10)의 형성영역에 대응하는 부분에 있어서의 레지스트막(64)에는 개구부(65)가 형성되어 있다. 다음으로 밑바탕금속층(8a)을 도금전류로로 한 구리의 전해도금을 실시하면, 레지스트막(64)의 개구부(65)내에 대응하는 상층금속층(8b)의 접속패드부 상면에 기둥상전극(10)이 형성된다.
다음으로 레지스트막(64)을 박리하고, 이어서 기둥상전극(10) 및 상층금속층 (8b)을 마스크로 하여 밑바탕금속층(8a)의 불필요한 부분을 에칭해서 제거하면, 도 46에 나타내는 바와 같이 상층금속층(8b) 아래에만 밑바탕금속층(8a)이 잔존되고, 재배선(8)이 형성된다.
다음으로 도 47에 나타내는 바와 같이 기둥상전극(10) 및 재배선(8)을 마스크로 하여 보호막(5)을 하프 에칭하면, 재배선(8) 아래 이외의 영역에 있어서의 보호막(5)의 상면에 오목부(107)가 형성된다. 오목부(107)의 깊이는 보호막(5)의 막두께에도 의하나, 예를 들면 1∼5㎛이다. 또한 재배선(8)의 폭 및 재배선(8) 사이의 최소 간격은 예를 들면 10∼20㎛이다. 여기에서 오목부(107)는 에칭액에 의한 에칭에서는 오목부(107)의 저면측의 폭이 상면측의 폭보다도 작아지도록 두께방향으로 경사하여 형성되는데, 도면에서는 간소화를 위해 수직으로 도시되어 있는 것에 유의하기 바란다. 이 경우 보호막(5)의 하프 에칭은 플라스마 에칭 등의 드라이에칭을 적용하는 것이 가능하고, 특히 이방성에칭으로 하면, 경사면을 수직에 가깝게 할 수 있어 보다 바람직하다.
다음으로 도 48에 나타내는 바와 같이 기둥상전극(10), 재배선(8) 및 오목부 (107)를 포함하는 보호막(5)의 상면 전체에 에폭시계 수지 등의 유기수지로 이루어지는 밀봉막(11)을 그 두께가 기둥상전극(10)의 높이보다도 약간 두꺼워지도록 형성한다. 따라서 이 상태에서는 기둥상전극(10)의 상면은 밀봉막(11)에 의해서 덮여져 있다.
다음으로 밀봉막(11) 및 기둥상전극(10)의 상면측을 적절히 연마함으로써 도 49에 나타내는 바와 같이 기둥상전극(10)의 상면을 노출시키는 동시에, 기둥상전극 (10)의 상면을 포함하는 밀봉막(11)의 상면을 평탄화한다. 다음으로 웨이퍼상태의 실리콘기판(1)을 다이싱스트리트에 대응하는 영역(31)내에서 다이싱하면 도 42에 나타내는 반도체장치가 복수개 얻어진다.
이와 같이 하여 얻어진 반도체장치에서는 보호막(5)의 상면에 설치된 재배선 (8) 사이에 보호막(5)의 상면에 설치된 오목부(107)가 존재하기 때문에 재배선(8) 사이에 있어서의 보호막(5)과 밀봉막(11)의 계면의 길이, 즉 구리이온의 석출경로가 오목부(107)의 깊이의 2배만큼 길어지고, 그 만큼 재배선(8) 사이 및 재배선(8)과 기둥상전극(10)의 사이에 소위 이온마이그레이션에 의한 쇼트가 발생하기 어렵게 할 수 있다.
도 50은 본 발명의 제 3 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서 도 42에 나타내는 경우와 크게 다른 점은 재배선(8)을 포함하는 보호막(5)과 밀봉막(11)의 사이에 폴리이미드 등의 유기수지로 이루어지는 상층보호막(15)을 설치한 점이다. 이 경우 실리콘기판(1)의 단면근처에 있어서의 보호막(5)의 상면에는 오목부는 설치되어 있지 않다.
그리고 접속패드(2)의 근처에 있어서의 보호막(5)의 상면에는 재배선(8)이 연장 돌출되어 형성된 접속선(8’)이 실리콘기판(1)의 단면까지 연장하여 설치되어 있다. 접속선(8’)은 재배선(8)과 똑같이 밑바탕금속층(8a)과 상층금속층(8b)의 2층구조로 되어 있다.
다음으로 이 반도체장치의 제조방법의 한 예에 대해서 설명한다. 우선 도 51에 나타내는 공정에 있어서 도 51에 나타내는 바와 같이 레지스트막(72)의 재배 선(8) 형성영역 및 접속선(8’) 형성영역 및 다이싱스트리트에 대응하는 영역(31)내의 보조배선(38’) 형성영역에 대응하는 부분에 개구부(73)를 형성한다. 다음으로 밑바탕금속층(8a)을 도금전류로로 한 구리의 전해도금을 실시하면, 레지스트막 (72)의 개구부(73)내의 밑바탕금속층(8a)의 상면에 상층금속층(8b)이 형성된다. 이 경우 상층금속층(8b)은 다이싱스트리트에 대응하는 영역내에 있어서 격자상으로 형성되어 있다.
다음으로 레지스트막(72)을 박리하고, 이어서 상층금속층(8b)을 마스크로 하여 밑바탕금속층(8a)의 불필요한 부분을 에칭해서 제거하면, 도 52에 나타내는 바와 같이 상층금속층(8b) 아래에만 밑바탕금속층(8)이 잔존되고, 밑바탕금속층(8a)상에 상층금속층(8b)이 형성된 2층구조의 재배선(8), 다이싱스트리트에 대응하는 영역(31)내에 있어서 격자상으로 형성된 보조배선(38’), 재배선(8)과 보조배선(38’)을 접속하는 접속선(8’)이 형성된다. 다음으로 도 53에 나타내는 바와 같이 재배선(8), 접속선(8’), 보조배선(38’)을 마스크로 하여 보호막 (5)을 하프 에칭하면, 재배선(8) 아래, 접속선(8’) 아래, 보조배선(38’) 아래 이외의 영역에 있어서의 보호막(5)의 상면에 오목부(107)가 형성된다.
다음으로 도 54에 나타내는 바와 같이 재배선(8), 접속선(8’), 보조배선 (38’) 및 오목부(7)를 포함하는 보호막(5)의 상면 전체에 폴리이미드 등의 유기수지로 이루어지는 상층보호막(15)을 스핀코트법 등에 의해 그 상면이 거의 평탄하게 되도록 형성한다. 다음으로 상층보호막(15)의 상면에 레지스트막(81)을 패턴 형성한다. 이 경우 재배선(8)의 접속패드부에 대응하는 부분에 있어서의 레지스트막 (81)에는 개구부(82)가 형성되어 있다.
다음으로 도 55에 나타내는 바와 같이 레지스트막(81)을 마스크로 하여 상층보호막(15)을 에칭하면, 레지스트막(81)의 개구부(82)에 대응하는 부분 즉 재배선 (8)의 접속패드부에 대응하는 부분에 있어서의 상층보호막(15)에 개구부(83)가 형성된다. 다음으로 도 56에 나타내는 바와 같이 재배선(8), 접속선(8’), 보조배선 (38’) 을 도금전류로로 한 구리의 전해도금을 실시하면, 레지스트막(81) 및 상층보호막(15)의 개구부(82, 83)내의 재배선(8)의 접속패드부 상면에 기둥상전극(10)이 형성된다. 다음으로 레지스트막(81)을 박리한다.
다음으로 상기 제 3 실시형태의 경우와 마찬가지로 밀봉막(11)을 형성하고, 밀봉막(11) 및 기둥상전극(10)의 상면측을 적절히 연마하며, 웨이퍼상태의 실리콘기판(1)을 다이싱스트리트에 대응하는 영역(31)내에서 다이싱하면, 도 50에 나타내는 반도체장치가 복수개 얻어진다. 이 경우 웨이퍼상태의 실리콘기판(1)을 다이싱스트리트에 대응하는 영역(31)내에서 다이싱하면, 다이싱스트리트에 대응하는 영역(31)에 형성된 재배선(8), 접속선(8’), 보조배선(38’)이 제거되기 때문에 재배선(8)이 서로 비단락상태로 된다.
이와 같이 하여 얻어진 반도체장치에서는 재배선(8)의 접속패드부를 제외하는 부분이 보호막(5)과 동일한 재료로 이루어지는 상층보호막(15)에 의해서 덮여져 있으므로 사용환경 중의 수분이 밀봉막(11)에 침투해도 이 침투한 수분이 상층보호막(15)의 상면에 의해서 그 이상의 침투가 저지되고, 이에 따라 재배선(8) 사이 및 재배선(8)과 기둥상전극(10)의 사이에 소위 이온마이그레이션에 의한 쇼트가 발생하기 어렵게 할 수 있다. 또한 오목부(107)에 의해 재배선(8) 사이 및 재배선(8)과 기둥상전극(10)의 사이에 소위 이온마이그레이션에 의한 쇼트가 발생하기 어렵게 할 수 있는 것은 물론이다. 이 경우 오목부(107)의 폭은 재배선(8) 사이의 폭보다도 작게하는 것도 가능하다.

Claims (35)

  1. 일면에 복수의 접속패드를 갖는 반도체기판과,
    상기 반도체기판의 일면상에 형성되고, 상기 각 접속패드에 대응하는 개구부와, 상면 및 두께방향에 있어서 상기 상면으로부터 함몰한 위치에 저면을 갖는 동시에 상기 각 개구부와 연통하는 오목부를 갖는 절연막과,
    상기 절연막상에 있어서 상기 오목부내에만 형성되고, 상기 절연막의 개구부를 통하여 상기 접속패드에 접속된 배선을 구비하는 것을 특징으로 하는 반도체장치.
  2. 일면에 복수의 접속패드를 갖는 반도체기판과,
    상기 반도체기판의 일면상에 형성되고, 상기 각 접속패드에 대응하는 개구부와, 상기 각 개구부와 연통하는 상면 및 두께방향에 있어서 상기 상면으로부터 함몰한 위치에 저면을 갖는 오목부를 갖는 절연막과,
    상기 절연막상에 있어서 상기 상면상에만 형성되고, 상기 절연막의 개구부를 통하여 상기 접속패드에 접속된 배선을 구비하는 것을 특징으로 하는 반도체장치.
  3. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    상기 절연막의 오목부는 한쌍의 측면을 갖고, 상기 배선과 상기 오목부의 측면의 사이에 간극이 설치되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    상기 배선은 접속패드부를 갖고, 상기 반도체장치는 상기 접속패드부상에 형성된 기둥상전극과, 상기 배선상 및 상기 절연막상의 상기 기둥상전극 사이에 형성된 밀봉막을 추가로 갖는 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서,
    상기 절연막과 상기 밀봉막의 사이에 상기 기둥상전극 대응부에 개구부가 형성된 상층절연막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 절연막과 상기 상층절연막은 주성분이 동일한 재료로 형성되어 있는 것을 특징으로 하는 반도체장치.
  7. 제 5 항에 있어서,
    상기 상층절연막은 상기 밀봉막과는 다른 재료로 형성되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 4 항에 있어서,
    상기 기둥상전극은 상기 밀봉막의 상면으로부터 돌출하여 형성되어 있는 것을 특징으로 하는 반도체장치.
  9. 제 4 항에 있어서,
    상기 기둥상전극은 하부 기둥상전극과 상부 기둥상전극을 갖는 것을 특징으로 하는 반도체장치.
  10. 제 9 항에 있어서,
    상기 하부 기둥상전극은 상기 밀봉막의 상면으로부터 돌출하여 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 1 항 또는 제 2 항의 어느 한 항에 있어서,
    상기 배선은 상기 접속패드상에 설치된 접속패드부이고, 반도체장치는 상기 접속패드부상에 형성된 기둥상전극과, 상기 절연막상의 상기 기둥상전극 사이에 형성된 밀봉막을 추가로 갖는 것을 특징으로 하는 반도체장치.
  12. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    상기 절연막은 유기수지로 이루어지는 것을 특징으로 하는 반도체장치.
  13. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    상기 절연막의 오목부는 상기 배선의 두께와 같던지 그것보다도 깊은 깊이를 갖는 것을 특징으로 하는 반도체장치.
  14. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    상기 절연막은 10∼30㎛의 두께를 갖는 것을 특징으로 하는 반도체장치.
  15. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    상기 오목부는 5∼15㎛의 깊이를 갖는 것을 특징으로 하는 반도체장치.
  16. 제 15 항에 있어서,
    상기 절연막은 상기 오목부의 저면으로부터 1∼20㎛의 두께를 갖는 것을 특징으로 하는 반도체장치.
  17. 제 1 항에 있어서,
    상기 절연막의 오목부는 상기 배선 사이의 간격과 거의 같은 폭을 갖는 것을 특징으로 하는 반도체장치.
  18. 제 1 항에 있어서,
    상기 배선은 접속패드부를 갖고, 상기 반도체장치는 상기 접속패드부상에 형성된 기둥상전극과, 상기 배선상 및 상기 절연막상의 상기 기둥상전극 사이에 형성된 밀봉막을 추가로 갖는 것을 특징으로 하는 반도체장치.
  19. 제 18 항에 있어서,
    상기 절연막상 및 상기 밀봉막의 사이에 상기 기둥상전극 대응부에 개구부가 형성된 상층절연막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  20. 제 19 항에 있어서,
    상기 절연막과 상기 상층절연막은 주성분이 동일한 재료로 형성되어 있는 것을 특징으로 하는 반도체장치.
  21. 제 19 항에 있어서,
    상기 상층절연막은 상기 밀봉막과는 다른 재료로 형성되어 있는 것을 특징으로 하는 반도체장치.
  22. 상면에 복수의 접속패드가 설치된 반도체기판을 준비하는 단계;
    상기 각 접속패드에 대응하는 개구부가 형성되며, 상면 및 두께방향에 있어서 상기 상면으로부터 함몰한 위치에 저면을 갖는 동시에 상기 각 개구부와 연통하는 오목부를 갖는 절연막을 상기 반도체기판의 일면상에 형성하는 단계; 및,
    상기 절연막상에 있어서 상기 오목부내에만 상기 절연막의 개구부를 통하여 상기 접속패드에 접속되는 배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 상면에 복수의 접속패드가 설치된 반도체기판을 준비하는 단계;,
    상기 각 접속패드에 대응하는 개구부가 형성되며, 상기 각 개구부와 연통하는 상면 및 두께방향에 있어서 상기 상면으로부터 함몰한 위치에 저면을 갖는 오목부를 갖는 절연막을 상기 반도체기판의 일면상에 형성하는 단계; 및,
    상기 절연막상에 있어서 상기 상면상에만 상기 절연막의 개구부를 통하여 상기 접속패드에 접속되는 배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 22 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 오목부를 상기 배선의 두께와 거의 같던지 그것보다 깊게 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 22 항 또는 제 23 항 중 어느 한 항에 있어서,
    상기 배선에 접속패드부를 형성하고, 상기 배선의 접속패드부상에 기둥상전극을 형성하며, 상기 배선을 포함하는 상기 절연막의 상면의 상기 기둥상전극 사이에 밀봉막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 기둥상전극의 상면에 땜납볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 25 항에 있어서,
    상기 절연막과 상기 밀봉막의 사이에 상기 기둥상전극 대응부에 개구부가 형성된 상층절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 25 항에 있어서,
    상기 기둥상전극을 상기 밀봉막의 상면으로부터 돌출하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 기둥상전극은 하부 기둥상전극과 상부 기둥상전극을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 25 항에 있어서,
    상기 절연막상에 상기 배선에 접속된 접속선을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제 30 항에 있어서,
    전해도금에 의해 상기 하부기둥상전극을 상기 밀봉막과 면일치로 형성하고, 상기 접속선을 도금전류로로 하여 전해도금에 의해 상기 하부 기둥상전극상에 상부 기둥상전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제 22 항에 있어서,
    상기 배선을 상기 절연막의 상면상에 형성한 후, 상기 절연막에 상기 오목부를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  33. 제 32 항에 있어서,
    상기 오목부는 상기 배선을 마스크로 하여 에칭에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  34. 삭제
  35. 삭제
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