KR100419539B1 - 열 디코더에 의해 선택되는 플레이트 라인을 가진 집적강유전성 메모리 - Google Patents

열 디코더에 의해 선택되는 플레이트 라인을 가진 집적강유전성 메모리 Download PDF

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Abstract

본 발명은 비트라인(BL)에 대해 평행으로 배치된 플레이트 라인(PL)을 포함하는 집적 메모리에 관한 것이다. 각각 하나의 플레이트 라인(PL) 및 적어도 하나의 비트라인(BL)이 동일한 메모리 셀(MC)에 연결된다. 열 디코더(CDEC)는 인접한 열 어드레스(CADR)에 따라 상기 플레이트 라인(PL) 중 하나를 선택하는데 사용된다.

Description

열 디코더에 의해 선택되는 플레이트 라인을 가진 집적 강유전성 메모리{INTEGRATED FERROELECTRIC MEMORY WHOSE PLATE LINES ARE SELECTED BY A COLUMN DECODER}
US 5,592,410 A에는 FRAM 내지는 FeRAM(Ferroelectric Random Access Memory) 형태의 강유전성 메모리가 기술되어있다. 상기 강유전성 메모리의 메모리 셀들은 선택 트랜지스터 및 메모리 커패시터를 포함하고 있다. 메모리 커패시터는 저장된 논리 상태에 따라 상이한 분극 상태를 취할 수 있는 강유전체를 포함하고 있다. 분극 상태는 메모리 커패시터의 커패시턴스에 영향을 미친다. 각각의 메모리 커패시터의 한 전극이 관련 선택 트랜지스터를 통해 메모리의 비트라인에 연결된다. 선택 트랜지스터의 제어 단자는 메모리의 워드라인에 연결된다. 메모리 커패시터의 제 2 전극이 플레이트 라인에 연결된다. 판독 액세스동안 상기 선택 트랜지스터가 도통되고, 플레이트 라인의 전위가 낮은 전위에서 높은 전위로 맥동된다. 이어서 메모리 셀에 연결된 비트라인에서의 전위 변동이 평가된다. 상기 평가는 분극에 따른 메모리 커패시터의 커패시턴스의 척도이며, 따라서 각각의 저장된 논리 상태를 측정하는데 사용된다.
US 5,592,410 A에서는 워드라인이 비트라인에 대해 수직으로 연장되고, 플레이트 라인이 상기 워드라인에 대해 평행하게 연장된다. 각각의 플레이트 라인은 관련 워드라인도 연결되는, 워드 디코더의 출력부에 연결된다. 워드라인 중 하나가 활성화되면 관련 플레이트 라인도 항상 동시에 활성화된다. 이로써 각각 활성화된 워드라인을 통해 선택된 모든 메모리 셀이 그에 연결된 플레이트 라인에서 맥동된 신호에 의해 관련 비트라인에서의 전위에 영향을 미치게 된다.
본 발명은 플레이트 라인에 연결된 메모리 셀을 갖는 집적 메모리에 관한 것이다.
도면은 1-트랜지스터/1-커패시터 타입의 메모리 셀(MC)을 갖는 FRAM을 나타낸다.
본 발명의 목적은 플레이트 라인에 연결된 메모리 커패시터를 갖춘 메모리 셀을 포함하는 집적 메모리를 제공하는 것이다. 상기 집적 메모리의 경우 워드라인의 활성화시 상기 워드라인과 교차되는 비트라인의 일부에서의 전위만이 플레이트 라인에서의 맥동된 신호에 의해 영향을 받게 된다.
상기 목적은 청구항 제 1항에 따른 집적 메모리에 의해 달성된다. 본 발명의 바람직한 실시예 및 개선예들은 종속항에 제시되어있다.
본 발명에 따라 메모리 셀의 메모리 커패시터에 연결된 플레이트 라인이 비트라인에 대해 평행하게 배치된다. 각각 하나의 플레이트 라인 및 적어도 하나의 비트라인이 동일한 메모리 셀에 연결된다. 열 디코더는 인접한 열 어드레스에 따라 플레이트 라인들 중 하나를 선택하는데 사용된다.
또한 US 5,592,410 A에서는 플레이트 라인이 워드라인에 대해 평행하게 연장하고, 워드라인 디코더의 출력부에 연결되는 반면, 본 발명에서는 플레이트 라인이비트라인에 대해 평행하게 연장하며, 열 디코더에 의해 제어된다. 각각의 플레이트 라인이 관련 비트라인의 메모리 셀에 연결됨에 따라, 각각의 메모리 액세스에 필요한 비트라인과 관련된 메모리 셀만 플레이트 라인의 맥동 신호와 연관된다. 그러므로 데이터 전송에 직접적으로 필요한 비트라인의 전위만 관련 플레이트 라인에서의 맥동 신호에 의해 영향을 받게 된다.
본 발명의 개선예에서는 집적 메모리가 비트라인으로부터 메모리 외부로의 데이터 전송을 제어하기 위한 제어 유닛들을 포함하며, 상기 제어 유닛들은 플레이트 라인들 중 하나를 통해 각각 열 디코더의 출력부에 연결되는 각각 하나의 제어 입력부를 갖는다.
상기 개선예에서 플레이트 라인은 열 디코더로부터 제어 유닛으로 제어 신호를 전송하는데에도 사용된다.
상기 제어 신호는 제 1 실시예에 따르면 예컨대 제 1 스위칭 소자이며, 상기 제 1 스위칭 소자를 통해 비트라인이 판독 증폭기에 연결된다. 제 2 실시예에 따르면 상기 제어 유닛은, 각각 판독 증폭기 중 하나에 할당되어 각 판독 증폭기의 활성화를 위해 사용되는 활성 유닛이다. 제 3 실시예에 따르면 상기 제어 유닛은 제 2 스위칭 소자이고, 상기 제 2 스위칭 소자를 통해 판독 증폭기가 데이터 라인에 연결되며, 상기 데이터 라인은 메모리 셀로부터 판독되어 판독 증폭기에 의해 증폭된 데이터를 전송하는데 사용된다.
본 발명은 도면에 도시된 실시예에 따라 하기에 설명된다.
도면은 1-트랜지스터/1-커패시터 타입의 메모리 셀(MC)을 갖는 FRAM을 나타낸다. 메모리 셀(MC)은 비트라인(BL)과 워드라인(WL)의 교차점에 배치된다. 비트라인(BL) 및 워드라인(WL)은 서로에 대해 수직으로 연장된다. 메모리는 비트라인(BL)에 대해 평행하게 배치된 다수의 플레이트 라인(PL)을 포함한다. 비트라인들은 비트라인 쌍에 포함된다. 도면에는 각각의 비트라인 쌍의 각각 하나의 비트라인(BL)만 간단하게 도시되어있다. 실제로는 비트라인(BL) 중 하나가 선택될 때 메모리 셀(MC) 중 하나로의 판독 액세스시 관련 기준 신호를 공급하는 상보 비트라인도 항상 동시에 선택된다.
도면에는 하나의 메모리 셀(MC)이 확대 도시되어있다. 상기 메모리 셀은 하나의 선택 트랜지스터(TM) 및 하나의 메모리 커패시터(CM)를 갖는다. 메모리 커패시터(CM)는 하나의 강유전체를 포함하고 있다. 상기 메모리 커패시터(CM)의 한 쪽 전극은 선택 트랜지스터(TM)를 통해 관련 비트라인(BL)에 연결된다. 다른 쪽 전극은 플레이트 라인(PL) 중 하나에 연결된다. 상기 선택 트랜지스터(TM)의 게이트가 워드라인(WL) 중 하나에 연결된다.
비트라인들(BL)은 각각의 제 1 n-채널-트랜지스터(T1)를 통해 관련 차동 판독 증폭기(SA)에 연결된다. 도면에는 총 4 개의 판독 증폭기(SA)가 도시되어있으며, 상기 판독 증폭기에는 각각 4 개의 비트라인 쌍(BL)이 할당된다. 각각의 판독증폭기(SA)는 2 개의 제 2 트랜지스터(T2)를 통해 한 쌍의 데이터 라인(DLi)에 연결된다. 기록 액세스시 데이터가 상기 데이터 라인(DLi)을 통해 판독 증폭기(SA)로 전송되고, 상기 판독 증폭기로부터 다시 비트라인(BL)을 통해 메모리 셀(MC)로 전송된다. 판독 액세스의 경우에는 데이터 전송이 반대 방향으로 이루어지고, 이 때 판독시 각각의 비트라인 쌍에서 설정되는 차동 신호를 증폭시키기 위해 판독 증폭기가 사용된다.
비트라인 쌍(BL) 중 각각 4개가 각각 하나의 열(CLi)에 통합된다. 도면에는 총 4 개의 열(CLi)이 도시되어있다. 메모리 셀(MC)로의 액세스시에는 상기 열들(CLi) 중 각각 하나만 선택됨으로써, 예컨대 판독 액세스시 판독 증폭기(SA)는 상기 열(CLi)로부터 전달된 데이터를 증폭시키는 데에만 사용된다.
워드라인들은 행 어드레스(RADR)가 전송될 수 있는 행 디코더(RDEC)의 출력부에 연결된다. 상기 행 디코더(RDEC)는 각각 인접한 행 어드레스(RADR)에 따라 워드라인들(WL) 중 하나를 선택한다.
각각의 비트라인 쌍(BL)에는 플레이트 라인(PL) 중 하나가 할당된다. 도면에는 플레이트 라인(PL)이 파선으로 도시되어있다. 각 열(CLi)의 4 개의 플레이트 라인(PL)은 서로 전기적으로 연결된다. 이들은 각각 하나의 열 선택 라인(CSLi)을 통해 열 디코더(CDEC)의 출력부에 연결된다. 상기 열 디코더(CDEC)에는 열 어드레스(CADR)가 전송될 수 있다. 전송된 열 어드레스(CADR)에 따라 상기 열 디코더(CDEC)가 열 선택 라인들(CSLi) 중 하나를 선택한다. 선택된 상기 열 라인(CSLi)에서는 열 디코더(CDEC)가 각각의 열 선택 라인(CSLi)에 연결된 플레이트 라인(PL)을 위해 메모리 셀로의 판독 액세스 또는 기록 액세스를 위해 필요한 맥동 신호를 발생시킨다. 맥동된 신호는 예컨대 US 5,592,410 A에 도시된 파형을 가질 수 있다.
각 열(CLi)의 4 개의 플레이트 라인(PL)의, 열 디코더의 반대쪽을 향하는 단부들은 각각의 열(CLi)에 할당된 제 1 트랜지스터(T1)의 제어 단자에 연결된다. OR-게이트(OR)의 출력부가 제 1 AND-게이트(AND1)의 제 1 입력부에 연결되고, 상기 제 1 AND-게이트(AND1)의 출력부는 각각의 판독 증폭기(SA)의 활성 유닛(AKT)에 연결된다. 제 1 AND-게이트(AND1)의 제 2 입력부는 활성 라인(CSA)에 연결된다. 상기 활성 유닛(AKT)은 각각의 판독 증폭기(SA)에 높은 레벨이 전송되는 경우, 이들을 활성화하는 역할을 한다. 이 경우 활성 신호(CSA)뿐만 아니라 OR-게이트(OR)의 출력부도 높은 레벨을 갖게 된다.
또한 OR-게이트(OR)의 출력부는 제 2 AND-게이트(AND2)의 제 1 입력부에 연결되고, 상기 제 2 AND-게이트(AND2)의 출력부는 제 2 트랜지스터(T2)의 제어 단자에 연결된다. 상기 제 2 AND-게이트(AND2)의의 제 2 입력부는 선택 라인(DLS)에 연결된다. 선택 신호(DLS)뿐만 아니라 OR-게이트(OR)의 출력 신호도 높은 레벨을 갖는 경우, 상기 제 2 트랜지스터(T2)는 제 2 AND-게이트(AND2)에 의해 도통된다.
플레이트 라인(PL)은 선택되지 않은 상태에서는 낮은 레벨을 갖는다. 열들(CLi) 중 하나의 메모리 셀(MC)로의 판독 액세스시 열 디코더(CDEC)가 그에 인접하는 열 어드레스(CADR)에 따라 관련 열 선택 라인(CSLi)을 선택한다. 상기 열 디코더(CDEC)는 상기 열 선택 라인(CSLi)을 통해 판독에 필요한 맥동 신호를 선택된 열(CLi)의 4 개의 플레이트 라인(PL)으로 전송한다. 상기 맥동 신호에 의해 한 편으로는 상기 열(CLi)에 할당된 8 개의 제 1 트랜지스터(T1)가 도통된다. 동시에 OR-게이트(OR)의 출력부에도 맥동 신호가 발생한다. 활성 라인(CSA) 및 선택 라인(DLS)은 높은 레벨을 취한다. 따라서 4 개의 판독 증폭기(SA)가 예컨대 집적 회로의 공급 전위에 연결됨으로써, 제 1 AND-게이트(AND1) 및 그의 활성 유닛(AKT)을 통해 OR-게이트(OR)의 출력 신호에 의해 활성화된다. 상기 OR-게이트(OR)의 출력 신호는 제 2 AND-게이트(AND2)를 통해 제 2 트랜지스터(T2)의 제어 단자에도 전송되기 때문에, 상기 제 2 트랜지스터(T2)도 맥동 신호의 클럭에 맞추어 도통된다.
상기 실시예에서는 열 디코더(CDEC)가 플레이트 라인(PL)의 선택뿐만 아니라 열(CLi) 중 하나의 제 1 트랜지스터(T1), 4 개의 판독 증폭기(SA) 및 그에 연결된 8 개의 제 2 트랜지스터(T2)의 활성화에도 사용된다. 본 발명의 다른 실시예에서는 언급한 상기 3 개의 요소 중 1 개 또는 2 개만 플레이트 라인(PL)을 통해 열 디코더(CDEC)에 연결될 수도 있다.
상기 실시예에서는 4 개의 상이한 열(CLi)에 전달된 데이터를 증폭시키기 위해 판독 증폭기(SA)가 다중으로 사용된다. 또한 상기 판독 증폭기(SA)는 열 (CLi) 중 하나만 열 디코더(CDEC)에 의해 선택될 때마다 매번 활성화되어야 한다.
도면에는 더 큰 메모리의 단면만 도시되어있으며, 상기 메모리는 관련 제 1 트랜지스터(T1), 제 2 트랜지스터(T2) 및 그에 연결된 메모리 셀(MC)을 가진 각각 4 개의 판독 증폭기(SA)로 이루어진 다수의 그룹을 포함한다. 상기 모든 그룹들은 그의 8 개의 제 2 트랜지스터(T2)를 통해 동일한 4 개의 데이터 라인 쌍(DLi)에 연결된다. 물론 열 디코더(CDEC)에 의해서는 판독 증폭기 그룹 중 하나에서 각각 하나의 열(CLi)만 선택되기 때문에, 판독 액세스시 선택된 상기 열(CLi)로부터만 관련 판독 증폭기(SA)를 통해 4 개의 데이터 비트가 데이터 라인 쌍(DLi)으로 전송된다. 또한 각각의 열(CLi)에 상이한 열 어드레스(CADR)가 할당되는 반면, 활성 라인(CSA) 및 선택 라인(DLS)은 모든 판독 증폭기 그룹에 있어서 공통적이다.

Claims (7)

  1. - 비트라인(BL)과 워드라인(WL)의 교차점에 배치되고, 각각 적어도 하나의 선택 트랜지스터(TM) 및 메모리 커패시터(CM)를 갖는 메모리 셀(MC)을 포함하고,
    - 상기 선택 트랜지스터(TM)의 제어 단자가 상기 워드라인(WL) 중 하나에 연결되며, 각각의 선택 트랜지스터는 관련 메모리 커패시터(CM)의 한 쪽 전극을 상기 비트라인(BL) 중 하나에 연결하고,
    - 상기 메모리 커패시터(CM)의, 각각의 선택 트랜지스터(TM)의 반대쪽에 놓인 전극에 연결되는, 맥동 신호의 전달을 위한 플레이트 라인(PL)을 포함하며,
    - 워드라인(WL)의 어드레싱을 위한 행 디코더(REDEC) 및
    - 열 디코더(CDEC)를 포함하고,
    - 상기 플레이트 라인(PL)은 비트라인(BL)에 대해 평행하게 배치되며,
    - 상기 플레이트 라인(PL) 중 각각 하나 및 적어도 하나의 비트라인(BL)이 동일한 메모리 셀(MC)에 연결되고,
    - 상기 열 디코더(CDEC)는 인접한 열 어드레스(CADR)에 따라 적어도 하나의 플레이트 라인(PL)을 선택하기 위해 사용되며,
    - 메모리 셀(MC)로부터 판독된 데이터를 증폭시키기 위한 판독 증폭기(SA)가 각각 적어도 하나의 비트라인(BL)에 연결되고,
    - 제어 유닛(T1, T2, AKT)은 제 1 및 제 2 스위칭 소자(T1)로서, 상기 판독 증폭기(SA)에 입력 신호를 전달하거나, 상기 판독 증폭기(SA)의 출력 신호를 전달하거나, 또는 상기 판독 증폭기(SA)를 동작시키는 집적 메모리에 있어서,
    - 상기 집적 메모리의 판독 증폭기(SA)가 각각 적어도 2 개의 비트라인(BL)에 연결되고, 상기 비트라인에는 상이한 열 어드레스(CADR)가 할당되며, 상기 판독 증폭기(SA)는 각각 하나의 제 1 스위칭 소자(T1)를 통해 비트라인들(BL) 중 하나에 연결되고,
    - 상기 각각의 제 1 스위칭 소자(T1)의 제어 단자가 상기 열 디코더(CDEC)에 연결되며,
    - 상기 메모리 셀(MC)로부터 판독되어 판독 증폭기(SA)에 의해 증폭된 데이터를 전송하기 위한 데이터 라인(DLi)이 상기 제 2 스위칭 소자(T2)를 통해 상기 판독 증폭기(SA)에 연결되고,
    - 상기 각각의 판독 증폭기(SA)에 연결된 비트라인(BL)에 할당되는 플레이트 라인(PL)이 OR-게이트(OR)를 통해 상기 각 판독 증폭기(SA)에 연결된 제 2 스위칭 소자(T2)의 제어 단자에 연결되는 것을 특징으로 하는 집적 메모리.
  2. 제 1항에 있어서,
    - 상기 각각의 제 1 스위칭 소자(T1)의 제어 단자가 상기 각각의 제 1 스위칭 소자(T1)에 연결된 비트라인(BL)에 할당된 플레이트 라인(PL)을 통해 열 디코더(CDEC)의 출력부들 중 하나에 연결되는 것을 특징으로 하는 집적 메모리.
  3. 제 1항 또는 2항에 있어서,
    - 상기 제어 유닛은, 각각 하나의 판독 증폭기(SA)에 할당되고 상기 각 판독 증폭기(SA)의 활성을 위한 활성 입력부를 갖는 활성 유닛들(AKT)을 포함하며,
    - 상기 각각의 판독 증폭기(SA)의 활성 유닛(AKT)의 활성 입력부는 각각의 판독 증폭기에 연결된 비트라인(BL)에 할당되는 플레이트 라인(PL)을 통해 열 디코더(CDEC)의 출력부들 중 하나에 연결되는 것을 특징으로 하는 집적 메모리.
  4. 제 3항에 있어서,
    - 상기 각각의 판독 증폭기(SA)에 연결된 비트라인(BL)에 할당되는 플레이트 라인(PL)이 OR-게이트(OR)를 통해 상기 각 판독 증폭기(SA)의 활성 입력부에 연결되는 것을 특징으로 하는 집적 메모리.
  5. 제 1항 또는 2항에 있어서,
    - 상기 제어 유닛이 제 2 스위칭 소자(T2)이고,
    - 상기 각각의 제 2 스위칭 소자(T2)의 제어 단자가 상기 각각의 판독 증폭기(SA)에 연결된 비트라인(BL)에 할당된 플레이트 라인(PL)을 통해 열 디코더(CDEC)의 출력부들 중 하나에 연결되는 것을 특징으로 하는 집적 메모리.
  6. 제 1항 또는 2항에 있어서,
    상기 집적 메모리가 강유전체를 갖는 메모리 커패시터(CM)를 포함하는 강유전성 메모리인 것을 특징으로 하는 집적 메모리.
  7. 삭제
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6920059B2 (en) * 2002-11-29 2005-07-19 Infineon Technologies Aktiengesellschaft Reducing effects of noise coupling in integrated circuits with memory arrays
DE102004050037B4 (de) * 2003-10-09 2015-01-08 Samsung Electronics Co., Ltd. Speicherbauelement, Speichersystem und Betriebsmodussetzverfahren
DE602006004396D1 (de) * 2005-05-18 2009-02-05 St Microelectronics Sa EEPROM-Speicherarchitektur
JP4191217B2 (ja) * 2006-09-20 2008-12-03 エルピーダメモリ株式会社 半導体装置
FR2972838B1 (fr) * 2011-03-18 2013-04-12 Soitec Silicon On Insulator Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local
CN111696602A (zh) * 2020-05-22 2020-09-22 珠海拍字节信息科技有限公司 铁电存储器及其操作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
US5400275A (en) * 1990-06-08 1995-03-21 Kabushiki Kaisha Toshiba Semiconductor memory device using ferroelectric capacitor and having only one sense amplifier selected
US5592410A (en) * 1995-04-10 1997-01-07 Ramtron International Corporation Circuit and method for reducing a compensation of a ferroelectric capacitor by multiple pulsing of the plate line following a write operation
KR100306823B1 (ko) * 1997-06-02 2001-11-30 윤종용 강유전체메모리셀들을구비한불휘발성메모리장치
JPH11273360A (ja) * 1998-03-17 1999-10-08 Toshiba Corp 強誘電体記憶装置
US5963466A (en) * 1998-04-13 1999-10-05 Radiant Technologies, Inc. Ferroelectric memory having a common plate electrode
US6147895A (en) * 1999-06-04 2000-11-14 Celis Semiconductor Corporation Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same
JP3319437B2 (ja) * 1999-06-04 2002-09-03 ソニー株式会社 強誘電体メモリおよびそのアクセス方法

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Publication number Publication date
US20020054501A1 (en) 2002-05-09
CN1156850C (zh) 2004-07-07
JP2002541609A (ja) 2002-12-03
EP1166276A1 (de) 2002-01-02
DE19915081C2 (de) 2001-10-18
CN1346494A (zh) 2002-04-24
DE50000874D1 (de) 2003-01-16
US6430080B1 (en) 2002-08-06
DE19915081A1 (de) 2000-10-12
WO2000060602A1 (de) 2000-10-12
KR20020012164A (ko) 2002-02-15
EP1166276B1 (de) 2002-12-04

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