EP1149382A1 - Integrierter speicher und entsprechendes betriebsverfahren - Google Patents

Integrierter speicher und entsprechendes betriebsverfahren

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EP1149382A1
EP1149382A1 EP00907443A EP00907443A EP1149382A1 EP 1149382 A1 EP1149382 A1 EP 1149382A1 EP 00907443 A EP00907443 A EP 00907443A EP 00907443 A EP00907443 A EP 00907443A EP 1149382 A1 EP1149382 A1 EP 1149382A1
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EP
European Patent Office
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memory cells
bit lines
sense amplifier
bli
memory
Prior art date
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Ceased
Application number
EP00907443A
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English (en)
French (fr)
Inventor
Heinz Hönigschmid
Georg Braun
Zoltan Manyoki
Thomas Böhm
Thomas RÖHR
Stefan Lammers
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Definitions

  • the invention relates to an integrated memory with SpeI ⁇ cherzellen which are arranged at crossover points of word lines and bit lines, and a differential sense amplifier.
  • the invention is based on the object of specifying an integrated memory in which the data to be read out are amplified by means of a differential sense amplifier and which has a space-saving structure.
  • the differential sense amplifier is connected to three of the bit lines via a multiplexer and, depending on its control, the multiplexer electrically connects a differential input of the read amplifier to any two of the three bit lines connected to it.
  • the sense amplifier in the memory according to the invention is not always used with the same ben bit line pair connected. Rather, there are three un ⁇ differently combined bit line pairs, each having a different combination of any two of the three bit lines.
  • the integrated memory has a first type of word lines which have memory cells at points of intersection with the first and second bit lines, and a second type of word lines which have memory cells at points of intersection with the first and third bit lines , and a third type of word lines which have memory cells at points of intersection with the second and third bit lines.
  • the operating method according to the invention is suitable for operating this development of the integrated memory. Accordingly, in each case complementary data are stored in the two memory cells connected to the same word line and read out again, and during a read or write access, the two bit lines connected to these two memory cells are electrically connected to the differential input of the sense amplifier via the multiplexer. In the case of a write or read access, the two memory cells, which are arranged at the crossing points with two of the three bit lines, are selected via the associated word line and connected to the associated bit lines. The two relevant bit lines are connected to the sense amplifier via the multiplexer, so that data are written into both memory cells at the same time during writing and data are read out simultaneously from both memory cells during reading.
  • the sense amplifier Since the sense amplifier operates differentially, it generates complementary signals in the event of a write access on the two bit lines electrically connected to it, so that complementary signals are also written into the two memory cells assigned to the same word line. When these memory cells are read, they are complementary to one another. data read out again and amplified by the sense amplifier.
  • FIG. 1 shows a section of an integrated memory according to the invention
  • FIG. 2 shows a signal table for the exemplary embodiment from FIG. 1,
  • Figure 3 shows a memory cell of the memory of Figure 1
  • Figure 4 shows a larger section of the memory shown in Figure 1.
  • FIG. 1 shows an integrated memory according to the invention in the form of a DRAM. This points in the intersection of
  • Word lines WLi and bit lines BLi memory cells MC are of the type shown in FIG. 3. These are 1-transistor 1-capacitor memory cells with a storage capacitor C, one electrode of which is connected to a reference potential and the other electrode of which is connected to the associated bit line BLi via a selection transistor T. A control terminal of the selection transistor T is connected to the associated word line WLi.
  • the memory cells MC are shown by thicker points in the crossing points of the word and bit lines.
  • three bit lines BLi are connected via a multiplexer MUX to the differential input of a differential sense amplifier SA.
  • the sense amplifier SA is constructed as usual with DRAMs and is therefore not shown in detail.
  • the upper connection of the sense amplifier SA is via a first transistor T1 and a second one arranged in parallel therewith Transistor T2 connected to the first bit line BLI.
  • the upper connection of the sense amplifier SA is connected to the second bit line BL2 via a third transistor T3.
  • the lower connection of the sense amplifier SA is also connected to the second bit line BL2 via a fourth transistor T4.
  • the lower connection is connected to the third bit line BL3 via a fifth transistor T5 and a sixth transistor T6 arranged parallel to this.
  • the transistors T1 to T6 are each n-channel transistors. They are part of the MUX multiplexer.
  • the gates of the first transistor T1 and the sixth transistor T6 have a first control input MUXO
  • the gates of the third transistor T3 and the fifth transistor T5 have a second control input MUX1
  • the gates of the second transistor T2 and the fourth transistor T4 have one third control input MUX2 connected.
  • FIG. 2 shows a signal table which serves to explain the mode of operation of the memory from FIG. 1.
  • the word line WLO is selected by a word line decoder (not shown in FIG. 1) and brought to a high potential
  • the two memory cells MC connected to the word line WLO are connected to the associated bit lines BLI and BL3.
  • the other two word lines WLI and WL2 are left at a low potential.
  • the first control input MUXO is brought to a high potential, so that the first bit line BLI is connected to the upper terminal via the first transistor T1 and the third bit line BL3 is connected to the lower terminal of the sense amplifier SA via the sixth transistor T6.
  • the read amplifier SA amplifies the determined signal difference and delivers the corresponding amplified difference signal to the outside of the memory (not shown in FIG. 1). Only one of the control inputs MUXi is active at the same time, so that the previously second case, the second MUX1 and third MUX2 control inputs have low potential and the transistors T2, T3, T4 and T5 remain blocked. Analogous to the just described Le sezugriff ⁇ takes place during a write access in the reverse direction of transmission of a differential signal from the sense amplifier SA stronger to the two bit lines BLI, BL3. Data that are complementary to one another are thus written into the two memory cells MC that belong together. This data can be read out again during a later read access.
  • two memory cells MC are used to store common information.
  • the two associated memory cells MC which are connected to the same word line WLi, could also be understood as a single 2-transistor-2-capacitor memory cell.
  • the six memory cells MC shown in FIG. 1 form three of these 2-transistor 2-capacitor memory rows.
  • Figure 4 shows a larger section of the Darge in Figure 1 ⁇ set memory having six bit lines BLi and six word lines WLi.
  • the memory cells MC are as drawn lines as points in the intersections of the word and bit ⁇ derum.
  • Three of the bit lines BLi are each connected to a sense amplifier SAi via a multiplexer MUX.
  • the section shown in FIG. 4 results from joining together two sections of the memory according to FIG. 1.
  • the two multiplexers MUX are constructed identically. Their transistors T1 to T6 are connected to the same control inputs MUXO to MUX2. It can be seen that the distribution of the memory cells MC on the word and bit lines is regular.
  • two memory rows MC are always arranged directly adjacent to one another, which is followed by a crossing point between the word and bit lines, at which there is no memory cell MC, whereupon again two memory cells MC follow and so on .
  • the word lines WLO and WL3, the word lines WLI and WL4 and the word lines WL2 and WL5 each form word lines of different types, in which the memory cells are each arranged at crossing points with the same bit lines BLi.
  • the first control input MUXO When one of the word lines WLO, WL3 of the first type is activated, the first control input MUXO must be brought to a high potential, while in the case of the word lines of the other types a different one of the control inputs MUXi must be brought to a high potential. This can be seen from FIG. 2 already explained.

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Abstract

Der integrierte Speicher weist einen differentiellen Leseverstärker (SA) auf, der über einen Multiplexer (MUX) mit drei Bitleitungen (BLi) verbunden ist. Der Multiplexer (MUX) verbindet in Abhängigkeit seiner Ansteuerung einen Differenzeingang des Leseverstärkers (SA) elektrisch mit jeweils zwei beliebigen der drei mit ihm verbundenen Bitleitungen (BLi).

Description

Beschreibung
Integrierter Speicher und entsprechendes Betriebsverfahren
Die Erfindung betrifft einen integrierten Speicher mit Spei¬ cherzellen, die in Kreuzungspunkten von Wortleitungen und Bitleitungen angeordnet sind, und mit einem differentiellen Leseverstärker.
Ein integrierter Speicher in Form eines DRAMs ist aus Betty Prince: "Semiconductor Memories", John Wiley & Sons, West Sussex, 2. Auflage 1996, Kapitel 5.8.5 und Figur 5.14 beschrieben. Dort ist ein Paar von Bitleitungen mit einem differentiellen Leseverstärker verbunden. Dies ist eine für DRAMs typische Anordnung. Aus demselben Buch, Figur 6.54 (e) ist es auch bekannt, die Speicherzellen eines DRAMs in den Kreuzungspunkten einer Wortleitung mit beiden Bitleitungen eines Bitleitungspaares, das mit demselben Leseverst rker verbunden ist, anzuordnen.
Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher anzugeben, bei dem auszulesende Daten mittels eines differentiellen Leseverstärkers verstärkt werden und der einen platzsparenden Aufbau hat.
Diese Aufgabe wird mit einem integrierten Speicher gemäß Patentanspruch 1 gelöst.
Beim erfindungsgemäßen integrierten Speicher ist der diffe- rentielle Leseverstärker über einen Multiplexer mit drei der Bitleitungen verbunden und der Multiplexer verbindet in Abhängigkeit seiner Ansteuerung einen Differenzeingang des Leseverst rkers elektrisch mit jeweils zwei beliebigen der drei mit ihm verbundenen Bitleitungen.
Im Unterschied zum Stand der Technik wird der Leseverstärker beim erfindungsgemäßen Speicher also nicht immer mit demsel- ben Bitleitungspaar verbunden. Vielmehr ergeben sich drei un¬ terschiedlich kombinierte Bitleitungspaare, die jeweils eine andere Kombination von je zweien der drei Bitleitungen aufweisen.
Nach einer Weiterbildung der Erfindung weist der integrierte Speicher einen ersten Typ von Wortleitungen auf, die in Kreuzungspunkten mit der ersten und der zweiten Bitleitung Speicherzellen aufweisen, und einen zweiten Typ von Wortleitun- gen, die in Kreuzungspunkten mit der ersten und der dritten Bitleitung Speicherzellen aufweisen, sowie einen dritten Typ von Wortleitungen, die in Kreuzungspunkten mit der zweiten und der dritten Bitleitung Speicherzellen aufweisen.
Das erfindungsgemäße Betriebsverfahren eignet sich zum Betrieb dieser Weiterbildung des integrierten Speichers. Demnach werden jeweils komplementäre Daten in den zwei mit derselben Wortleitung verbundenen Speicherzellen gespeichert und wieder ausgelesen und bei einem Lese- beziehungsweise Schreibzugriff werden die mit diesen beiden Speicherzellen verbundenen zwei Bitleitungen über den Multiplexer elektrisch mit dem Differenzeingang des Leseverstärkers verbunden. Bei einem Schreib- beziehungsweise Lesezugriff werden also über die zugehörige Wortleitung die beiden Speicherzellen, die in den Kreuzungspunkten mit zwei der drei Bitleitungen angeordnet sind, selektiert und mit den zugehörigen Bitleitungen verbunden. Die beiden betreffenden Bitleitungen werden über den Multiplexer mit dem Leseverstärker verbunden, so daß bei einem Einschreiben gleichzeitig Daten in beide Speicherzellen eingeschrieben und bei einem Auslesen Daten gleichzeitig aus beiden Speicherzellen ausgelesen werden. Da der Leseverstärker differentiell arbeitet, erzeugt er bei einem Schreibzugriff auf den beiden mit ihm elektrisch verbundenen Bitleitungen jeweils komplementäre Signale, so daß auch ko plemen- täre Signale in die beiden derselben Wortleitung zugeordneten Speicherzellen eingeschrieben werden. Bei einem Lesezugriff auf diese Speicherzellen werden diese zueinander komplementä- ren Daten wieder ausgelesen und durch den Leseverstärker verstärkt.
Die Erfindung wird im folgenden anhand der Figuren näher er- läutert, die Ausführungsbeispiele der Erfindung zeigen. Es zeigen:
Figur 1 einen Ausschnitt eines erfindungsgemäßen integrierten Speichers,
Figur 2 eine Signaltabelle zum Ausführungsbeispiel aus Figur 1,
Figur 3 eine Speicherzelle des Speichers aus Figur 1 und
Figur 4 einen größeren Ausschnitt des in Figur 1 dargestellten Speichers.
Figur 1 zeigt einen erfindungsgemäßen integrierten Speicher in Form eines DRAMs. Dieser weist in Kreuzungspunkten von
Wortleitungen WLi und Bitleitungen BLi Speicherzellen MC auf. Die Speicherzellen MC sind vom in Figur 3 dargestellten Typ. Es handelt sich um 1-Transistor-l-Kondensator-Speicherzellen mit einem Speicherkondensator C, dessen eine Elektrode mit einem Bezugspotential und dessen andere Elektrode über eine Auswahltransistor T mit der zugehörigen Bitleitung BLi verbunden ist. Ein Steueranschluß des Auswahltransistors T ist mit der zugehörigen Wortleitung WLi verbunden.
In Figur 1 sind die Speicherzellen MC durch dickere Punkte in den Kreuzungspunkten der Wort- und Bitleitungen eingezeichnet. In Figur 1 sind drei Bitleitungen BLi über einen Multiplexer MUX mit dem Differenzeingang eines differentiellen Leseverstarkers SA verbunden. Der Leseverstärker SA ist wie bei DRAMs üblich aufgebaut und daher nicht näher dargestellt. Der obere Anschluß des Leseverstärkers SA ist über einen ersten Transistor Tl und einen dazu parallel angeordneten zweiten Transistor T2 mit der ersten Bitleitung BLI verbunden. Außerdem ist der obere Anschluß des Leseverstärkers SA über einen dritten Transistor T3 mit der zweiten Bitleitung BL2 verbunden. Der untere Anschluß des Leseverstärkers SA ist über ei- nen vierten Transistor T4 ebenfalls mit der zweiten Bitleitung BL2 verbunden. Außerdem ist der untere Anschluß über einen fünften Transistor T5 und einen zu diesem parallel angeordneten sechsten Transistor T6 mit der dritten Bitleitung BL3 verbunden. Die Transistoren Tl bis T6 sind jeweils n- Kanal-Transistoren. Sie sind Bestandteil des Multiplexers MUX. Die Gates des ersten Transistors Tl und des sechsten Transistors T6 sind mit einem ersten Steuereingang MUXO, die Gates des dritten Transistors T3 und des fünften Transistors T5 sind mit einem zweiten Steuereingang MUX1 und die Gates des zweiten Transistors T2 und des vierten Transistors T4 sind mit einem dritten Steuereingang MUX2 verbunden.
Figur 2 zeigt eine Signaltabelle, die der Erläuterung der Funktionsweise des Speichers aus Figur 1 dient. Wird bei- spielsweise die Wortleitung WLO durch einen in Figur 1 nicht dargestellten Wortleitungsdecoder ausgewählt und auf ein hohes Potential gebracht, werden die beiden mit der Wortleitung WLO verbundenen Speicherzellen MC mit den zugehörigen Bitleitungen BLI und BL3 verbunden. Gleichzeitig werden die beiden anderen Wortleitungen WLI und WL2 auf niedrigem Potential gelassen. Der erste Steuereingang MUXO wird auf ein hohes Potential gebracht, so daß die erste Bitleitung BLI über den ersten Transistor Tl mit dem oberen Anschluß und die dritte Bitleitung BL3 über den sechsten Transistor T6 mit dem unte- ren Anschluß des Leseverstärkers SA verbunden wird. Somit ist es möglich, von den Speicherkondensatoren der beiden selektierten Speicherzellen MC gespeicherte Daten zum Leseverstärker SA zu übertragen. Der Leseverstarker SA verstärkt die festgestellte Signaldifferenz und liefert das entsprechend verstärkte Differenzsignal nach außerhalb des Speichers (in Figur 1 nicht dargestellt) . Es ist gleichzeitig immer nur einer der Steuereingänge MUXi aktiv, so daß im zuvor geschil- derten Fall der zweite MUX1 und dritte MUX2 Steuereingang niedriges Potential aufweisen und die Transistoren T2, T3, T4 und T5 gesperrt bleiben. Analog zum soeben beschriebenen Le¬ sezugriff erfolgt bei einem Schreibzugriff in umgekehrter Richtung eine Übertragung eines Differenzsignals vom Leseverst rker SA zu den beiden Bitleitungen BLI, BL3. Somit werden zueinander komplementäre Daten in die beiden zusammengehörenden Speicherzellen MC geschrieben. Diese Daten können bei einem späteren Lesezugriff wieder ausgelesen werden.
Beim in Figur 1 dargestellten Speicher dienen also jeweils zwei Speicherzellen MC zum Speichern einer gemeinsamen Information. Anders ausgedrückt könnte man die beiden zusammengehörenden Speicherzellen MC, die mit derselben Wortleitung WLi verbunden sind, auch als eine einzelne 2-Transistor-2-Konden- sator-Speicherzelle auffassen. Die sechs in Figur 1 eingezeichneten Speicherzellen MC bilden drei dieser 2-Transistor- 2-Kondensator-SpeicherZeilen.
Während bei herkömmlichen DRAMs die Zuordnung zweier Bitleitungen zu einem gemeinsamen Bitleitungspaar, das mit einem ihnen zugeordneten Leseverstärker verbunden ist, fest ist, werden beim in Figur 1 dargestellten Speicher je nach Ansteuerung des Multiplexers MUX immer unterschiedliche Kombi- nationen von je zwei der drei Bitleitungen BLI bis BL3 mit dem Differenzeingang des Leseverstärkers SA verbunden. Hierdurch wird erreicht, daß statt der üblichen zwei Bitleitungen nunmehr drei Bitleitungen dem selben Leseverstärker zugeordnet werden können. Hieraus ergibt sich der Vorteil, daß für die Realisierung des Leseverstärkers SA, dessen Abmessungen günstigerweise an die von den Bitleitungen benötigte Fläche anzupassen sind, eine größere Fläche zur Verfügung steht. Die Anzahl der Leseverstärker ist bei einer vorgegebenen Anzahl von Bitleitungen nämlich geringer, als wenn für jeweils zwei Bitleitungen ein eigener Leseverstärker vorgesehen werden müßte. Figur 4 zeigt einen größeren Ausschnitt des in Figur 1 darge¬ stellten Speichers, der sechs Bitleitungen BLi und sechs Wortleitungen WLi aufweist. Die Speicherzellen MC sind wie¬ derum als Punkte in den Kreuzungspunkten der Wort- und Bit- leitungen eingezeichnet. Jeweils drei der Bitleitungen BLi sind über je einen Multiplexer MUX mit je einem Leseverstärker SAi verbunden. Der in Figur 4 dargestellte Ausschnitt ergibt sich durch Zusammenfügen von zwei Ausschnitten des Speichers gemäß Figur 1. Die beiden Multiplexer MUX sind iden- tisch aufgebaut. Ihre Transistoren Tl bis T6 sind mit den gleichen Steuereingängen MUXO bis MUX2 verbunden. Es ist zu erkennen, daß die Verteilung der Speicherzellen MC auf den Wort- und Bitleitungen regelmäßig ist. Sowohl in Wort- als auch in Bitleitungsrichtung sind immer jeweils zwei Speicher- Zeilen MC direkt einander benachbart angeordnet, woran sich ein Kreuzungspunkt zwischen den Wort- und Bitleitungen anschließt, an dem sich keine Speicherzelle MC befindet, woraufhin wiederum zwei Speicherzellen MC folgen und so weiter.
Figur 4 ist zu entnehmen, daß die Wortleitungen WLO und WL3, die Wortleitungen WLI und WL4 und die Wortleitungen WL2 und WL5 jeweils Wortleitungen unterschiedlichen Typs bilden, bei denen die Speicherzellen jeweils in Kreuzungspunkten mit denselben Bitleitungen BLi angeordnet sind. Bei der Aktivierung einer der Wortleitungen WLO, WL3 des ersten Typs muß der erste Steuereingang MUXO auf ein hohes Potential gebracht werden, während bei den Wortleitungen der anderen Typen jeweils ein anderer der Steuereingänge MUXi auf ein hohes Potential gebracht werden muß. Dies ist der bereits erläuterten Figur 2 zu entnehmen.
Obwohl die Erfindung vorstehend anhand eines DRAMs beispielhaft erläutert worden ist, eignet sie sich auch zur Realisierung bei anderen Speicherarten, bei denen ein aus Speicher- zellen ausgelesenes Differenzsignal durch einen differentiellen Leseverstärker verstärkt wird. Dies ist beispielsweise auch bei FRAMs beziehungsweise FeRAMs der Fall, die ähnlich wie DRAMs aufgebaut sind, jedoch einen Speicherkondensator mit einem ferroelektrischen Dielektrikum aufweisen.

Claims

Patentansprüche
1. Integrierter Speicher
- mit Speicherzellen (MC) , die in Kreuzungspunkten von Wort- leitungen (WLi) und Bitleitungen (BLi) angeordnet sind,
- mit einem differentiellen Leseverstärker (SA) , der über einen Multiplexer (MUX) mit drei der Bitleitungen (BLi) verbunden ist,
- dessen Multiplexer (MUX) in Abhängigkeit seiner Ansteue- rung einen Differenzeingang des Leseverst rkers (SA) elek¬ trisch mit jeweils zwei beliebigen der drei mit ihm verbundenen Bitleitungen (BLi) verbindet.
2. Integrierter Speicher nach Anspruch 1, - mit einem ersten Typ von Wortleitungen (WLO, WL3), die in Kreuzungspunkten mit der ersten (BLI) und der dritten (BL3) Bitleitung Speicherzellen (MC) aufweisen,
- mit einem zweiten Typ von Wortleitungen (WLI, WL4), die in Kreuzungspunkten mit der zweiten (BL2) und der dritten (BL3) Bitleitung Speicherzellen (MC) aufweisen,
- und mit einem dritten Typ von Wortleitungen (WL2, WL5) , die in Kreuzungspunkten mit der ersten (BLI) und der zweiten (BL2) Bitleitung Speicherzellen (MC) aufweisen.
3. Betriebsverfahren für einen integrierten Speicher gemäß Anspruch 2,
- bei dem jeweils komplementäre Daten in den zwei mit derselben Wortleitung (WLi) verbundenen Speicherzellen (MC) gespeichert und wieder ausgelesen werden - und bei dem bei einem Lese- bzw. Schreibzugriff die mit diesen beiden Speicherzellen (MC) verbundenen zwei Bitleitungen (BLi) über den Multiplexer (MUX) elektrisch mit dem Differenzeingang des Leseverstärkers (SA) verbunden werden.
EP00907443A 1999-01-27 2000-01-25 Integrierter speicher und entsprechendes betriebsverfahren Ceased EP1149382A1 (de)

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