JP2002536774A - 集積メモリ及び相応の作動方法 - Google Patents

集積メモリ及び相応の作動方法

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JP2002536774A JP2000596570A JP2000596570A JP2002536774A JP 2002536774 A JP2002536774 A JP 2002536774A JP 2000596570 A JP2000596570 A JP 2000596570A JP 2000596570 A JP2000596570 A JP 2000596570A JP 2002536774 A JP2002536774 A JP 2002536774A
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ヘーニヒシュミット ハインツ
ブラウン ゲオルク
マンヨーキ ゾルタン
ベーム トーマス
レーア トーマス
ラマース シュテファン
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インフィネオン テクノロジース アクチエンゲゼルシャフト
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  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 集積メモリは差動型の読み出増幅器（ＳＡ）を有し、この読み出増幅器（ＳＡ）はマルチプレクサ（ＭＵＸ）を介してビット線（ＢＬｉ）のうちの３つに接続されている。マルチプレクサ（ＭＵＸ）はその制御に依存して、読み出増幅器（ＳＡ）の差動出入力側をマルチプレクサ（ＭＵＸ）に接続されたビット線（ＢＬｉ）のうちの３つのそれぞれ任意の２つに電気的に接続する。

Description

【発明の詳細な説明】
【０００１】 本発明は、ワード線とビット線の交点に配置されているメモリセルと差動型の
センスアンプとを備えた集積メモリに関する。
【０００２】 ＤＲＡＭの形式の集積メモリは、Betty Prince : "Semiconductor Memories",
John Wiley & Sons, West Sussex, 第２版 1996年、章5.8.5及び図5.14に記述
されている。そこではビット線の１つの組が差動型の１つのセンスアンプに接続
されている。これはＤＲＡＭ用の典型的な配置である。同じ本の図6.54(e)によ
り、ＤＲＡＭのメモリセルを、同一のセンスアンプに接続されているビット線の
組の両方のビット線とワード線の交点に配置することも公知である。
【０００３】 本発明の課題は、読み出すべきデータが差動型のセンスアンプを用いて増幅さ
れ、かつスペースをとらない構造の集積メモリを提供することである。
【０００４】 本発明によればこの課題は、請求項１記載の集積メモリでもって解決される。
【０００５】 本発明による集積メモリでは、差動型のセンスアンプは１つのマルチプレクサ
を介してビット線のうちの３つに接続されていて、そしてマルチプレクサはその
制御に依存して、センスアンプの差動入力側を、マルチプレクサに接続されたビ
ット線の３つのうちそれぞれ任意の２つに電気的に接続する。
【０００６】 従来の技術との違いにおいて、本発明によるメモリでのセンスアンプはすなわ
ち、常に同じビット線に接続されるのではない。むしろ、ビット線のうちの３つ
のそれぞれ２つのそれぞれ異なる組み合わせを有する、異なる組み合わせの３つ
のビット線の組がもたらされる。
【０００７】 本発明による実施形態によれば集積メモリは、第１及び第２のビット線との交
点にメモリセルを有する第１のタイプのワード線と、第１及び第３のビット線と
の交点にメモリセルを有する第２のタイプのワード線と、そして第２及び第３の
ビット線との交点にメモリセルを有する第３のタイプのワード線とを有する。
【０００８】 本発明による作動方法は、集積メモリのこの実施形態の作動に適している。し
たがってそれぞれの相補的なデータを同じワード線に接続された２つのメモリセ
ルに記憶し、再び読み出し、そして読み出しないしは書き込みアクセスの際には
この両方のメモリセルに接続された２つのビット線をマルチプレクサを介して電
気的にセンスアンプの差動入力側に接続する。書き込みないしは読み出しアクセ
スの際にはすなわち、対応づけて設けられたワード線を介して、ビット線のうち
の３つのうちの２つの交点に配属されている両方のメモリセルを選択し、対応づ
けて設けられたビット線に接続する。該当する両方のビット線をマルチプレクサ
を介してセンスアンプに接続し、その結果書き込みの際にはデータが同時に両方
のメモリセルに書き込まれ、そして読み出しの際にはデータが同時に両方のメモ
リセルから読み出されることになる。センスアンプは差動的に動作するので、セ
ンサアンプは書き込みアクセスの際には、センスアンプに電気的に接続されてい
る両方のビット線上にそれぞれ相補的な信号を発生させ、その結果相補的な信号
が同じワード線に配属された両方のメモリセルに書き込まれる。このメモリセル
への読み出しアクセスでは、この互いに相補的なデータが再び読み出され、セン
スアンプによって増幅される。
【０００９】 本発明を以下図面の実施例に基づき詳細に説明する。
【００１０】 図１はＤＲＡＭにおける本発明による集積メモリを表す。このメモリはワード
線ＷＬｉとビット線ＢＬｉの交点にメモリセルＭＣを有する。メモリセルＭＣは
図３に図示されたタイプのものである。それは１つのメモリキャパシタＣを備え
た１トランジスタ１キャパシタのメモリセルであって、その一方の電極は基準電
位に接続されていて、他方の電極は選択トランジスタＴを介してそれに対応づけ
て設けられたビット線ＢＬｉに接続されている。選択トランジスタＴの制御端子
はそれに対応づけて設けられたワード線ＷＬｉに接続されている。
【００１１】 図１においては、メモリセルＭＣはワード線とビット線の交点における濃い点
によって表されている。図１にはビット線ＢＬｉのうちの３つがマルチプレクサ
ＭＵＸを介して差動型のセンスアンプＳＡの差動入力側に接続されている。セン
スアンプＳＡはＤＲＡＭでは一般的なかたちで形成されていているので、したが
ってここでは詳細には表さない。センスアンプＳＡの上方の端子は第１のトラン
ジスタＴ１、及びそれに並列に配置された第２のトランジスタＴ２を介して第１
のビット線ＢＬ１に接続されている。さらに、センスアンプＳＡの上方の端子は
第３のトランジスタＴ３を介して第２のビット線ＢＬ２に接続されている。セン
スアンプＳＡの下方の端子は、第４のトランジスタＴ４を介して同様に第２のビ
ット線ＢＬ２に接続されている。さらに、下方の端子は第５のトランジスタＴ５
及びそれに並列に配置された第６のトランジスタＴ６を介して第３のビット線Ｂ
Ｌ３に接続されている。トランジスタＴ１からＴ６はそれぞれｎチャンネルトラ
ンジスタである。これらのトランジスタはマルチプレクサＭＵＸの構成要素であ
る。第１のトランジスタＴ１及び第６のトランジスタＴ６のゲートは第１の制御
入力側ＭＵＸ０に接続されていて、第３のトランジスタＴ３及び第５のトランジ
スタＴ５のゲートは第２の制御入力側ＭＵＸ１に接続されていて、そして第２の
トランジスタＴ２及び第４のトランジスタＴ４のゲートは第３の制御入力側ＭＵ
Ｘ２に接続されている。
【００１２】 図２は図１のメモリの動作を説明する信号表を表す。例えばワード線ＷＬ０が
図１には表示されていないワード線デコーダによって選択されて、そして高い電
位にされると、ワード線ＷＬ０に接続された２つのメモリセルＭＣは、それに対
応づけて設けられたビット線ＢＬ１及びＢＬ３に接続される。同時に、他の２つ
のワード線ＷＬ１及びＷＬ２は低い電位にされる。第１の制御入力側ＭＵＸ０は
高い電位になり、その結果第１のビット線ＢＬ１は第１のトランジスタＴ１を介
してセンスアンプＳＡの上方の端子に接続されて、そして第３のビット線ＢＬ３
は第６のトランジスタＴ６を介してセンスアンプＳＡの下方の端子に接続される
。それとともに、選択された２つのメモリセルＭＣのメモリキャパシタから記憶
されたデータをセンスアンプＳＡに伝送することが可能である。センスアンプＳ
Ａは検出された信号の差を増幅し、相応に増幅された差信号をメモリの外部（図
１には図示されていない）に供給する。この場合、同時に常に制御入力側ＭＵＸ
ｉの１つだけがアクティブなので、その結果前述のケースにおいては第２のマル
チプレクサＭＵＸ１及び第３のマルチプレクサＭＵＸ２の制御入力側は低い電位
を有し、そしてトランジスタＴ２、Ｔ３、Ｔ４及びＴ５は遮断されたままである
。今述べた読み出しアクセスと同様に、書き込みアクセスの場合では、センスア
ンプＳＡから２つのビット線ＢＬ１、ＢＬ３に差信号の伝送が逆方向に行われる
。それとともに互いに相補的なデータが２つの組になったメモリセルＭＣに書き
込まれる。これらのデータは後の読み出しアクセスの際に再び読み出すことがで
きる。
【００１３】 図１に図示されたメモリではすなわち、それぞれ２つのメモリセルＭＣが共通
の情報を記憶するために利用される。言い換えれば、同じワード線ＷＬｉに接続
されている組になった両方のメモリセルＭＣを単一の２トランジスタ２キャパシ
タメモリセルと捉えてもよい。図１に示された６つのメモリセルＭＣは、この２
トランジスタ２キャパシタメモリセルのうちの３つを形成することになる。
【００１４】 従前のＤＲＡＭでは２つのビット線の配属は、ビット線に配属されたセンスア
ンプに接続された共有のビット線ペアに固定されていたが、図１に図示されたメ
モリではマルチプレクサＭＵＸの制御に従い、常にビット線ＢＬ１からＢＬ３の
３つのうちそれぞれ２つの異なる組み合わせが、センスアンプＳＡの差動入力側
に接続される。こうすることによって通常の２つのビット線に代わって、３つの
ビット線を同じセンスアンプに配置させることができるようになった。このこと
から、寸法を好適にビット線に必要な面積に合わせなければならないセンスアン
プＳＡを実現するために、いっそう広い面積を使えるという利点が生じる。つま
りセンスアンプの数は、ビット線の数が事前に設定された場合では、それぞれ２
つのビット線に対して固有のセンスアンプを設けなければならないときと比べて
少なくてすむ。
【００１５】 図４は、図１に図示されたメモリの比較的大きな部分図であり、そこでメモリ
は６つのビット線ＢＬｉと６つのワード線ＷＬｉを有する。メモリセルＭＣは再
び、ワード線とビット線の交点において点として表されている。ビット線ＢＬｉ
のうちそれぞれ３つはそれぞれ１つのマルチプレクサＭＵＸを介して、それぞれ
１つのセンスアンプＳＡｉに接続されている。図４に図示された部分図は、図１
のメモリの部分図を２つ組み合わせたものである。２つのマルチプレクサＭＵＸ
は同一のものとして形成されている。マルチプレクサＭＵＸのトランジスタＴ１
からＴ６は同じ制御入力側ＭＵＸ０からＭＵＸ２に接続されている。メモリセル
ＭＣはワード線及びビット線上に規則的に分配されていることが分かる。ワード
線においても、ビット線においても常にそれぞれ２つのメモリセルＭＣが互いに
直接隣り合って配置されていて、それはメモリセルＭＣが無いワード線とビット
線の交点に隣接していて、そこから再び２つのメモリセルＭＣがさらに続いてい
くという具合である。
【００１６】 図４では、ワード線ＷＬ0及びＷＬ３、ワード線ＷＬ１及びＷＬ４そしてワー
ド線ＷＬ２及びＷＬ５は、それぞれ異なるタイプのワード線を形成し、メモリセ
ルはそれぞれ交点において同一のビット線に配属されている、ということがわか
る。第１のタイプのワード線ＷＬ０、ＷＬ３の１つを活性化する際には、第１の
制御入力側ＭＵＸ０を高い電位にしなければならず、その一方で他のタイプのワ
ード線では、それぞれ制御入力側ＭＵＸｉの別の１つを高い電位にしなければな
らない。このことは既述の図２からわかる。
【００１７】 本発明を実例として上述のＤＲＡＭに基づき説明してきたが、本発明はまた 、メモリセルから読み出された差信号が差動型のセンスアンプによって増幅され
る他のメモリの種類での実現にも適している。このことは例えば、ＤＲＡＭと同
じように形成されているが、しかしながら強誘電性誘電体を備えたメモリキャパ
シタを有するＦＲＡＭないしはＦｅＲＡＭの場合である。
【図面の簡単な説明】
【図１】 本発明による集積されたメモリの部分図である。
【図２】 図１の実施例の信号表である。
【図３】 図１のメモリのメモリセルである。
【図４】 図１に表されたメモリの比較的大きな部分図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゾルタン マンヨーキ カナダ国 シーディーエヌ−カナタ タン ギィ コート 308 (72)発明者 トーマス ベーム ドイツ連邦共和国 ツォルネディング ヘ ルツォーク−ハインリヒ−ヴェーク ５ (72)発明者 トーマス レーア ドイツ連邦共和国 アッシュハイム ガウ スリング ８ (72)発明者 シュテファン ラマース アメリカ合衆国 ニューヨーク ワッピン ガースト フォールズ シャーウッド フ ォレスト ７ エフ Ｆターム(参考） 5M024 AA70 BB10 BB13 BB35 CC20 CC50 CC70 CC96 PP01 PP03 PP10

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 集積メモリにおいて、 ワード線（ＷＬｉ）とビット線（ＢＬｉ）の交点に配置されているメモリセル
    （ＭＣ）と、 マルチプレクサ（ＭＵＸ）を介してビット線（ＢＬｉ）のうちの３つに接続さ
    れている差動型の読み出増幅器（ＳＡ）とを備え、 該読み出増幅器（ＳＡ）のマルチプレクサ（ＭＵＸ）はその制御に依存して、
    前記読み出増幅器（ＳＡ）の差動入力側を、該マルチプレクサ（ＭＵＸ）に接続
    されたビット線（ＢＬｉ）の３つののうちそれぞれ任意の２つに電気的に接続す
    ることを特徴とする、集積メモリ。
  2. 【請求項２】 第１のビット線（ＢＬ１）と第３のビット線（ＢＬ３）との
    交点にメモリセル（ＭＣ）を有する、第１のタイプのワード線（ＷＬ０、ＷＬ３
    ）と、 第２のビット線（ＢＬ２）及び第３のビット線（ＢＬ３）との交点にメモリセ
    ル（ＭＣ）を有する、第２のタイプのワード線（ＷＬ１、ＷＬ４）と、 第１のビット線（ＢＬ１）及び第２のビット線（ＢＬ２）との交点にメモリセ
    ル（ＭＣ）を有する第３のタイプのワード線（ＷＬ２、ＷＬ５）とを備えた、請
    求項１記載の集積メモリ。
  3. 【請求項３】 請求項２の集積メモリにおいて、 相補的なデータをそれぞれ同じワード線（ＷＬｉ）に接続された２つのメモリ
    セル（ＭＣ）に記憶しそして再び読み出して、 読み出しないしは書き込みアクセスの際には、この２つのメモリセル（ＭＣ）
    に接続されている２つのビット線（ＢＬｉ）をマルチプレクサ（ＭＵＸ）を介し
    てセンスアンプ（ＳＡ）の差動入力側に電気的に接続することを特徴とする作動
    方法。
JP2000596570A 1999-01-27 2000-01-25 集積メモリ及び相応の作動方法 Pending JP2002536774A (ja)

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PCT/DE2000/000202 WO2000045392A1 (de) 1999-01-27 2000-01-25 Integrierter speicher und entsprechendes betriebsverfahren

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