JP2002536774A - 集積メモリ及び相応の作動方法 - Google Patents
集積メモリ及び相応の作動方法Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
集積メモリは差動型の読み出増幅器(SA)を有し、この読み出増幅器(SA)はマルチプレクサ(MUX)を介してビット線(BLi)のうちの3つに接続されている。マルチプレクサ(MUX)はその制御に依存して、読み出増幅器(SA)の差動出入力側をマルチプレクサ(MUX)に接続されたビット線(BLi)のうちの3つのそれぞれ任意の2つに電気的に接続する。
Description
【0001】 本発明は、ワード線とビット線の交点に配置されているメモリセルと差動型の
センスアンプとを備えた集積メモリに関する。
センスアンプとを備えた集積メモリに関する。
【0002】 DRAMの形式の集積メモリは、Betty Prince : "Semiconductor Memories",
John Wiley & Sons, West Sussex, 第2版 1996年、章5.8.5及び図5.14に記述
されている。そこではビット線の1つの組が差動型の1つのセンスアンプに接続
されている。これはDRAM用の典型的な配置である。同じ本の図6.54(e)によ
り、DRAMのメモリセルを、同一のセンスアンプに接続されているビット線の
組の両方のビット線とワード線の交点に配置することも公知である。
John Wiley & Sons, West Sussex, 第2版 1996年、章5.8.5及び図5.14に記述
されている。そこではビット線の1つの組が差動型の1つのセンスアンプに接続
されている。これはDRAM用の典型的な配置である。同じ本の図6.54(e)によ
り、DRAMのメモリセルを、同一のセンスアンプに接続されているビット線の
組の両方のビット線とワード線の交点に配置することも公知である。
【0003】 本発明の課題は、読み出すべきデータが差動型のセンスアンプを用いて増幅さ
れ、かつスペースをとらない構造の集積メモリを提供することである。
れ、かつスペースをとらない構造の集積メモリを提供することである。
【0004】 本発明によればこの課題は、請求項1記載の集積メモリでもって解決される。
【0005】 本発明による集積メモリでは、差動型のセンスアンプは1つのマルチプレクサ
を介してビット線のうちの3つに接続されていて、そしてマルチプレクサはその
制御に依存して、センスアンプの差動入力側を、マルチプレクサに接続されたビ
ット線の3つのうちそれぞれ任意の2つに電気的に接続する。
を介してビット線のうちの3つに接続されていて、そしてマルチプレクサはその
制御に依存して、センスアンプの差動入力側を、マルチプレクサに接続されたビ
ット線の3つのうちそれぞれ任意の2つに電気的に接続する。
【0006】 従来の技術との違いにおいて、本発明によるメモリでのセンスアンプはすなわ
ち、常に同じビット線に接続されるのではない。むしろ、ビット線のうちの3つ
のそれぞれ2つのそれぞれ異なる組み合わせを有する、異なる組み合わせの3つ
のビット線の組がもたらされる。
ち、常に同じビット線に接続されるのではない。むしろ、ビット線のうちの3つ
のそれぞれ2つのそれぞれ異なる組み合わせを有する、異なる組み合わせの3つ
のビット線の組がもたらされる。
【0007】 本発明による実施形態によれば集積メモリは、第1及び第2のビット線との交
点にメモリセルを有する第1のタイプのワード線と、第1及び第3のビット線と
の交点にメモリセルを有する第2のタイプのワード線と、そして第2及び第3の
ビット線との交点にメモリセルを有する第3のタイプのワード線とを有する。
点にメモリセルを有する第1のタイプのワード線と、第1及び第3のビット線と
の交点にメモリセルを有する第2のタイプのワード線と、そして第2及び第3の
ビット線との交点にメモリセルを有する第3のタイプのワード線とを有する。
【0008】 本発明による作動方法は、集積メモリのこの実施形態の作動に適している。し
たがってそれぞれの相補的なデータを同じワード線に接続された2つのメモリセ
ルに記憶し、再び読み出し、そして読み出しないしは書き込みアクセスの際には
この両方のメモリセルに接続された2つのビット線をマルチプレクサを介して電
気的にセンスアンプの差動入力側に接続する。書き込みないしは読み出しアクセ
スの際にはすなわち、対応づけて設けられたワード線を介して、ビット線のうち
の3つのうちの2つの交点に配属されている両方のメモリセルを選択し、対応づ
けて設けられたビット線に接続する。該当する両方のビット線をマルチプレクサ
を介してセンスアンプに接続し、その結果書き込みの際にはデータが同時に両方
のメモリセルに書き込まれ、そして読み出しの際にはデータが同時に両方のメモ
リセルから読み出されることになる。センスアンプは差動的に動作するので、セ
ンサアンプは書き込みアクセスの際には、センスアンプに電気的に接続されてい
る両方のビット線上にそれぞれ相補的な信号を発生させ、その結果相補的な信号
が同じワード線に配属された両方のメモリセルに書き込まれる。このメモリセル
への読み出しアクセスでは、この互いに相補的なデータが再び読み出され、セン
スアンプによって増幅される。
たがってそれぞれの相補的なデータを同じワード線に接続された2つのメモリセ
ルに記憶し、再び読み出し、そして読み出しないしは書き込みアクセスの際には
この両方のメモリセルに接続された2つのビット線をマルチプレクサを介して電
気的にセンスアンプの差動入力側に接続する。書き込みないしは読み出しアクセ
スの際にはすなわち、対応づけて設けられたワード線を介して、ビット線のうち
の3つのうちの2つの交点に配属されている両方のメモリセルを選択し、対応づ
けて設けられたビット線に接続する。該当する両方のビット線をマルチプレクサ
を介してセンスアンプに接続し、その結果書き込みの際にはデータが同時に両方
のメモリセルに書き込まれ、そして読み出しの際にはデータが同時に両方のメモ
リセルから読み出されることになる。センスアンプは差動的に動作するので、セ
ンサアンプは書き込みアクセスの際には、センスアンプに電気的に接続されてい
る両方のビット線上にそれぞれ相補的な信号を発生させ、その結果相補的な信号
が同じワード線に配属された両方のメモリセルに書き込まれる。このメモリセル
への読み出しアクセスでは、この互いに相補的なデータが再び読み出され、セン
スアンプによって増幅される。
【0009】 本発明を以下図面の実施例に基づき詳細に説明する。
【0010】 図1はDRAMにおける本発明による集積メモリを表す。このメモリはワード
線WLiとビット線BLiの交点にメモリセルMCを有する。メモリセルMCは
図3に図示されたタイプのものである。それは1つのメモリキャパシタCを備え
た1トランジスタ1キャパシタのメモリセルであって、その一方の電極は基準電
位に接続されていて、他方の電極は選択トランジスタTを介してそれに対応づけ
て設けられたビット線BLiに接続されている。選択トランジスタTの制御端子
はそれに対応づけて設けられたワード線WLiに接続されている。
線WLiとビット線BLiの交点にメモリセルMCを有する。メモリセルMCは
図3に図示されたタイプのものである。それは1つのメモリキャパシタCを備え
た1トランジスタ1キャパシタのメモリセルであって、その一方の電極は基準電
位に接続されていて、他方の電極は選択トランジスタTを介してそれに対応づけ
て設けられたビット線BLiに接続されている。選択トランジスタTの制御端子
はそれに対応づけて設けられたワード線WLiに接続されている。
【0011】 図1においては、メモリセルMCはワード線とビット線の交点における濃い点
によって表されている。図1にはビット線BLiのうちの3つがマルチプレクサ
MUXを介して差動型のセンスアンプSAの差動入力側に接続されている。セン
スアンプSAはDRAMでは一般的なかたちで形成されていているので、したが
ってここでは詳細には表さない。センスアンプSAの上方の端子は第1のトラン
ジスタT1、及びそれに並列に配置された第2のトランジスタT2を介して第1
のビット線BL1に接続されている。さらに、センスアンプSAの上方の端子は
第3のトランジスタT3を介して第2のビット線BL2に接続されている。セン
スアンプSAの下方の端子は、第4のトランジスタT4を介して同様に第2のビ
ット線BL2に接続されている。さらに、下方の端子は第5のトランジスタT5
及びそれに並列に配置された第6のトランジスタT6を介して第3のビット線B
L3に接続されている。トランジスタT1からT6はそれぞれnチャンネルトラ
ンジスタである。これらのトランジスタはマルチプレクサMUXの構成要素であ
る。第1のトランジスタT1及び第6のトランジスタT6のゲートは第1の制御
入力側MUX0に接続されていて、第3のトランジスタT3及び第5のトランジ
スタT5のゲートは第2の制御入力側MUX1に接続されていて、そして第2の
トランジスタT2及び第4のトランジスタT4のゲートは第3の制御入力側MU
X2に接続されている。
によって表されている。図1にはビット線BLiのうちの3つがマルチプレクサ
MUXを介して差動型のセンスアンプSAの差動入力側に接続されている。セン
スアンプSAはDRAMでは一般的なかたちで形成されていているので、したが
ってここでは詳細には表さない。センスアンプSAの上方の端子は第1のトラン
ジスタT1、及びそれに並列に配置された第2のトランジスタT2を介して第1
のビット線BL1に接続されている。さらに、センスアンプSAの上方の端子は
第3のトランジスタT3を介して第2のビット線BL2に接続されている。セン
スアンプSAの下方の端子は、第4のトランジスタT4を介して同様に第2のビ
ット線BL2に接続されている。さらに、下方の端子は第5のトランジスタT5
及びそれに並列に配置された第6のトランジスタT6を介して第3のビット線B
L3に接続されている。トランジスタT1からT6はそれぞれnチャンネルトラ
ンジスタである。これらのトランジスタはマルチプレクサMUXの構成要素であ
る。第1のトランジスタT1及び第6のトランジスタT6のゲートは第1の制御
入力側MUX0に接続されていて、第3のトランジスタT3及び第5のトランジ
スタT5のゲートは第2の制御入力側MUX1に接続されていて、そして第2の
トランジスタT2及び第4のトランジスタT4のゲートは第3の制御入力側MU
X2に接続されている。
【0012】 図2は図1のメモリの動作を説明する信号表を表す。例えばワード線WL0が
図1には表示されていないワード線デコーダによって選択されて、そして高い電
位にされると、ワード線WL0に接続された2つのメモリセルMCは、それに対
応づけて設けられたビット線BL1及びBL3に接続される。同時に、他の2つ
のワード線WL1及びWL2は低い電位にされる。第1の制御入力側MUX0は
高い電位になり、その結果第1のビット線BL1は第1のトランジスタT1を介
してセンスアンプSAの上方の端子に接続されて、そして第3のビット線BL3
は第6のトランジスタT6を介してセンスアンプSAの下方の端子に接続される
。それとともに、選択された2つのメモリセルMCのメモリキャパシタから記憶
されたデータをセンスアンプSAに伝送することが可能である。センスアンプS
Aは検出された信号の差を増幅し、相応に増幅された差信号をメモリの外部(図
1には図示されていない)に供給する。この場合、同時に常に制御入力側MUX
iの1つだけがアクティブなので、その結果前述のケースにおいては第2のマル
チプレクサMUX1及び第3のマルチプレクサMUX2の制御入力側は低い電位
を有し、そしてトランジスタT2、T3、T4及びT5は遮断されたままである
。今述べた読み出しアクセスと同様に、書き込みアクセスの場合では、センスア
ンプSAから2つのビット線BL1、BL3に差信号の伝送が逆方向に行われる
。それとともに互いに相補的なデータが2つの組になったメモリセルMCに書き
込まれる。これらのデータは後の読み出しアクセスの際に再び読み出すことがで
きる。
図1には表示されていないワード線デコーダによって選択されて、そして高い電
位にされると、ワード線WL0に接続された2つのメモリセルMCは、それに対
応づけて設けられたビット線BL1及びBL3に接続される。同時に、他の2つ
のワード線WL1及びWL2は低い電位にされる。第1の制御入力側MUX0は
高い電位になり、その結果第1のビット線BL1は第1のトランジスタT1を介
してセンスアンプSAの上方の端子に接続されて、そして第3のビット線BL3
は第6のトランジスタT6を介してセンスアンプSAの下方の端子に接続される
。それとともに、選択された2つのメモリセルMCのメモリキャパシタから記憶
されたデータをセンスアンプSAに伝送することが可能である。センスアンプS
Aは検出された信号の差を増幅し、相応に増幅された差信号をメモリの外部(図
1には図示されていない)に供給する。この場合、同時に常に制御入力側MUX
iの1つだけがアクティブなので、その結果前述のケースにおいては第2のマル
チプレクサMUX1及び第3のマルチプレクサMUX2の制御入力側は低い電位
を有し、そしてトランジスタT2、T3、T4及びT5は遮断されたままである
。今述べた読み出しアクセスと同様に、書き込みアクセスの場合では、センスア
ンプSAから2つのビット線BL1、BL3に差信号の伝送が逆方向に行われる
。それとともに互いに相補的なデータが2つの組になったメモリセルMCに書き
込まれる。これらのデータは後の読み出しアクセスの際に再び読み出すことがで
きる。
【0013】 図1に図示されたメモリではすなわち、それぞれ2つのメモリセルMCが共通
の情報を記憶するために利用される。言い換えれば、同じワード線WLiに接続
されている組になった両方のメモリセルMCを単一の2トランジスタ2キャパシ
タメモリセルと捉えてもよい。図1に示された6つのメモリセルMCは、この2
トランジスタ2キャパシタメモリセルのうちの3つを形成することになる。
の情報を記憶するために利用される。言い換えれば、同じワード線WLiに接続
されている組になった両方のメモリセルMCを単一の2トランジスタ2キャパシ
タメモリセルと捉えてもよい。図1に示された6つのメモリセルMCは、この2
トランジスタ2キャパシタメモリセルのうちの3つを形成することになる。
【0014】 従前のDRAMでは2つのビット線の配属は、ビット線に配属されたセンスア
ンプに接続された共有のビット線ペアに固定されていたが、図1に図示されたメ
モリではマルチプレクサMUXの制御に従い、常にビット線BL1からBL3の
3つのうちそれぞれ2つの異なる組み合わせが、センスアンプSAの差動入力側
に接続される。こうすることによって通常の2つのビット線に代わって、3つの
ビット線を同じセンスアンプに配置させることができるようになった。このこと
から、寸法を好適にビット線に必要な面積に合わせなければならないセンスアン
プSAを実現するために、いっそう広い面積を使えるという利点が生じる。つま
りセンスアンプの数は、ビット線の数が事前に設定された場合では、それぞれ2
つのビット線に対して固有のセンスアンプを設けなければならないときと比べて
少なくてすむ。
ンプに接続された共有のビット線ペアに固定されていたが、図1に図示されたメ
モリではマルチプレクサMUXの制御に従い、常にビット線BL1からBL3の
3つのうちそれぞれ2つの異なる組み合わせが、センスアンプSAの差動入力側
に接続される。こうすることによって通常の2つのビット線に代わって、3つの
ビット線を同じセンスアンプに配置させることができるようになった。このこと
から、寸法を好適にビット線に必要な面積に合わせなければならないセンスアン
プSAを実現するために、いっそう広い面積を使えるという利点が生じる。つま
りセンスアンプの数は、ビット線の数が事前に設定された場合では、それぞれ2
つのビット線に対して固有のセンスアンプを設けなければならないときと比べて
少なくてすむ。
【0015】 図4は、図1に図示されたメモリの比較的大きな部分図であり、そこでメモリ
は6つのビット線BLiと6つのワード線WLiを有する。メモリセルMCは再
び、ワード線とビット線の交点において点として表されている。ビット線BLi
のうちそれぞれ3つはそれぞれ1つのマルチプレクサMUXを介して、それぞれ
1つのセンスアンプSAiに接続されている。図4に図示された部分図は、図1
のメモリの部分図を2つ組み合わせたものである。2つのマルチプレクサMUX
は同一のものとして形成されている。マルチプレクサMUXのトランジスタT1
からT6は同じ制御入力側MUX0からMUX2に接続されている。メモリセル
MCはワード線及びビット線上に規則的に分配されていることが分かる。ワード
線においても、ビット線においても常にそれぞれ2つのメモリセルMCが互いに
直接隣り合って配置されていて、それはメモリセルMCが無いワード線とビット
線の交点に隣接していて、そこから再び2つのメモリセルMCがさらに続いてい
くという具合である。
は6つのビット線BLiと6つのワード線WLiを有する。メモリセルMCは再
び、ワード線とビット線の交点において点として表されている。ビット線BLi
のうちそれぞれ3つはそれぞれ1つのマルチプレクサMUXを介して、それぞれ
1つのセンスアンプSAiに接続されている。図4に図示された部分図は、図1
のメモリの部分図を2つ組み合わせたものである。2つのマルチプレクサMUX
は同一のものとして形成されている。マルチプレクサMUXのトランジスタT1
からT6は同じ制御入力側MUX0からMUX2に接続されている。メモリセル
MCはワード線及びビット線上に規則的に分配されていることが分かる。ワード
線においても、ビット線においても常にそれぞれ2つのメモリセルMCが互いに
直接隣り合って配置されていて、それはメモリセルMCが無いワード線とビット
線の交点に隣接していて、そこから再び2つのメモリセルMCがさらに続いてい
くという具合である。
【0016】 図4では、ワード線WL0及びWL3、ワード線WL1及びWL4そしてワー
ド線WL2及びWL5は、それぞれ異なるタイプのワード線を形成し、メモリセ
ルはそれぞれ交点において同一のビット線に配属されている、ということがわか
る。第1のタイプのワード線WL0、WL3の1つを活性化する際には、第1の
制御入力側MUX0を高い電位にしなければならず、その一方で他のタイプのワ
ード線では、それぞれ制御入力側MUXiの別の1つを高い電位にしなければな
らない。このことは既述の図2からわかる。
ド線WL2及びWL5は、それぞれ異なるタイプのワード線を形成し、メモリセ
ルはそれぞれ交点において同一のビット線に配属されている、ということがわか
る。第1のタイプのワード線WL0、WL3の1つを活性化する際には、第1の
制御入力側MUX0を高い電位にしなければならず、その一方で他のタイプのワ
ード線では、それぞれ制御入力側MUXiの別の1つを高い電位にしなければな
らない。このことは既述の図2からわかる。
【0017】 本発明を実例として上述のDRAMに基づき説明してきたが、本発明はまた 、メモリセルから読み出された差信号が差動型のセンスアンプによって増幅され
る他のメモリの種類での実現にも適している。このことは例えば、DRAMと同
じように形成されているが、しかしながら強誘電性誘電体を備えたメモリキャパ
シタを有するFRAMないしはFeRAMの場合である。
る他のメモリの種類での実現にも適している。このことは例えば、DRAMと同
じように形成されているが、しかしながら強誘電性誘電体を備えたメモリキャパ
シタを有するFRAMないしはFeRAMの場合である。
【図面の簡単な説明】
【図1】 本発明による集積されたメモリの部分図である。
【図2】 図1の実施例の信号表である。
【図3】 図1のメモリのメモリセルである。
【図4】 図1に表されたメモリの比較的大きな部分図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゾルタン マンヨーキ カナダ国 シーディーエヌ−カナタ タン ギィ コート 308 (72)発明者 トーマス ベーム ドイツ連邦共和国 ツォルネディング ヘ ルツォーク−ハインリヒ−ヴェーク 5 (72)発明者 トーマス レーア ドイツ連邦共和国 アッシュハイム ガウ スリング 8 (72)発明者 シュテファン ラマース アメリカ合衆国 ニューヨーク ワッピン ガースト フォールズ シャーウッド フ ォレスト 7 エフ Fターム(参考) 5M024 AA70 BB10 BB13 BB35 CC20 CC50 CC70 CC96 PP01 PP03 PP10
Claims (3)
- 【請求項1】 集積メモリにおいて、 ワード線(WLi)とビット線(BLi)の交点に配置されているメモリセル
(MC)と、 マルチプレクサ(MUX)を介してビット線(BLi)のうちの3つに接続さ
れている差動型の読み出増幅器(SA)とを備え、 該読み出増幅器(SA)のマルチプレクサ(MUX)はその制御に依存して、
前記読み出増幅器(SA)の差動入力側を、該マルチプレクサ(MUX)に接続
されたビット線(BLi)の3つののうちそれぞれ任意の2つに電気的に接続す
ることを特徴とする、集積メモリ。 - 【請求項2】 第1のビット線(BL1)と第3のビット線(BL3)との
交点にメモリセル(MC)を有する、第1のタイプのワード線(WL0、WL3
)と、 第2のビット線(BL2)及び第3のビット線(BL3)との交点にメモリセ
ル(MC)を有する、第2のタイプのワード線(WL1、WL4)と、 第1のビット線(BL1)及び第2のビット線(BL2)との交点にメモリセ
ル(MC)を有する第3のタイプのワード線(WL2、WL5)とを備えた、請
求項1記載の集積メモリ。 - 【請求項3】 請求項2の集積メモリにおいて、 相補的なデータをそれぞれ同じワード線(WLi)に接続された2つのメモリ
セル(MC)に記憶しそして再び読み出して、 読み出しないしは書き込みアクセスの際には、この2つのメモリセル(MC)
に接続されている2つのビット線(BLi)をマルチプレクサ(MUX)を介し
てセンスアンプ(SA)の差動入力側に電気的に接続することを特徴とする作動
方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19903198A DE19903198C1 (de) | 1999-01-27 | 1999-01-27 | Integrierter Speicher und entsprechendes Betriebsverfahren |
DE19903198.3 | 1999-01-27 | ||
PCT/DE2000/000202 WO2000045392A1 (de) | 1999-01-27 | 2000-01-25 | Integrierter speicher und entsprechendes betriebsverfahren |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002536774A true JP2002536774A (ja) | 2002-10-29 |
Family
ID=7895549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000596570A Pending JP2002536774A (ja) | 1999-01-27 | 2000-01-25 | 集積メモリ及び相応の作動方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6538950B2 (ja) |
EP (1) | EP1149382A1 (ja) |
JP (1) | JP2002536774A (ja) |
KR (1) | KR20010101712A (ja) |
CN (1) | CN1339158A (ja) |
DE (1) | DE19903198C1 (ja) |
WO (1) | WO2000045392A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5034133B2 (ja) * | 2000-02-29 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
FR2830365B1 (fr) * | 2001-09-28 | 2004-12-24 | St Microelectronics Sa | Memoire vive dynamique |
US7099202B1 (en) * | 2005-04-08 | 2006-08-29 | Atmel Corporation | Y-mux splitting scheme |
FR2888388A1 (fr) * | 2005-07-05 | 2007-01-12 | St Microelectronics Sa | Memoire a lecture seule |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01158694A (ja) * | 1987-12-15 | 1989-06-21 | Mitsubishi Electric Corp | 半導体ダイナミックram |
JP2974252B2 (ja) * | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
US5276641A (en) * | 1991-12-12 | 1994-01-04 | International Business Machines Corporation | Hybrid open folded sense amplifier architecture for a memory device |
JP3302796B2 (ja) * | 1992-09-22 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
US5566112A (en) * | 1994-08-10 | 1996-10-15 | Sgs-Thomson Microelectronics, Inc. | Apparatus and method for enabling a bus driver when a data signal is valid |
KR0179097B1 (ko) * | 1995-04-07 | 1999-04-15 | 김주용 | 데이타 리드/라이트 방법 및 장치 |
KR970071815A (ko) * | 1996-04-24 | 1997-11-07 | 김광호 | 고집적 메모리를 위한 센스앰프구조 |
US5835406A (en) * | 1996-10-24 | 1998-11-10 | Micron Quantum Devices, Inc. | Apparatus and method for selecting data bits read from a multistate memory |
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