CN1339158A - 集成存储器及相应的工作方法 - Google Patents

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G·布劳恩
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T·贝姆
T·雷尔
S·拉默斯
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Abstract

集成存储器具有一种差动读放大器(SA),所述读放大器通过多路转换器(MUX)被接到三个位线(BLi)上。所述的多路转换器(MUX)根据其控制把所述读放大器(SA)的差动输入分别电连接到与其相连的三个位线(BLi)中的任意两个上。

Description

集成存储器及相应的工作方法
本发明涉及一种具有存储单元和差动读放大器的集成存储器，所述存储单元排列在字线与位线的交叉点中。
在Betty Prince：“半导体存储器”，John Wiley&Sons，WestSussex，1996年第2版，第5.8.5章以及附图5.14中曾讲述过一种DRAM形式的集成存储器。其中是一对位线与一个差动读放大器相连。这是一种典型的DRAM装置。从该书的附图6.54(e)也可以得知，DRAM的存储单元被布置在字线与位线对的两个位线所形成的交叉点中，且所述的位线对与同一读放大器相连。
本发明所基于的任务在于提供一种集成存储器，其中可借助一种差动读放大器来放大需读取的数据，而且该存储器具有位置节省的结构。
该任务利用权利要求1所述的集成存储器来实现。
在本发明的集成电路中，所述的差动读放大器通过一种多路转换器被接至三个位线，而且所述的多路转换器根据其控制把所述读放大器的差动输入电连接到与其相连的三个位线中的任意两个上。
因此，与现有技术不同的是，本发明存储器中的读放大器并不总是与同一位线对相连。更具体地讲，可以得出三个不同组合的位线对，它们具有不同的、由三个位线中的各两个形成的组合。
根据本发明的扩展方案，所述的集成存储器具有第一类型的字线、第二类型的字线、以及第三类型的字线，所述的第一类型字线在其与第一及第二位线的交叉点中具有存储单元，所述的第二类型字线在其与第一及第三位线的交叉点中具有存储单元，而所述的第三类型字线在其与第二及第三位线的交叉点中具有存储单元。
本发明的工作方法适合于集成存储器的这种扩展方案的工作。据此，每次在与同一字线相连的两个存储单元中存入并协的数据，然后再读出，而且在读或写访问时将与所述两个存储单元相连的两个位线通过多路转换器而电连接到读放大器的差动输入上。于是，在写或读访问中，通过所属的字线来选定布置在与三个位线中的两个所形成的交叉点中的两个存储单元，并将其接至所属的位线。所述两个相关的位线通过多路转换器被连到读放大器上，以便在写入时同时向两个存储单元中写入数据，以及在读出时同时从两个存储单元读出数据。由于所述的读放大器是差动式地工作的，所以当它对与其电连接的两个位线进行写访问时，总是产生并协的信号，以便还向所述属于同一字线的两个存储单元中写入并协的信号。在对这些存储单元进行读访问时，所述相互并协的数据又被读出来，并通过所述读放大器放大。
下面借助示出了本发明实施例的附图来详细讲述本发明。其中：
图1示出了本发明集成存储器的一部分，
图2示出了图1所示实施例的信号表，
图3示出了图1所示存储器的存储单元，以及
图4示出了图1所示存储器的较大一部分。
图1示出了本发明的DRAM形式的集成存储器。该存储器在字线WLi与位线BLi的交叉点中具有存储单元MC。该存储单元MC为图3所示的类型。它涉及具有存储电容C的1晶体管-1电容式的存储单元，所述电容C的一个电极接在参考电位上，而另一个电极则通过选择晶体管T与所属的位线BLi相连。所述选择晶体管T的控制端接在所属的字线WLi上。
在图1中，所述的存储单元MC是用字线与位线的交叉点中的粗点来标示的。在图1中，三个位线BLi通过一个多路转换器MUX而被连至差动读放大器SA的差动输入端上。所述的读放大器SA与在DRAM中一样是普通构造的，因此不再详述。所述读放大器SA的上部端子通过第一晶体管T1和与之相并联的第二晶体管T2被接至第一位线BL1上。此外，所述读放大器SA的上部端子还通过第三晶体管T3被接到第二位线BL2上。所述读放大器SA的下部端子通过第四晶体管T4同样也接到第二位线BL2上。此外，该下部端子还通过第五晶体管T5和与之相并联的第六晶体管T6被接到第三位线BL3上。晶体管T1～T6均为n沟道晶体管。它们为多路转换器MUX的组件。第一晶体管T1和第六晶体管T6的门极被接在第一控制输入MUX0上，第三晶体管T3和第五晶体管T5的门极被接在第二控制输入MUX1上，而第二晶体管T2和第四晶体管T4的门极被接在第三控制输入MUX2上。
图2示出了用于阐述图1所示存储器的作用方式的信号表。如果譬如字线WL0通过图1未示出的字线译码器被选通，并被置为高电位，那么与字线WL0相连的两个存储单元MC便被接到所属的位线BL1和BL3上。同时，另外两个字线WL1和WL2保持在低电位。所述第一控制输入MUX0被置为高电平，使得第一位线BL1通过第一晶体管T1被接至读放大器SA的上部端子，而第三位线BL3则通过第六晶体管T6被接至所述放大器的下部端子。由此，两个被选定的存储单元MC的存储电容中所存储的数据可以被传输至读放大器SA。读放大器SA对所确定的信号差进行放大，并把相应放大的差信号提供给存储器外部(图1没有示出)。控制输入MUXi中同时只有一个有效，使得在前面讲述的情况下，所述第二控制输入MUX1和第三输入MUX2具有低电平，而晶体管T2、T3、T4和T5保持截止。与上述读访问相类似，当以反方向进行写访问时，差信号从读放大器SA被传输至两个位线BL1、BL3。由此向两个配套的存储单元MC中写入相互并协的数据。该数据在稍后的读访问中又被读出来。
因此，在图1所示的存储器中，总有两个存储单元MC被用来存储共同的信息。换句话说，人们也可以把与同一字线WLi相连的两个配套存储单元理解成一个单独的2晶体管-2电容式的存储单元。图1所示的六个存储单元MC构成了三个这种2晶体管-2电容式的存储单元。
在常规的DRAM中，两个位线至一个与其所属的读放大器相连的共同位线对之间的分配是固定的，而在图1所示的存储器中，根据多路转换器MUX的控制，三个位线BL1～BL3中总有两个形成不同的组合而连接在读放大器SA的差动输入上。由此可以实现，此时能给同一读放大器分配三个位线，而不是普通的两个位线。由此可得出如下优点，即为了实现所述的读放大器SA，并使其尺寸有利地与位线所需的面积匹配起来，可以提供较大的使用面积。也即，在预定数目的位线情况下，与两个位线总是必须装设一个自己的读放大器相比，这可以减少读放大器的数目。
图4示出了图1所示存储器的较大一部分，它具有六个位线BLi和六个字线WLi。存储单元MC也被标为字线与位线的交叉点中的点。每三个位线BLi通过一个多路转换器MUX与一个读放大器SAi相连。图4所示的部分是通过加入两个如图1所示的存储器部分而得出的。两个多路转换器MUX的结构相同。其晶体管T1～T6被接至相同的控制输入MUX0～MUX2上。可以看出，存储单元MC是有规则地分配到字线与位线上的。在字线和位线方向上，总是有两个存储单元MC直接相邻地布置，随后，字线与位线之间为一个没有存储单元MC的交叉点，接着又是两个存储单元MC，并依此类推。
从图4可以看出，字线WL0和WL3、字线WL1和WL4、以及字线WL2和WL5分别构成了不同类型的字线，其中，存储单元总是布置在与同一位线BLi相连的交叉点中。当激励第一类型的字线WL0、WL3中的一个时，第一控制输入MUX0必须被置为高电位，而在其它类型的字线中，控制输入MUXi中的其它输入必须被置为高电位。这可以参看已讲述过的图2。
尽管本发明在上文是借助DRAM示例地讲述的，但它也适用于在其它存储器类型中实现，在这些存储器类型中，从存储单元读出的差信号通过差动读放大器来放大。这譬如在类似于DRAM构造的FRAM或FeRAM中也是如此，只不过它们的存储电容具有铁电介质。

Claims (3)

1.集成存储器，
-具有一些存储单元(MC)，它们布置在字母(WLi)与位线(BLi)的交叉点中，
-具有一种差动读放大器(SA)，它通过多路转换器(MUX)与三个位线(BLi)相连，
-其多路转换器(MUX)根据其控制把所述读放大器(SA)的差动输入分别电连接到与其相连的三个位线(BLi)中的任意两个上。
2.如权利要求1所述的集成存储器，
-具有第一类型的字线(WL0，WL3)，它们在其与第一位线(BL1)及第三位线(BL3)的交叉点中具有存储单元(MC)，
-具有第二类型的字线(WL1，WL4)，它们在其与第二位线(BL2)及第三位线(BL3)的交叉点中具有存储单元(MC)，
-具有第三类型的字线(WL2，WL5)，它们在其与第一位线(BL1)及第二位线(BL2)的交叉点中具有存储单元(MC)。
3.权利要求2所述的集成存储器的工作方法，
-其中，每次在与同一字线(WLi)相连的存储单元(MC)中存储并协的数据，然后又读出来，
-而且其中，在读或写访问时，与所述两个存储单元(MC)相连的两个位线(BLi)通过所述的多路转换器(MUX)被电连接到所述读放大器(SA)的差动输入端上。
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