JP3302796B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特にセンスアンプ方式
の改良をはかったＤＲＡＭに関する。
記憶装置（ＤＲＡＭ）に係わり、特にセンスアンプ方式
の改良をはかったＤＲＡＭに関する。
【０００２】
【従来の技術】近年、１トランジスタ／１キャパシタの
メモリセル構造を持つＤＲＡＭは、メモリセル構造の改
良と微細加工技術の進歩により著しく高集積化が進んで
おり、ビット線やワード線等の配線，トランジスタの設
計ルールも縮小している。このＤＲＡＭにおけるセンス
アンプ方式としては、１６Ｋビットまではオープン・ビ
ットライン方式（Open Bit Line:以後オープンＢＬ方式
と記す）が用いられ、１６Ｋビット〜現在の６４Ｍビッ
トまでの世代ではフォールデッド・ビットライン方式
（Folded Bit Line:以後フォールデッドＢＬ方式と記
す）が用いられているのが現状である。
メモリセル構造を持つＤＲＡＭは、メモリセル構造の改
良と微細加工技術の進歩により著しく高集積化が進んで
おり、ビット線やワード線等の配線，トランジスタの設
計ルールも縮小している。このＤＲＡＭにおけるセンス
アンプ方式としては、１６Ｋビットまではオープン・ビ
ットライン方式（Open Bit Line:以後オープンＢＬ方式
と記す）が用いられ、１６Ｋビット〜現在の６４Ｍビッ
トまでの世代ではフォールデッド・ビットライン方式
（Folded Bit Line:以後フォールデッドＢＬ方式と記
す）が用いられているのが現状である。
【０００３】従来のオープンＢＬ方式とフォールデッド
ＢＬ方式の構成を、図１０に示す。図１０において、
（ａ）はオープンＢＬ方式、（ｂ）はフォールデッドＢ
Ｌ方式であり、ＳＡはセンスアンプ、ＷＬはワード線、
ＢＬはビット線、ＭＣはメモリセルを示している。
ＢＬ方式の構成を、図１０に示す。図１０において、
（ａ）はオープンＢＬ方式、（ｂ）はフォールデッドＢ
Ｌ方式であり、ＳＡはセンスアンプ、ＷＬはワード線、
ＢＬはビット線、ＭＣはメモリセルを示している。
【０００４】オープンＢＬ方式は、ビット線とワード線
の交点の全てにメモリセルを配置できるため、メモリセ
ル部の面積を縮小できる利点があるが、ビット線が２つ
のセルアレイ間に渡るため、センスアンプをビット線幅
に１個配置する必要があり、センスアンプ部のレイアウ
トが非常に困難である。図１０（ａ）に示すように、セ
ルアレイ間で交互にセンスアンプを配置しても（リラッ
クス・オープンＢＬ方式）、ビット線２本に１個のセン
スアンプが必要となり、センスアンプ部の設計ルールが
厳しくなる問題点があった。
の交点の全てにメモリセルを配置できるため、メモリセ
ル部の面積を縮小できる利点があるが、ビット線が２つ
のセルアレイ間に渡るため、センスアンプをビット線幅
に１個配置する必要があり、センスアンプ部のレイアウ
トが非常に困難である。図１０（ａ）に示すように、セ
ルアレイ間で交互にセンスアンプを配置しても（リラッ
クス・オープンＢＬ方式）、ビット線２本に１個のセン
スアンプが必要となり、センスアンプ部の設計ルールが
厳しくなる問題点があった。
【０００５】これに対して６４ＫビットＤＲＡＭ時代か
ら現在まで主流のフォールデッドＢＬ方式は、ワード線
とビット線の交点のうちの半分にしかメモリセルがな
く、１つのセルアレイ内でビット線対を構成するため、
図１０（ｂ）に示すようにセルアレイの両端に交互にセ
ンスアンプを配置することにより（ダブル・フォールデ
ッドＢＬ方式）、ビット線４本に１個のセンスアンプが
あればよい。このため、センスアンプピッチを大幅に改
善でき、設計ルールのきついセンスアンプ部を容易にレ
イアウトすることができ、広くＤＲＡＭに用いられてき
た。
ら現在まで主流のフォールデッドＢＬ方式は、ワード線
とビット線の交点のうちの半分にしかメモリセルがな
く、１つのセルアレイ内でビット線対を構成するため、
図１０（ｂ）に示すようにセルアレイの両端に交互にセ
ンスアンプを配置することにより（ダブル・フォールデ
ッドＢＬ方式）、ビット線４本に１個のセンスアンプが
あればよい。このため、センスアンプピッチを大幅に改
善でき、設計ルールのきついセンスアンプ部を容易にレ
イアウトすることができ、広くＤＲＡＭに用いられてき
た。
【０００６】しかしながら、フォールデッドＢＬ方式で
は、ワード線とビット線の交点の半分にしかメモリセル
を配置できず、メモリセル部の面積が大きくなってチッ
プサイズが拡大する問題がある。特に、６４Ｍビット，
２５６Ｍビット以上のＤＲＡＭにおいて、ＤＲＡＭの製
造での困難さから容易に設計ルールを縮小することが不
可能となってきており、現在のフォールデッドＢＬ方式
では、オープンＢＬ方式に比べてメモリセル部の縮小が
困難であることが大きな問題となっている。
は、ワード線とビット線の交点の半分にしかメモリセル
を配置できず、メモリセル部の面積が大きくなってチッ
プサイズが拡大する問題がある。特に、６４Ｍビット，
２５６Ｍビット以上のＤＲＡＭにおいて、ＤＲＡＭの製
造での困難さから容易に設計ルールを縮小することが不
可能となってきており、現在のフォールデッドＢＬ方式
では、オープンＢＬ方式に比べてメモリセル部の縮小が
困難であることが大きな問題となっている。
【０００７】
【発明が解決しようとする課題】このように従来のＤＲ
ＡＭにおいては、オープンＢＬ方式はメモリセル面積は
小さいがセンスアンプの設計ルールが非常に厳しく、セ
ンスアンプの配置が困難である問題点があり、一方フォ
ールデッドＢＬ方式はセンスアンプの設計ルールは大幅
に緩和できるが、メモリセル面積が大きくチップサイズ
が大きくなる問題点があった。
ＡＭにおいては、オープンＢＬ方式はメモリセル面積は
小さいがセンスアンプの設計ルールが非常に厳しく、セ
ンスアンプの配置が困難である問題点があり、一方フォ
ールデッドＢＬ方式はセンスアンプの設計ルールは大幅
に緩和できるが、メモリセル面積が大きくチップサイズ
が大きくなる問題点があった。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、フォールデッドＢＬ方
式に比べメモリセル面積を縮小することができ、かつオ
ープンＢＬ方式に比べセンスアンプの設計ルールを緩和
することができ、メモリセル面積の縮小，センスアンプ
設計ルールの緩和という２つの要望を同時に達成し得る
半導体記憶装置を提供することにある。
ので、その目的とするところは、フォールデッドＢＬ方
式に比べメモリセル面積を縮小することができ、かつオ
ープンＢＬ方式に比べセンスアンプの設計ルールを緩和
することができ、メモリセル面積の縮小，センスアンプ
設計ルールの緩和という２つの要望を同時に達成し得る
半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の骨子は、オープ
ンＢＬ方式とフォールデッドＢＬ方式とを最適に組み合
わせることによって、それぞれの特徴を生かしたＤＲＡ
Ｍを構成することにある。
ンＢＬ方式とフォールデッドＢＬ方式とを最適に組み合
わせることによって、それぞれの特徴を生かしたＤＲＡ
Ｍを構成することにある。
【００１０】即ち本発明は、複数本のワード線と複数本
のビット線との交点位置に選択的にメモリセルを配置し
たセルアレイを複数個配設してなるダイナミック型の半
導体記憶装置において、第１のセルアレイの複数のビッ
ト線の一部は、複数のビット線対を形成して第１のセル
アレイ端で第１のセンスアンプ部と接続されて、フォー
ルデッド・ビットライン構成をなし、第１のセルアレイ
の複数のビット線の残りは、第１のセルアレイに第２の
センスアンプ部を介して隣接する第２のセルアレイの複
数のビット線の一部と２本で組を形成して、第２のセン
スアンプを用いたオープン・ビットライン構成をなすこ
とを特徴とする。
のビット線との交点位置に選択的にメモリセルを配置し
たセルアレイを複数個配設してなるダイナミック型の半
導体記憶装置において、第１のセルアレイの複数のビッ
ト線の一部は、複数のビット線対を形成して第１のセル
アレイ端で第１のセンスアンプ部と接続されて、フォー
ルデッド・ビットライン構成をなし、第１のセルアレイ
の複数のビット線の残りは、第１のセルアレイに第２の
センスアンプ部を介して隣接する第２のセルアレイの複
数のビット線の一部と２本で組を形成して、第２のセン
スアンプを用いたオープン・ビットライン構成をなすこ
とを特徴とする。
【００１１】また本発明は、複数本のワード線と複数本
のビット線との交点位置に選択的にメモリセルを配置し
たセルアレイを複数個配設してなるダイナミック型の半
導体記憶装置において、第１のセルアレイの複数のビッ
ト線の一部は、複数のビット線対を形成して第１のセル
アレイ端でセンスアンプ部と接続され、フォールデッド
・ビットライン構成をなし、第１のセルアレイの複数の
ビット線の残りは、フォールデッド・ビットライン構成
をなすビット線対のうちのリファレンス側のビット線と
共用してビット線対を形成し、センスアンプ動作前まで
フォールデッド・ビットライン構成をなし、センスアン
プ動作後のメモリセルにデータを再書込みするリストア
動作時には、第１のセルアレイにセンスアンプ部を介し
て隣接する第２のセルアレイの複数のビット線の一部と
２本で組を形成してオープン・ビットライン構成をなす
ことを特徴とする。
のビット線との交点位置に選択的にメモリセルを配置し
たセルアレイを複数個配設してなるダイナミック型の半
導体記憶装置において、第１のセルアレイの複数のビッ
ト線の一部は、複数のビット線対を形成して第１のセル
アレイ端でセンスアンプ部と接続され、フォールデッド
・ビットライン構成をなし、第１のセルアレイの複数の
ビット線の残りは、フォールデッド・ビットライン構成
をなすビット線対のうちのリファレンス側のビット線と
共用してビット線対を形成し、センスアンプ動作前まで
フォールデッド・ビットライン構成をなし、センスアン
プ動作後のメモリセルにデータを再書込みするリストア
動作時には、第１のセルアレイにセンスアンプ部を介し
て隣接する第２のセルアレイの複数のビット線の一部と
２本で組を形成してオープン・ビットライン構成をなす
ことを特徴とする。
【００１２】また、本発明の望ましい実施態様として
は、次のものが上げられる。 (1) フォールデッドＢＬ構成及びオープンＢＬ構成をな
すビット線の位置が、選択したワ―ド線の位置により変
化すること。 (2) フォールデッドＢＬ構成及びオープンＢＬ構成をな
すビット線の位置が、予め固定であること。 (3) 各セルアレイ間に挟まれるセンスアンプ部は、フォ
ールデッドＢＬ構成のセンスアンプとオープンＢＬ構成
のセンスアンプがセルアレイ間毎に交互に配置されるこ
と。 (4) 各セルアレイ間に挟まれるセンスアンプ部は、その
センスアンプ部内でフォールデッドＢＬ構成のセンスア
ンプとオープンＢＬ構成のセンスアンプが混合している
こと。 (5) 複数のビット線のうち、２／３はフォールデッド・
ビット線をなし、１／３はオープン・ビット線をなすこ
と。 (6) ビット線とワ―ド線の交点のうちの２／３はメモリ
セルが配置されていること。 (7) フォールデッド・ビット線対の間に、常にオープン
・ビット線が位置すること。 (8) ビット線３本が組をなし、２本でフォールデッド・
ビット線対を構成し，残り１本と他のセルアレイの１本
でオープン・ビット線対を構成すること。 (9) ビット線のうち１／３より大きい数がオープン・ビ
ット線のビット線であること。 (10) 複数桁からなる２進数を入力とし、これを３で割
った時の余り（２進−３進変換して得られる３進数の最
下位ビット）を出力する論理回路を備え、この論理回路
の出力をメモリセルアレイを駆動する信号（ダミーセル
の選択、センスアンプとセルアレイのビット線の切り換
え）として用いること。 (11) 論理回路を、複数ビットの２進数を最下位ビット
から２又は４桁毎に分割し、分割した各桁毎に３で割っ
た余りを出力する第１の回路と、第１の回路の出力を足
し算して得られる３進数の最下位ビットを出力する第２
の回路とから構成すること。
は、次のものが上げられる。 (1) フォールデッドＢＬ構成及びオープンＢＬ構成をな
すビット線の位置が、選択したワ―ド線の位置により変
化すること。 (2) フォールデッドＢＬ構成及びオープンＢＬ構成をな
すビット線の位置が、予め固定であること。 (3) 各セルアレイ間に挟まれるセンスアンプ部は、フォ
ールデッドＢＬ構成のセンスアンプとオープンＢＬ構成
のセンスアンプがセルアレイ間毎に交互に配置されるこ
と。 (4) 各セルアレイ間に挟まれるセンスアンプ部は、その
センスアンプ部内でフォールデッドＢＬ構成のセンスア
ンプとオープンＢＬ構成のセンスアンプが混合している
こと。 (5) 複数のビット線のうち、２／３はフォールデッド・
ビット線をなし、１／３はオープン・ビット線をなすこ
と。 (6) ビット線とワ―ド線の交点のうちの２／３はメモリ
セルが配置されていること。 (7) フォールデッド・ビット線対の間に、常にオープン
・ビット線が位置すること。 (8) ビット線３本が組をなし、２本でフォールデッド・
ビット線対を構成し，残り１本と他のセルアレイの１本
でオープン・ビット線対を構成すること。 (9) ビット線のうち１／３より大きい数がオープン・ビ
ット線のビット線であること。 (10) 複数桁からなる２進数を入力とし、これを３で割
った時の余り（２進−３進変換して得られる３進数の最
下位ビット）を出力する論理回路を備え、この論理回路
の出力をメモリセルアレイを駆動する信号（ダミーセル
の選択、センスアンプとセルアレイのビット線の切り換
え）として用いること。 (11) 論理回路を、複数ビットの２進数を最下位ビット
から２又は４桁毎に分割し、分割した各桁毎に３で割っ
た余りを出力する第１の回路と、第１の回路の出力を足
し算して得られる３進数の最下位ビットを出力する第２
の回路とから構成すること。
【００１３】
【作用】本発明によれば、ビット線とワード線の交点の
数とメモリセルの数が等しいオープンＢＬ方式と、交点
の数の半分のメモリセル数のフォールデッドＢＬ方式の
組み合わせにより、メモリセルの数はオープンＢＬ方式
よりは少ないものの、フォールデッドＢＬ方式よりも多
くできるので、従来のフォールデッドＢＬ方式よりセル
面積が大幅に縮小できる。さらに、センスアンプ部のビ
ット線間方向のピッチに関しては、最大でビット線２本
に１個しか配置できないオープンＢＬ方式よりもピッチ
が緩和でき、最大でビット線４本に１個しか配置しなく
てもよいフォールデッドＢＬ方式より厳しいが、オープ
ンＢＬ方式と比べると大幅にセンスアンプ部の設計ルー
ルは緩和できる。
数とメモリセルの数が等しいオープンＢＬ方式と、交点
の数の半分のメモリセル数のフォールデッドＢＬ方式の
組み合わせにより、メモリセルの数はオープンＢＬ方式
よりは少ないものの、フォールデッドＢＬ方式よりも多
くできるので、従来のフォールデッドＢＬ方式よりセル
面積が大幅に縮小できる。さらに、センスアンプ部のビ
ット線間方向のピッチに関しては、最大でビット線２本
に１個しか配置できないオープンＢＬ方式よりもピッチ
が緩和でき、最大でビット線４本に１個しか配置しなく
てもよいフォールデッドＢＬ方式より厳しいが、オープ
ンＢＬ方式と比べると大幅にセンスアンプ部の設計ルー
ルは緩和できる。
【００１４】また、ビット線２本に１個のセンスアンプ
を配置するオープンＢＬ方式（リラックス・オープンＢ
Ｌ方式）は、元来のビット線１本に１個のセンスアンプ
を配置する非常にセンスアンプピッチの厳しいオープン
ＢＬ方式に比べ、セルアレイの数が増大する欠点があっ
たが、本方式はセルアレイ数の増加もなしにリラックス
・オープンＢＬ方式より大きいセンスアンプピッチとな
る。このように本発明では、従来のオープンＢＬ方式と
フォールデッドＢＬ方式の各々の最大の欠点を克服し、
かつ各々の最大の長所を生かすことが可能となる。
を配置するオープンＢＬ方式（リラックス・オープンＢ
Ｌ方式）は、元来のビット線１本に１個のセンスアンプ
を配置する非常にセンスアンプピッチの厳しいオープン
ＢＬ方式に比べ、セルアレイの数が増大する欠点があっ
たが、本方式はセルアレイ数の増加もなしにリラックス
・オープンＢＬ方式より大きいセンスアンプピッチとな
る。このように本発明では、従来のオープンＢＬ方式と
フォールデッドＢＬ方式の各々の最大の欠点を克服し、
かつ各々の最大の長所を生かすことが可能となる。
【００１５】また、本発明のようにオープンＢＬ方式と
フォールデッドＢＬ方式を組み合わせた場合、ダミーセ
ルの選択と、センスアンプとセルアレイのビット線の切
り換えに３相クロックが必要となり、このクロックを生
成するのが面倒である。そこで本発明では、２進数から
３進数の最下位ビットを作り出す回路を構成する。具体
的には、２進数を３で割った余りを出力する論理回路を
構成している。そしてこの論理回路を、複数ビットの２
進数を最下位ビットから２又は４桁毎に分割し、分割し
た各桁毎に３で割った余りを出力する第１の回路と、第
１の回路の出力を足し算して得られる３進数の最下位ビ
ットを出力する第２の回路とから構成することにより、
３相クロックを簡易な回路構成で作成することが可能と
なる。
フォールデッドＢＬ方式を組み合わせた場合、ダミーセ
ルの選択と、センスアンプとセルアレイのビット線の切
り換えに３相クロックが必要となり、このクロックを生
成するのが面倒である。そこで本発明では、２進数から
３進数の最下位ビットを作り出す回路を構成する。具体
的には、２進数を３で割った余りを出力する論理回路を
構成している。そしてこの論理回路を、複数ビットの２
進数を最下位ビットから２又は４桁毎に分割し、分割し
た各桁毎に３で割った余りを出力する第１の回路と、第
１の回路の出力を足し算して得られる３進数の最下位ビ
ットを出力する第２の回路とから構成することにより、
３相クロックを簡易な回路構成で作成することが可能と
なる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，
Ｂ）の例を示している。Ｗ0 〜Ｗ2 はワード線，／ＤＷ
0 〜／ＤＷ2 はダミーワード線、ＳＡはセンスアンプ、
φ0,1 ，φ2 ，φE はＭＯＳトランジスタＴA ，ＴB ，
ＴC ，ＴD ，ＴE のオン・オフを制御するクロック、Ｂ
Ｌ0 〜ＢＬ2 はアレイＢのビット線、ＢＬ3 〜Ｂ5 はア
レイＡのビット線を示す。また、図中の○印がメモリセ
ルであり、ＳＡ（センスアンプ）を前記ＭＯＳトランジ
スタ（ＴA ，ＴB ，ＴC ，ＴD ，ＴE …）とでセンスア
ンプ部を構成する。
する。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，
Ｂ）の例を示している。Ｗ0 〜Ｗ2 はワード線，／ＤＷ
0 〜／ＤＷ2 はダミーワード線、ＳＡはセンスアンプ、
φ0,1 ，φ2 ，φE はＭＯＳトランジスタＴA ，ＴB ，
ＴC ，ＴD ，ＴE のオン・オフを制御するクロック、Ｂ
Ｌ0 〜ＢＬ2 はアレイＢのビット線、ＢＬ3 〜Ｂ5 はア
レイＡのビット線を示す。また、図中の○印がメモリセ
ルであり、ＳＡ（センスアンプ）を前記ＭＯＳトランジ
スタ（ＴA ，ＴB ，ＴC ，ＴD ，ＴE …）とでセンスア
ンプ部を構成する。
【００１７】アレイＢの右端，アレイＡの左端はフォー
ルデッドＢＬ方式のセンスアンプ（ＳＡ）で、アレイＢ
の右端のセンスアンプはさらに右のセルアレイとセンス
アンプを共有しているシェアドＳＡ方式であるし、アレ
イＡの左端のセンスアンプは、さらに左のセルアレイと
センスアンプを共有しているシェアドＳＡ方式である。
アレイＡ，Ｂ間のセンスアンプ（ＳＡ）は、アレイＡ，
Ｂのビット間の電位差を増幅するオープンＢＬ方式であ
る。
ルデッドＢＬ方式のセンスアンプ（ＳＡ）で、アレイＢ
の右端のセンスアンプはさらに右のセルアレイとセンス
アンプを共有しているシェアドＳＡ方式であるし、アレ
イＡの左端のセンスアンプは、さらに左のセルアレイと
センスアンプを共有しているシェアドＳＡ方式である。
アレイＡ，Ｂ間のセンスアンプ（ＳＡ）は、アレイＡ，
Ｂのビット間の電位差を増幅するオープンＢＬ方式であ
る。
【００１８】セルアレイは、ワード線とビット線の交点
の数の２／３にメモリセルを配置したもので、従来の交
点の数とメモリセルの数の等しいオープンＢＬ方式より
はメモリセル数が少ないが、交点の数の半分のメモリセ
ルの数のフォールデッドＢＬ方式よりメモリセルの数が
多いため、フォールデッドＢＬ方式に比べ大幅にメモリ
セルの面積を縮小できる。
の数の２／３にメモリセルを配置したもので、従来の交
点の数とメモリセルの数の等しいオープンＢＬ方式より
はメモリセル数が少ないが、交点の数の半分のメモリセ
ルの数のフォールデッドＢＬ方式よりメモリセルの数が
多いため、フォールデッドＢＬ方式に比べ大幅にメモリ
セルの面積を縮小できる。
【００１９】次に、本実施例におけるセンスアンプのピ
ッチについて考える。本実施例では図１に示すように、
ビット線（ＢＬ）の３本に１個のセンスアンプ（ＳＡ）
を配置すればよく、従来の設計ルールの余裕のある、ビ
ット線４本に１個のＳＡ配置のフォールデッドＢＬ方式
より少しきついが、従来の設計ルールが非常に厳しいリ
ラックス・オープンＢＬ方式でもビット線２本に１個の
ＳＡを配置しなくてはならないオープンＢＬ方式に比
べ、大幅にＳＡの設計ルールを緩和できる。
ッチについて考える。本実施例では図１に示すように、
ビット線（ＢＬ）の３本に１個のセンスアンプ（ＳＡ）
を配置すればよく、従来の設計ルールの余裕のある、ビ
ット線４本に１個のＳＡ配置のフォールデッドＢＬ方式
より少しきついが、従来の設計ルールが非常に厳しいリ
ラックス・オープンＢＬ方式でもビット線２本に１個の
ＳＡを配置しなくてはならないオープンＢＬ方式に比
べ、大幅にＳＡの設計ルールを緩和できる。
【００２０】次に、本実施例の動作を説明する。例え
ば、アレイＢのワード線Ｗ0 が選択された場合、ビット
線ＢＬ0 〜ＢＬ2 のうち、ＢＬ0 ，ＢＬ1 とＷ0 の交点
に存在するメモリセルデータがＢＬ0 ，ＢＬ1 に読み出
される。このとき、アレイＢのクロックφ0,1 ，φ2 ，
φE のうちφ0,1 ，φE のみ“Ｈ”レベルを保ち、φ2
は“Ｌ”レベルを保つ。アレイＡに関しても、φ2 のみ
“Ｌ”レベルでφ0,1 ，φE は“Ｈ”となる。
ば、アレイＢのワード線Ｗ0 が選択された場合、ビット
線ＢＬ0 〜ＢＬ2 のうち、ＢＬ0 ，ＢＬ1 とＷ0 の交点
に存在するメモリセルデータがＢＬ0 ，ＢＬ1 に読み出
される。このとき、アレイＢのクロックφ0,1 ，φ2 ，
φE のうちφ0,1 ，φE のみ“Ｈ”レベルを保ち、φ2
は“Ｌ”レベルを保つ。アレイＡに関しても、φ2 のみ
“Ｌ”レベルでφ0,1 ，φE は“Ｈ”となる。
【００２１】従って、ＢＬ0 ，ＢＬ2 がフォールデッド
ＢＬを構成し、φE ，φ0.1 の制御クロックでＯＮ・Ｏ
ＦＦするトランジスタＴA ，ＴC がＯＮし、アレイＢの
右側のフォールデッドＢＬ方式のＳＡでＢＬ0 ，ＢＬ2
の差を増幅する。このとき、ＢＬ2 はリファレンスのビ
ット線となる。
ＢＬを構成し、φE ，φ0.1 の制御クロックでＯＮ・Ｏ
ＦＦするトランジスタＴA ，ＴC がＯＮし、アレイＢの
右側のフォールデッドＢＬ方式のＳＡでＢＬ0 ，ＢＬ2
の差を増幅する。このとき、ＢＬ2 はリファレンスのビ
ット線となる。
【００２２】また、ＢＬ1 に読み出されるセルデータ
は、アレイＢの左のφ0,1 、アレイＡの右のφ0,1 が
“Ｈ”レベルとなり、トランジスタＴD ，ＴE がＯＮす
ることによりビット線ＢＬ4 とペアを組み、アレイＢの
ＢＬ1 とアレイＡのＢＬ4 でオープンＢＬを構成し、Ｂ
Ｌ4 がリファレンスＢＬとなり、アレイＡ，Ｂの間のＳ
Ａでセンスし増幅する。
は、アレイＢの左のφ0,1 、アレイＡの右のφ0,1 が
“Ｈ”レベルとなり、トランジスタＴD ，ＴE がＯＮす
ることによりビット線ＢＬ4 とペアを組み、アレイＢの
ＢＬ1 とアレイＡのＢＬ4 でオープンＢＬを構成し、Ｂ
Ｌ4 がリファレンスＢＬとなり、アレイＡ，Ｂの間のＳ
Ａでセンスし増幅する。
【００２３】同様にＷ1 が選択された時、φE ＝φ0,1
＝“Ｈ”、φ2 ＝“Ｌ”で、同様の動作をする。また、
Ｗ2 が選択された時は、ＢＬ0 とＢＬ2 にセルデータが
読み出され、φ2 ＝φE ＝“Ｈ”でφ0,1 ＝“Ｌ”とな
り、ＢＬ0 とＢＬ1 でフォールデッドＢＬを構成し、ア
レイＢの右側のＳＡで増幅し、ＢＬ2 とアレイＡのＢＬ
3 でオープンＢＬを構成し、アレイＡ，Ｂ間のＳＡで増
幅する。
＝“Ｈ”、φ2 ＝“Ｌ”で、同様の動作をする。また、
Ｗ2 が選択された時は、ＢＬ0 とＢＬ2 にセルデータが
読み出され、φ2 ＝φE ＝“Ｈ”でφ0,1 ＝“Ｌ”とな
り、ＢＬ0 とＢＬ1 でフォールデッドＢＬを構成し、ア
レイＢの右側のＳＡで増幅し、ＢＬ2 とアレイＡのＢＬ
3 でオープンＢＬを構成し、アレイＡ，Ｂ間のＳＡで増
幅する。
【００２４】このように本実施例は、選択したワード線
の位置によりフォールデッドＢＬとオープンＢＬの位置
が変わる。そして、上記動作により本実施例は、前述し
たフォールデッドＢＬ方式とオープンＢＬ方式の各々の
欠点を克服するすることができる。
の位置によりフォールデッドＢＬとオープンＢＬの位置
が変わる。そして、上記動作により本実施例は、前述し
たフォールデッドＢＬ方式とオープンＢＬ方式の各々の
欠点を克服するすることができる。
【００２５】なお、ダミーワード線／ＤＷ0 〜／ＤＷ2
は、各々Ｗ0 ＝“Ｈ”のとき／ＤＷ0 ＝“Ｌ”となり、
Ｗ1 ＝“Ｈ”のとき／ＤＷ1 ＝“Ｌ”となり、Ｗ2 ＝
“Ｈ”のとき／ＤＷ2 ＝“Ｌ”となる逆相ＤＷＬ方式の
例を示している。このダミーワード線は無くてもよい
し、順相ＤＷＬでもよい。
は、各々Ｗ0 ＝“Ｈ”のとき／ＤＷ0 ＝“Ｌ”となり、
Ｗ1 ＝“Ｈ”のとき／ＤＷ1 ＝“Ｌ”となり、Ｗ2 ＝
“Ｈ”のとき／ＤＷ2 ＝“Ｌ”となる逆相ＤＷＬ方式の
例を示している。このダミーワード線は無くてもよい
し、順相ＤＷＬでもよい。
【００２６】図２は本実施例に用いられるメモリセルの
一例を示す平面図で、図３は図２の矢視Ａ−Ａ′断面図
である。図中１０は基板、１１は拡散層、１２はワード
線（１２′は通過ワード線）、１３はストレージノー
ド、１４はプレート電極、１５はビット線、１６はビッ
ト線コンタクト、１７はストレージノードコンタクトを
示している。
一例を示す平面図で、図３は図２の矢視Ａ−Ａ′断面図
である。図中１０は基板、１１は拡散層、１２はワード
線（１２′は通過ワード線）、１３はストレージノー
ド、１４はプレート電極、１５はビット線、１６はビッ
ト線コンタクト、１７はストレージノードコンタクトを
示している。
【００２７】通常のフォールデッドＢＬ用メモリセル
は、図中のビット線コンタクト１６と左右の次のビット
線コンタクト１６間にはワード線１２が４本通るのであ
るが、本実施例はそれを３本にすればよい。このセルは
スタック型のメモリセルで、プレート電極形成後にビッ
ト線を形成する方式の例である。このセルばかりでな
く、他のセルに代用しても同様であるが、ワード線の本
数が少ない分だけ、メモリセル面積は縮小できる。ま
た、ストレージノード１３の形状は、これに限らずどの
形でもよいし、ＢＬ形成後にプレート形成するセルでも
よいし、トレンチの穴を掘るセルでもよい。 （実施例２）図４は、本発明の第２の実施例の回路構成
を示す図である。基本動作は、第１の実施例とほぼ同じ
である。第１の実施例との違いは、フォールデッドＢＬ
用のビット線とオープンＢＬ用のビット線の位置が異な
る点である。
は、図中のビット線コンタクト１６と左右の次のビット
線コンタクト１６間にはワード線１２が４本通るのであ
るが、本実施例はそれを３本にすればよい。このセルは
スタック型のメモリセルで、プレート電極形成後にビッ
ト線を形成する方式の例である。このセルばかりでな
く、他のセルに代用しても同様であるが、ワード線の本
数が少ない分だけ、メモリセル面積は縮小できる。ま
た、ストレージノード１３の形状は、これに限らずどの
形でもよいし、ＢＬ形成後にプレート形成するセルでも
よいし、トレンチの穴を掘るセルでもよい。 （実施例２）図４は、本発明の第２の実施例の回路構成
を示す図である。基本動作は、第１の実施例とほぼ同じ
である。第１の実施例との違いは、フォールデッドＢＬ
用のビット線とオープンＢＬ用のビット線の位置が異な
る点である。
【００２８】即ち本実施例では、例えばアレイＢのＷ0
又はＷ1 選択時、φ0,1 が“Ｈ”，φ2 が“Ｌ”のた
め、ＢＬ0 とＢＬ2 でフォールデッドＢＬを構成し、Ｂ
Ｌ1 とアレイＡのＢＬ6 でオープンＢＬを構成する。ま
た、Ｗ2 選択時、φ2 が“Ｈ”，φ0,1 が“Ｌ”のた
め、ＢＬ1 とＢＬ3 でフォールデッドＢＬを構成し、Ｂ
Ｌ5 とＢＬ2 でオープンＢＬを構成する。
又はＷ1 選択時、φ0,1 が“Ｈ”，φ2 が“Ｌ”のた
め、ＢＬ0 とＢＬ2 でフォールデッドＢＬを構成し、Ｂ
Ｌ1 とアレイＡのＢＬ6 でオープンＢＬを構成する。ま
た、Ｗ2 選択時、φ2 が“Ｈ”，φ0,1 が“Ｌ”のた
め、ＢＬ1 とＢＬ3 でフォールデッドＢＬを構成し、Ｂ
Ｌ5 とＢＬ2 でオープンＢＬを構成する。
【００２９】このように本実施例では、Ｗ0 ，Ｗ1 とＷ
2 でビット線の位置が１つシフトする形となり、常にフ
ォールデッドＢＬ対の間にオープンＢＬのＢＬが挟まれ
るようになる。これは、フォールデッドＢＬ対から見る
と、２つのＢＬの間に他のオープンのＢＬが入るために
イントラノイズがなくなることになる。さらに、オープ
ンＢＬからみると、両側にフォールデッドＢＬ対がくる
ので、フォールデッドＢＬ対の信号がＳＡで増幅される
ノイズはこの対が互いに“Ｈ”，“Ｌ”又は“Ｌ”，
“Ｈ”のどちらかとなり、これによりオープンＢＬのＢ
Ｌに受けるＳＡ増幅時のノイズδ2 はキャンセルでき
る。
2 でビット線の位置が１つシフトする形となり、常にフ
ォールデッドＢＬ対の間にオープンＢＬのＢＬが挟まれ
るようになる。これは、フォールデッドＢＬ対から見る
と、２つのＢＬの間に他のオープンのＢＬが入るために
イントラノイズがなくなることになる。さらに、オープ
ンＢＬからみると、両側にフォールデッドＢＬ対がくる
ので、フォールデッドＢＬ対の信号がＳＡで増幅される
ノイズはこの対が互いに“Ｈ”，“Ｌ”又は“Ｌ”，
“Ｈ”のどちらかとなり、これによりオープンＢＬのＢ
Ｌに受けるＳＡ増幅時のノイズδ2 はキャンセルでき
る。
【００３０】従って本実施例では、先に説明した第１の
実施例と同様の効果が得られるのは勿論のこと、ノイズ
を有効に低減できる利点がある。 （実施例３）図５は、本発明の第３の実施例の回路構成
を示す図である。この実施例は、第２の実施例におい
て、アレイＢの右，アレイＡの左はフォールデッドＢＬ
方式用のＳＡで、アレイＡ，Ｂ間のＳＡはオープンＢＬ
方式用のＳＡとフォールデッドとオープンのＢＬ方式の
ＳＡが各々別の位置に集まっていたものを、２つのアレ
イ間にオープンＢＬとフォールデッドＢＬ用のＳＡを一
個づつ、交互に配置したものである。
実施例と同様の効果が得られるのは勿論のこと、ノイズ
を有効に低減できる利点がある。 （実施例３）図５は、本発明の第３の実施例の回路構成
を示す図である。この実施例は、第２の実施例におい
て、アレイＢの右，アレイＡの左はフォールデッドＢＬ
方式用のＳＡで、アレイＡ，Ｂ間のＳＡはオープンＢＬ
方式用のＳＡとフォールデッドとオープンのＢＬ方式の
ＳＡが各々別の位置に集まっていたものを、２つのアレ
イ間にオープンＢＬとフォールデッドＢＬ用のＳＡを一
個づつ、交互に配置したものである。
【００３１】このような構成であれば、第２の実施例で
はフォールデッドＢＬ側のφ2 ，φ0,1 のクロックが入
るトランジスタの数がビット線４個と５個を多いのに対
して、本実施例ではビット線１本に１個のトランジスタ
とすることができる。またこの実施例例では、オープン
とフォールデッド各々のセンス動作を分けるために、φ
0,1 とφ2 をφF0,1，φF2とφOP0,1 ，φOP2 とのクロ
ックに分けてある。なお、他の効果は第２の実施例と同
じである。 （実施例４）第６図は、本発明の第４の実施例の回路構
成を示す図である。この実施例は、第１〜第３の実施例
とは異なり、選択したワード線の位置に拘らず、フォー
ルデッドＢＬ用のビット線とオープンＢＬ用のビット線
の位置を固定としたものである。即ち、ＢＬ0 ，ＢＬ2
はフォールデッドＢＬ対となり、ＢＬ1 とＢＬ4 はオー
プンＢＬ対となる。
はフォールデッドＢＬ側のφ2 ，φ0,1 のクロックが入
るトランジスタの数がビット線４個と５個を多いのに対
して、本実施例ではビット線１本に１個のトランジスタ
とすることができる。またこの実施例例では、オープン
とフォールデッド各々のセンス動作を分けるために、φ
0,1 とφ2 をφF0,1，φF2とφOP0,1 ，φOP2 とのクロ
ックに分けてある。なお、他の効果は第２の実施例と同
じである。 （実施例４）第６図は、本発明の第４の実施例の回路構
成を示す図である。この実施例は、第１〜第３の実施例
とは異なり、選択したワード線の位置に拘らず、フォー
ルデッドＢＬ用のビット線とオープンＢＬ用のビット線
の位置を固定としたものである。即ち、ＢＬ0 ，ＢＬ2
はフォールデッドＢＬ対となり、ＢＬ1 とＢＬ4 はオー
プンＢＬ対となる。
【００３２】このような構成であっても、メモリセルの
縮小及びセンスアンプピッチの緩和が可能で、しかもフ
ォールデッドＢＬ対の間にオープンＢＬが入るため、ノ
イズが低下する。他の実施例と異なる点は図に示すよう
に、オープンＢＬ上はＷＬの交点に必ずセルが存在し、
フォールデッドＢＬ上はＷＬの交点の半分にメモリセル
が存在することである。このようなアレイ構成でも、従
来のフォールデッドＢＬのメモリセルに比べメモリセル
面積の縮小が可能となる。 （実施例５）図７は、本発明の第５の実施例の回路構成
を示す図である。この実施例は、第１〜第４の実施例よ
りも、ＷＬとＢＬの交点に対するメモリセルの数を増加
させた例である。その分、ＢＬ８本に３個のＳＡが必要
となるが、従来のリラックス・オープンＢＬ方式よりＳ
Ａピッチが緩和できる。 （実施例６）図８は、本発明の第６の実施例に係わるＤ
ＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，
Ｂ）の例を示している。ＷA0〜ＷA2，ＷB0〜ＷB2はワー
ド線、／ＤＷA0〜／ＤＷA2，／ＤＷB0〜／ＤＷB2はダミ
ーワード線、ＳＡはセンスアンプ、φA1，φA0,2，
φAE，φBE，φB1,2，φB0，φC0，φC1,2，φCE，
φDE，φD0,2，φD1，φY1，φY0,2，φYE，φX1，φ
X0,2，φXEはクロック、ＢＬA ，／ＢＬA ，ＢＬB ，／
ＢＬB ，ＢＬ0 〜ＢＬ5 はビット線である。
縮小及びセンスアンプピッチの緩和が可能で、しかもフ
ォールデッドＢＬ対の間にオープンＢＬが入るため、ノ
イズが低下する。他の実施例と異なる点は図に示すよう
に、オープンＢＬ上はＷＬの交点に必ずセルが存在し、
フォールデッドＢＬ上はＷＬの交点の半分にメモリセル
が存在することである。このようなアレイ構成でも、従
来のフォールデッドＢＬのメモリセルに比べメモリセル
面積の縮小が可能となる。 （実施例５）図７は、本発明の第５の実施例の回路構成
を示す図である。この実施例は、第１〜第４の実施例よ
りも、ＷＬとＢＬの交点に対するメモリセルの数を増加
させた例である。その分、ＢＬ８本に３個のＳＡが必要
となるが、従来のリラックス・オープンＢＬ方式よりＳ
Ａピッチが緩和できる。 （実施例６）図８は、本発明の第６の実施例に係わるＤ
ＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，
Ｂ）の例を示している。ＷA0〜ＷA2，ＷB0〜ＷB2はワー
ド線、／ＤＷA0〜／ＤＷA2，／ＤＷB0〜／ＤＷB2はダミ
ーワード線、ＳＡはセンスアンプ、φA1，φA0,2，
φAE，φBE，φB1,2，φB0，φC0，φC1,2，φCE，
φDE，φD0,2，φD1，φY1，φY0,2，φYE，φX1，φ
X0,2，φXEはクロック、ＢＬA ，／ＢＬA ，ＢＬB ，／
ＢＬB ，ＢＬ0 〜ＢＬ5 はビット線である。
【００３３】アレイＢの右端，アレイＡの左端はフォー
ルデッドＢＬ方式のセンスアンプ（ＳＡ）で、アレイＢ
の右端のＳＡはさらに右のセルアレイとＳＡを共有して
いるシェアドＳＡ方式であり、アレイＡの左端のＳＡは
さらに左のセルアレイとＳＡを共有しているシェアドＳ
Ａ方式である。
ルデッドＢＬ方式のセンスアンプ（ＳＡ）で、アレイＢ
の右端のＳＡはさらに右のセルアレイとＳＡを共有して
いるシェアドＳＡ方式であり、アレイＡの左端のＳＡは
さらに左のセルアレイとＳＡを共有しているシェアドＳ
Ａ方式である。
【００３４】アレイＡ，Ｂ間のセンスアンプは、アレイ
Ｂのワード線が選択された場合は、３本１組のビット線
のうちメモリセルがある１本のビット線と、残りフォー
ルデッドＢＬを組むビット線対のうちリファレンス側の
ビット線を同時にリファレンスＢＬとして対を組み、フ
ォールデッドＢＬとしてＳＡ動作し、メモリセルにデー
タを再書込みする場合、リファレンスＢＬを切り離し、
アレイＡの３本のビット線対のうちの１本と逆にペアを
組みオープンＢＬ方式として動作する。この動作によ
り、読み出し時にはオープンＢＬ特有のワード線を介し
たノイズは起こらず、フォールデッドＢＬの長所である
非選択ＷＬを介したノイズをキャンセルできる方式と同
じになりノイズの低減がはかれる。
Ｂのワード線が選択された場合は、３本１組のビット線
のうちメモリセルがある１本のビット線と、残りフォー
ルデッドＢＬを組むビット線対のうちリファレンス側の
ビット線を同時にリファレンスＢＬとして対を組み、フ
ォールデッドＢＬとしてＳＡ動作し、メモリセルにデー
タを再書込みする場合、リファレンスＢＬを切り離し、
アレイＡの３本のビット線対のうちの１本と逆にペアを
組みオープンＢＬ方式として動作する。この動作によ
り、読み出し時にはオープンＢＬ特有のワード線を介し
たノイズは起こらず、フォールデッドＢＬの長所である
非選択ＷＬを介したノイズをキャンセルできる方式と同
じになりノイズの低減がはかれる。
【００３５】さらに、オープンＢＬ方式でリストアする
ために、通常のリストア，ビット線のイコライズが可能
となる。同様に、アレイＡのワード線が選択されても、
読み出し時はアレイＡのビット線をリファレンスとし
て、書き込み時はアレイＢのビット線とアレイＡのビッ
ト線が対となり、オープンＢＬ方式と同様にリストアで
きる。
ために、通常のリストア，ビット線のイコライズが可能
となる。同様に、アレイＡのワード線が選択されても、
読み出し時はアレイＡのビット線をリファレンスとし
て、書き込み時はアレイＢのビット線とアレイＡのビッ
ト線が対となり、オープンＢＬ方式と同様にリストアで
きる。
【００３６】セルアレイは、第１の実施例と同様に、ワ
ード線とビット線の交点の数の２／３にメモリセルを配
置したもので、従来の交点の数とメモリセルの数の等し
いオープンＢＬ方式よりはメモリセル数が少ないが、交
点の数の半分のメモリセルの数のフォールデッドＢＬ方
式よりメモリセルの数が多いため、フォールデッドＢＬ
方式に比べ大幅にメモリセルの面積を縮小できる。ま
た、本実施例におけるセンスアンプのピッチは、第１の
実施例と同様にビット線（ＢＬ）の３本に１個のセンス
アンプ（ＳＡ）を配置すればよく、オープンＢＬ方式に
比べ、大幅にＳＡの設計ルールを緩和できる。
ード線とビット線の交点の数の２／３にメモリセルを配
置したもので、従来の交点の数とメモリセルの数の等し
いオープンＢＬ方式よりはメモリセル数が少ないが、交
点の数の半分のメモリセルの数のフォールデッドＢＬ方
式よりメモリセルの数が多いため、フォールデッドＢＬ
方式に比べ大幅にメモリセルの面積を縮小できる。ま
た、本実施例におけるセンスアンプのピッチは、第１の
実施例と同様にビット線（ＢＬ）の３本に１個のセンス
アンプ（ＳＡ）を配置すればよく、オープンＢＬ方式に
比べ、大幅にＳＡの設計ルールを緩和できる。
【００３７】このように本実施例においては、従来のフ
ォールデッドＢＬ方式のセルサイズが大きい問題点と、
従来のオープンＢＬ方式の問題点であるセンスアンプの
ピッチが厳しいこととノイズが大きいことの２点の計３
点の互いの最大の欠点を克服することができる。
ォールデッドＢＬ方式のセルサイズが大きい問題点と、
従来のオープンＢＬ方式の問題点であるセンスアンプの
ピッチが厳しいこととノイズが大きいことの２点の計３
点の互いの最大の欠点を克服することができる。
【００３８】次に、本実施例の動作を説明する。図８の
回路に対して図９（ａ）（ｂ）（ｃ）は各々、アレイＢ
内の３種類のワード線ＷA0，ＷA1，ＷA2が選択された時
のタイミングチャートを示している。
回路に対して図９（ａ）（ｂ）（ｃ）は各々、アレイＢ
内の３種類のワード線ＷA0，ＷA1，ＷA2が選択された時
のタイミングチャートを示している。
【００３９】図９（ａ）において、ＷA0が選択されたケ
ースを考える。このとき、３本で１組のビット線におい
て、ＢＬ0 ，ＢＬ1 にはデータが読み出され、ＢＬ2 は
リファレンスＢＬとなる。このとき、φA1，φB1,2は
“Ｌ”でφAE，φA0,2，φBE，φB0は“Ｈ”であるた
め、ＢＬ1 とＢＬ2 の電位が（アレイＢ）の右側のＳＡ
と接続されたフォールデッドＢＬのＳＡを構成する。こ
のとき、ＢＬ1 はセルデータ，ＢＬ2 はリファレンスデ
ータとなる。同時に、ＢＬ0 とＢＬ2 のデータが（アレ
イＢ）の左側のＳＡと接続され、フォールデッドＢＬの
ＳＡを構成し、ＢＬ0 はセルデータ、ＢＬ2 は右のＳＡ
と共用したリファレンスデータとなる。
ースを考える。このとき、３本で１組のビット線におい
て、ＢＬ0 ，ＢＬ1 にはデータが読み出され、ＢＬ2 は
リファレンスＢＬとなる。このとき、φA1，φB1,2は
“Ｌ”でφAE，φA0,2，φBE，φB0は“Ｈ”であるた
め、ＢＬ1 とＢＬ2 の電位が（アレイＢ）の右側のＳＡ
と接続されたフォールデッドＢＬのＳＡを構成する。こ
のとき、ＢＬ1 はセルデータ，ＢＬ2 はリファレンスデ
ータとなる。同時に、ＢＬ0 とＢＬ2 のデータが（アレ
イＢ）の左側のＳＡと接続され、フォールデッドＢＬの
ＳＡを構成し、ＢＬ0 はセルデータ、ＢＬ2 は右のＳＡ
と共用したリファレンスデータとなる。
【００４０】セルデータが十分読み出された後、φAE，
φA0,2，φBE，φB0は“Ｌ”レベルとなり左右のＳＡは
活性化され、ＢＬA ，／ＢＬA ，ＢＬB ，／ＢＬB の電
位差が増幅される。ある程度増幅した後に読み出したデ
ータをメモリセルにリストア（再書込み）するために、
右のフォールデッドＢＬ方式のＳＡのデータは、φAE，
φA0,2が再度“Ｈ”レベルとなり、ＢＬ1 ，ＢＬ2 が再
びビット線対を構成し、ＷA0とＢＬ1 の交点のメモリセ
ルにデータが再書込みされる。その後、ＷA0が下がりＢ
Ｌ1 ，ＢＬ2 をソートすることによりＢＬはイコライズ
される。
φA0,2，φBE，φB0は“Ｌ”レベルとなり左右のＳＡは
活性化され、ＢＬA ，／ＢＬA ，ＢＬB ，／ＢＬB の電
位差が増幅される。ある程度増幅した後に読み出したデ
ータをメモリセルにリストア（再書込み）するために、
右のフォールデッドＢＬ方式のＳＡのデータは、φAE，
φA0,2が再度“Ｈ”レベルとなり、ＢＬ1 ，ＢＬ2 が再
びビット線対を構成し、ＷA0とＢＬ1 の交点のメモリセ
ルにデータが再書込みされる。その後、ＷA0が下がりＢ
Ｌ1 ，ＢＬ2 をソートすることによりＢＬはイコライズ
される。
【００４１】次に、左のフォールデッドＢＬを構成した
ＳＡのデータは、ＢＬ2 が右のＳＡで利用されていて右
のＳＡと同様なことはできないので、左のＳＡのアレイ
Ｂ側のφBEとアレイＡ側のφCEが“Ｈ”レベルとなり、
左右のアレイのビット線ＢＬ0 ，ＢＬ5 で対をなすオー
プンＢＬのＳＡを構成し、ＳＡのＢＬB のデータをＢＬ
0 に通し、／ＢＬB のデータをＢＬ5 に通し、ＷA0とＢ
Ｌ0 の交点のメモリセルにデータを再書込みする。その
後、ＷA0が下がり、ＢＬ0 とＢＬ5 をソートしてＢＬを
イコライズする。
ＳＡのデータは、ＢＬ2 が右のＳＡで利用されていて右
のＳＡと同様なことはできないので、左のＳＡのアレイ
Ｂ側のφBEとアレイＡ側のφCEが“Ｈ”レベルとなり、
左右のアレイのビット線ＢＬ0 ，ＢＬ5 で対をなすオー
プンＢＬのＳＡを構成し、ＳＡのＢＬB のデータをＢＬ
0 に通し、／ＢＬB のデータをＢＬ5 に通し、ＷA0とＢ
Ｌ0 の交点のメモリセルにデータを再書込みする。その
後、ＷA0が下がり、ＢＬ0 とＢＬ5 をソートしてＢＬを
イコライズする。
【００４２】このように読み出し時は、リファレンスＢ
Ｌ共用のフォールデッドＢＬとフォールデッドＢＬ構成
を取り、読み出し時のノイズをフォールデッドＢＬレベ
ルにし、リストア時はフォールデッドＢＬとオープンＢ
Ｌ構成をとり、再書込みとイコライズを実現する。図９
（ｂ）（ｃ）は他のＷＬであるＷA1，ＷA2を選択した場
合だが、メモリセルの位置がＷA0と異なるため、それに
応じてフォールデッドとオープンとなるＢＬの位置が、
ＢＬ0 ，ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ，ＢＬ5 の間
で変わるだけで、他の動作は同じとなる。 （実施例７）次に、本発明の別の実施例について説明す
る。
Ｌ共用のフォールデッドＢＬとフォールデッドＢＬ構成
を取り、読み出し時のノイズをフォールデッドＢＬレベ
ルにし、リストア時はフォールデッドＢＬとオープンＢ
Ｌ構成をとり、再書込みとイコライズを実現する。図９
（ｂ）（ｃ）は他のＷＬであるＷA1，ＷA2を選択した場
合だが、メモリセルの位置がＷA0と異なるため、それに
応じてフォールデッドとオープンとなるＢＬの位置が、
ＢＬ0 ，ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 ，ＢＬ5 の間
で変わるだけで、他の動作は同じとなる。 （実施例７）次に、本発明の別の実施例について説明す
る。
【００４３】前述したようにオープンＢＬ方式とフォー
ルデッドＢＬ方式を組み合わせた場合、ダミーセルの選
択と、ＳＡとセルアレイのビット線の切り換えに３相ク
ロックが必要であり、単純に２進数の信号で制御するこ
とはできない。これらの制御を行うには、３進数の最下
位ビットを利用すればよい。そこで本実施例では、２進
数から３進数の最下位ビットを作り出す回路を構成し
た。
ルデッドＢＬ方式を組み合わせた場合、ダミーセルの選
択と、ＳＡとセルアレイのビット線の切り換えに３相ク
ロックが必要であり、単純に２進数の信号で制御するこ
とはできない。これらの制御を行うには、３進数の最下
位ビットを利用すればよい。そこで本実施例では、２進
数から３進数の最下位ビットを作り出す回路を構成し
た。
【００４４】従来、２進数を入力としてこれを３で割っ
た時の余りを３進数で出力するような論理回路は存在し
ない。これを実現するには、例えばｎ桁の２進数を３で
割った余りは３進数で表されるが２と３は素数であるた
め、ｎ桁全部の信号データがないと出力が分からない。
４桁の２進数Ａ3 Ａ2 Ａ1 Ａ0 （２）を考えると、３進
数｛０，１，２｝をＸ0 ，Ｘ1 ，Ｘ2 のいずれかが
“１”となると表すと、下記の（表１）のように対応す
る。
た時の余りを３進数で出力するような論理回路は存在し
ない。これを実現するには、例えばｎ桁の２進数を３で
割った余りは３進数で表されるが２と３は素数であるた
め、ｎ桁全部の信号データがないと出力が分からない。
４桁の２進数Ａ3 Ａ2 Ａ1 Ａ0 （２）を考えると、３進
数｛０，１，２｝をＸ0 ，Ｘ1 ，Ｘ2 のいずれかが
“１”となると表すと、下記の（表１）のように対応す
る。
【００４５】
【表１】 例えばＸ0 ＝１、即ち３で割った余りが０となる式は下
記の（式１）となり、その回路図は図２０のように複雑
となる。
記の（式１）となり、その回路図は図２０のように複雑
となる。
【００４６】
【数１】
【００４７】そして、このような回路がＸ1 ，Ｘ2 に対
しても必要となる。従って、２進数の桁数が大きい場
合、回路は益々複雑になり、その実現が難しいという問
題があった。なお、従来のＤＲＡＭには勿論このような
回路は不用であった。
しても必要となる。従って、２進数の桁数が大きい場
合、回路は益々複雑になり、その実現が難しいという問
題があった。なお、従来のＤＲＡＭには勿論このような
回路は不用であった。
【００４８】ところが、前述した実施例の図１，図４，
図５，図８の回路において、選択したワード線がＷＬ
0 ，ＷＬ1 ，ＷＬ2 ，〜，ＷＬ256 あったとして、ＷＬ
i （ｉ＝０〜２５６）のｉを３で割った余りが０，１の
時は、例えば図１のφ0,1 を”Ｈ”レベル、余りが２の
時はφ2 を”Ｈ”レベルにする必要があったが、従来の
方式では２５６＝２8 で入力が８ビットあり、この３で
割った余りを出す回路は複雑すぎて問題があるので現実
的ではない。
図５，図８の回路において、選択したワード線がＷＬ
0 ，ＷＬ1 ，ＷＬ2 ，〜，ＷＬ256 あったとして、ＷＬ
i （ｉ＝０〜２５６）のｉを３で割った余りが０，１の
時は、例えば図１のφ0,1 を”Ｈ”レベル、余りが２の
時はφ2 を”Ｈ”レベルにする必要があったが、従来の
方式では２５６＝２8 で入力が８ビットあり、この３で
割った余りを出す回路は複雑すぎて問題があるので現実
的ではない。
【００４９】そこで本実施例では、複数ビットの２進数
を最下位ビットから最上位ビットの中で最下位ビットか
ら２桁毎に分割し、各桁毎に３で割った時の余りを出す
回路を持ち、その出力であるを３進数をそのまま３進数
で足し算し、その３進数の最下位ビットを出力するよう
にしている。
を最下位ビットから最上位ビットの中で最下位ビットか
ら２桁毎に分割し、各桁毎に３で割った時の余りを出す
回路を持ち、その出力であるを３進数をそのまま３進数
で足し算し、その３進数の最下位ビットを出力するよう
にしている。
【００５０】図１１は、本実施例に係わる論理回路を示
す回路構成図である。この回路は、２進数Ａ7 Ａ6 Ａ5
Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２）を入力として、２桁毎に３
で割った余りを出力する回路Ａと、各々の回路Ａの３進
の出力（Ｂi0，Ｂi1，Ｂi2）の和を取りその結果の最下
位の出力を出す回路Ｂを用いて、まず多数桁の２進数を
２桁毎にグループ化して４つの３進数の出力 Ｂ0(3)（Ｂ02Ｂ01Ｂ00），Ｂ2(3)（Ｂ22Ｂ21Ｂ20） Ｂ4(3)（Ｂ42Ｂ41Ｂ40），Ｂ6(3)（Ｂ62Ｂ61Ｂ60） さらにその総和Ｂ0 ＋Ｂ2 ＋Ｂ4 ＋Ｂ6 を取り、その最下位ビットＹ2 （Ｙ22Ｙ21Ｙ20）を出し
ている。
す回路構成図である。この回路は、２進数Ａ7 Ａ6 Ａ5
Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２）を入力として、２桁毎に３
で割った余りを出力する回路Ａと、各々の回路Ａの３進
の出力（Ｂi0，Ｂi1，Ｂi2）の和を取りその結果の最下
位の出力を出す回路Ｂを用いて、まず多数桁の２進数を
２桁毎にグループ化して４つの３進数の出力 Ｂ0(3)（Ｂ02Ｂ01Ｂ00），Ｂ2(3)（Ｂ22Ｂ21Ｂ20） Ｂ4(3)（Ｂ42Ｂ41Ｂ40），Ｂ6(3)（Ｂ62Ｂ61Ｂ60） さらにその総和Ｂ0 ＋Ｂ2 ＋Ｂ4 ＋Ｂ6 を取り、その最下位ビットＹ2 （Ｙ22Ｙ21Ｙ20）を出し
ている。
【００５１】これにより、２進数Ａ7 Ａ6 Ａ5 Ａ4 Ａ3
Ａ2 Ａ1 Ａ0 （２）を３で割った余りとなる。これは、
２進数Ａ7 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２）を１０
進に直し、２桁毎にグループに分けると、 Ａ7 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２） ＝Ａ7 ・２7 ＋Ａ6 ・２6 ＋Ａ5 ・２5 ＋Ａ4 ・２4 ＋Ａ3 ・２3 ＋Ａ2 ・２2 ＋Ａ1 ・２1 ＋Ａ0 ・２0 （10） ＝（Ａ7 ・２＋Ａ6 ）・２6 ＋（Ａ5 ・２＋Ａ4 ）・２4 ＋（Ａ3 ・２＋Ａ2 ）・２2 ＋Ａ1 ・２＋Ａ0 （10） …（式２） のようになり、各グループ内の２進数の値を３進数に直
すと、 Ａ7 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２） ＝（Ｂ7 ・３＋Ｂ6 ）・４3 ＋（Ｂ5 ・３＋Ｂ4 ）・４2 ＋（Ｂ3 ・３＋Ｂ2 ）・４＋Ｂ1 ・３＋Ｂ0 …（式３） のようになる。
Ａ2 Ａ1 Ａ0 （２）を３で割った余りとなる。これは、
２進数Ａ7 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２）を１０
進に直し、２桁毎にグループに分けると、 Ａ7 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２） ＝Ａ7 ・２7 ＋Ａ6 ・２6 ＋Ａ5 ・２5 ＋Ａ4 ・２4 ＋Ａ3 ・２3 ＋Ａ2 ・２2 ＋Ａ1 ・２1 ＋Ａ0 ・２0 （10） ＝（Ａ7 ・２＋Ａ6 ）・２6 ＋（Ａ5 ・２＋Ａ4 ）・２4 ＋（Ａ3 ・２＋Ａ2 ）・２2 ＋Ａ1 ・２＋Ａ0 （10） …（式２） のようになり、各グループ内の２進数の値を３進数に直
すと、 Ａ7 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２） ＝（Ｂ7 ・３＋Ｂ6 ）・４3 ＋（Ｂ5 ・３＋Ｂ4 ）・４2 ＋（Ｂ3 ・３＋Ｂ2 ）・４＋Ｂ1 ・３＋Ｂ0 …（式３） のようになる。
【００５２】ここで、各グループ内の２進数を３進数に
直す時の関係は、 Ａ7 ・２＋Ａ6 ＝Ｂ7 ・３＋Ｂ6 Ａ5 ・２＋Ａ4 ＝Ｂ5 ・３＋Ｂ4 Ａ3 ・２＋Ａ2 ＝Ｂ3 ・３＋Ｂ2 Ａ1 ・２＋Ａ0 ＝Ｂ1 ・３＋Ｂ0 但し、Ｂｉ（ｉ＝０〜２）＝｛０，１，２｝ …（式４） と表される。よって、この２進数は、 Ａ7 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２） ＝（Ｂ7 ・３＋Ｂ6 ）（３＋１）3 ＋（Ｂ5 ・３＋Ｂ4 ）（３＋１）2 +(B3 ・３＋Ｂ2 ）（３＋１）1 ＋（Ｂ1 ・３＋Ｂ0 ） …（式５） のように表される。ここで、 （３＋１）n ＝３n ＋ nＣn-1 ３n ＋……＋ nＣ1 ３n ＋１ ＝３Ｋ＋１（Ｋ＝整数） …（式６） である。（式６）の関係より結果として、 （３＋１）n ＝３Ｋ’＋（Ｂ6 ＋Ｂ4 ＋Ｂ2 ＋Ｂ0 ） …（式７） となり、２進数を３で割った余りは（式７）に示すよう
にＢ6 ＋Ｂ4 ＋Ｂ2 ＋Ｂ0 の和の下１桁に等しくなる。
つまり、２進数Ａ7 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0
（２）を３で割った余りは、３進数の和Ｂ6 ＋Ｂ4 ＋Ｂ
2 ＋Ｂ0 （３）を３で割った余りとなる。（式４）にお
いて、Ａ1 ＋Ａ0 ＝Ｂ1 ・３＋Ｂ0 の関係は、下記の
（表２）のようになり、さらにＢ00，Ｂ01，Ｂ02は下記
の（式８）のようになる。
直す時の関係は、 Ａ7 ・２＋Ａ6 ＝Ｂ7 ・３＋Ｂ6 Ａ5 ・２＋Ａ4 ＝Ｂ5 ・３＋Ｂ4 Ａ3 ・２＋Ａ2 ＝Ｂ3 ・３＋Ｂ2 Ａ1 ・２＋Ａ0 ＝Ｂ1 ・３＋Ｂ0 但し、Ｂｉ（ｉ＝０〜２）＝｛０，１，２｝ …（式４） と表される。よって、この２進数は、 Ａ7 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２） ＝（Ｂ7 ・３＋Ｂ6 ）（３＋１）3 ＋（Ｂ5 ・３＋Ｂ4 ）（３＋１）2 +(B3 ・３＋Ｂ2 ）（３＋１）1 ＋（Ｂ1 ・３＋Ｂ0 ） …（式５） のように表される。ここで、 （３＋１）n ＝３n ＋ nＣn-1 ３n ＋……＋ nＣ1 ３n ＋１ ＝３Ｋ＋１（Ｋ＝整数） …（式６） である。（式６）の関係より結果として、 （３＋１）n ＝３Ｋ’＋（Ｂ6 ＋Ｂ4 ＋Ｂ2 ＋Ｂ0 ） …（式７） となり、２進数を３で割った余りは（式７）に示すよう
にＢ6 ＋Ｂ4 ＋Ｂ2 ＋Ｂ0 の和の下１桁に等しくなる。
つまり、２進数Ａ7 Ａ6 Ａ5 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0
（２）を３で割った余りは、３進数の和Ｂ6 ＋Ｂ4 ＋Ｂ
2 ＋Ｂ0 （３）を３で割った余りとなる。（式４）にお
いて、Ａ1 ＋Ａ0 ＝Ｂ1 ・３＋Ｂ0 の関係は、下記の
（表２）のようになり、さらにＢ00，Ｂ01，Ｂ02は下記
の（式８）のようになる。
【００５３】
【表２】
【００５４】
【数２】
【００５５】従って（式４）に示す関係は、図１２に示
すように（これは図１１の回路Ａに等しい）２進数を３
進数に変えた時の最下位ビットを出力する回路となる。
さらに、Ｂ6 ＋Ｂ4 ＋Ｂ2 ＋Ｂ0 の足し算の最下位ビッ
トを出力する回路は、（Ｂ6 ＋Ｂ4 ）＋（Ｂ2 ＋Ｂ0 ）
の２つの３進数の足し算の足し算、即ち図１３に示す回
路（これも図１１の回路Ｂに等しい）を２段組合せたも
のとなる。
すように（これは図１１の回路Ａに等しい）２進数を３
進数に変えた時の最下位ビットを出力する回路となる。
さらに、Ｂ6 ＋Ｂ4 ＋Ｂ2 ＋Ｂ0 の足し算の最下位ビッ
トを出力する回路は、（Ｂ6 ＋Ｂ4 ）＋（Ｂ2 ＋Ｂ0 ）
の２つの３進数の足し算の足し算、即ち図１３に示す回
路（これも図１１の回路Ｂに等しい）を２段組合せたも
のとなる。
【００５６】また、３進数の足し算結果の１の位を出力
する回路において、 Ｂ2(3)（Ｂ22Ｂ21Ｂ20）＋Ｂ0(3)（Ｂ02Ｂ01Ｂ00） の和の１の位の出力Ｙ0(3)（Ｙ02Ｙ01Ｙ00）の真理値表
は下記の（表３）のようになり、Ｙ02，Ｙ01，Ｙ00は下
記の（式９）のようになる。
する回路において、 Ｂ2(3)（Ｂ22Ｂ21Ｂ20）＋Ｂ0(3)（Ｂ02Ｂ01Ｂ00） の和の１の位の出力Ｙ0(3)（Ｙ02Ｙ01Ｙ00）の真理値表
は下記の（表３）のようになり、Ｙ02，Ｙ01，Ｙ00は下
記の（式９）のようになる。
【００５７】
【表３】
【００５８】
【数３】
【００５９】また、２進数が奇数桁の場合は、図１４に
示すように上位側の３桁の２進数の３で割った余りを出
す回路を用いればよい。ここで、Ａ8 Ａ7 Ａ6 とＢ60Ｂ
61Ｂ60の関係を示す真理値表を下記の（表４）に示し、
さらにＢ60，Ｂ61，Ｂ60の計算式を下記の（式１０）に
示す。
示すように上位側の３桁の２進数の３で割った余りを出
す回路を用いればよい。ここで、Ａ8 Ａ7 Ａ6 とＢ60Ｂ
61Ｂ60の関係を示す真理値表を下記の（表４）に示し、
さらにＢ60，Ｂ61，Ｂ60の計算式を下記の（式１０）に
示す。
【００６０】
【表４】
【００６１】
【数４】
【００６２】そして、例えば９桁の２進数では、図１４
の回路Ｃを用いて図１５に示すような構成としてもよい
し、図１６に示すようにダミーの桁を利用して前述の回
路Ａ，Ｂだけで構成してもよい。
の回路Ｃを用いて図１５に示すような構成としてもよい
し、図１６に示すようにダミーの桁を利用して前述の回
路Ａ，Ｂだけで構成してもよい。
【００６３】図１７は、前述した第１の実施例に示した
回路のクロックφ0,1 ，φ2 を作る回路の入力として、
この第７の実施例の３で割った余りを出す論理回路を適
用した場合の例を示す。ここで、ＢＬＯＣＫｉは各クロ
ックφ0,1 ，φ2 毎に異ならせることができる。このよ
うにすることにより、より小さな回路で容易に第１の実
施例が実現できる。勿論これは、他の実施例である図
４，図５，図８等にも利用できる。さらに、この３進回
路はダミーワード線の選択にも用いる。
回路のクロックφ0,1 ，φ2 を作る回路の入力として、
この第７の実施例の３で割った余りを出す論理回路を適
用した場合の例を示す。ここで、ＢＬＯＣＫｉは各クロ
ックφ0,1 ，φ2 毎に異ならせることができる。このよ
うにすることにより、より小さな回路で容易に第１の実
施例が実現できる。勿論これは、他の実施例である図
４，図５，図８等にも利用できる。さらに、この３進回
路はダミーワード線の選択にも用いる。
【００６４】ここまでの説明では、２進数を２桁毎に分
けていたが、図１８に示すように、３で割った余りを４
桁の２進数の入力で実現した回路でも実現できる。さら
に、図１８に示すように通常のＣＭＯＳではなく、Ｘ
0 ，Ｘ1 ，Ｘ2 を各々他の回路（例えば、Ｘ0 は他のＸ
1 ，Ｘ2 ）にフィードバックさせラッチさせることによ
り、更に小さい回路で実現することもできる。
けていたが、図１８に示すように、３で割った余りを４
桁の２進数の入力で実現した回路でも実現できる。さら
に、図１８に示すように通常のＣＭＯＳではなく、Ｘ
0 ，Ｘ1 ，Ｘ2 を各々他の回路（例えば、Ｘ0 は他のＸ
1 ，Ｘ2 ）にフィードバックさせラッチさせることによ
り、更に小さい回路で実現することもできる。
【００６５】図１９の例は図１８の出力の和の下１桁を
出力する例で、通常の図１３の回路Ｂでなく、シフタを
用いて実現している。図１９において、（ａ）（ｂ）は
図１８と同様の回路で、（ｃ）はｐＭＯＳバレルシフ
タ、（ｄ）は（ｃ）の具体的回路構成を示している。ま
た、先の説明では２進数を２桁毎に分割していたが、 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２） ＝Ａ4 ・２4 ＋Ａ3 ・２3 ＋Ａ2 ・２2 ＋Ａ1 ・２1 ＋Ａ0 ＝（Ａ4 ・２＋Ａ3 ）・２3 ＋Ａ2 ・２2 ＋Ａ1 ・２1 ＋Ａ0 ＝２（Ａ4 ・２＋Ａ3 ）（３＋１）＋Ａ2 ・２2 ＋Ａ1 ・２1 ＋Ａ0 ＝２（Ｂ4 ・３＋Ｂ3 ）（３＋１）＋Ｂ2 ・９＋Ｂ1 ・３＋Ｂ0 ＝３Ｋ’＋（Ｂ3 ＋Ｂ3 ＋Ｂ0 ） …（式１１） になるように各々分割した最下位ビットが２2n-2（ｎは
自然数）の時は出力である３進数をそのまま３進数で足
し算し、２2n-1の時は出力を３進で２倍するか、又は出
力を２回３進数で足し算した合計の３進数の最下位とし
て求めることもできる。なお、下記の（表５）に、バレ
ルシフタの入力Ｘｉ，Ｙｉと出力とのＺ0 ，Ｚ1 ，Ｚ2
の関係を示しておく。
出力する例で、通常の図１３の回路Ｂでなく、シフタを
用いて実現している。図１９において、（ａ）（ｂ）は
図１８と同様の回路で、（ｃ）はｐＭＯＳバレルシフ
タ、（ｄ）は（ｃ）の具体的回路構成を示している。ま
た、先の説明では２進数を２桁毎に分割していたが、 Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 （２） ＝Ａ4 ・２4 ＋Ａ3 ・２3 ＋Ａ2 ・２2 ＋Ａ1 ・２1 ＋Ａ0 ＝（Ａ4 ・２＋Ａ3 ）・２3 ＋Ａ2 ・２2 ＋Ａ1 ・２1 ＋Ａ0 ＝２（Ａ4 ・２＋Ａ3 ）（３＋１）＋Ａ2 ・２2 ＋Ａ1 ・２1 ＋Ａ0 ＝２（Ｂ4 ・３＋Ｂ3 ）（３＋１）＋Ｂ2 ・９＋Ｂ1 ・３＋Ｂ0 ＝３Ｋ’＋（Ｂ3 ＋Ｂ3 ＋Ｂ0 ） …（式１１） になるように各々分割した最下位ビットが２2n-2（ｎは
自然数）の時は出力である３進数をそのまま３進数で足
し算し、２2n-1の時は出力を３進で２倍するか、又は出
力を２回３進数で足し算した合計の３進数の最下位とし
て求めることもできる。なお、下記の（表５）に、バレ
ルシフタの入力Ｘｉ，Ｙｉと出力とのＺ0 ，Ｚ1 ，Ｚ2
の関係を示しておく。
【００６６】
【表５】
【００６７】このように本実施例によれば、容易に２進
数を３で割った余りを出す回路が実現でき、その用途が
広げられる。特に、ＤＲＡＭの１つのセルアレイ内にオ
ープンＢＬ方式とフォールデッドＢＬ方式が混合する方
式に用いることができる。多数桁の２進数を３で割った
余りを出す場合、多数桁の入力全部から論理積の和を取
るのでは回路構成が複雑大規模化する。これに対し本実
施例では、最上位桁から最下位桁までを複数に分割し、
各々の桁の群内で３で割った余りを出し、その出力を３
進数の足し算することにより得られた値の最下位の３進
数が結果となるので、桁数が多くても簡易な回路構成で
３で割った余りが得られる。なお、本発明は上述した各
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で、種々変形して実施することができる。
数を３で割った余りを出す回路が実現でき、その用途が
広げられる。特に、ＤＲＡＭの１つのセルアレイ内にオ
ープンＢＬ方式とフォールデッドＢＬ方式が混合する方
式に用いることができる。多数桁の２進数を３で割った
余りを出す場合、多数桁の入力全部から論理積の和を取
るのでは回路構成が複雑大規模化する。これに対し本実
施例では、最上位桁から最下位桁までを複数に分割し、
各々の桁の群内で３で割った余りを出し、その出力を３
進数の足し算することにより得られた値の最下位の３進
数が結果となるので、桁数が多くても簡易な回路構成で
３で割った余りが得られる。なお、本発明は上述した各
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で、種々変形して実施することができる。
【００６８】
【発明の効果】以上詳述したように本発明によれば、オ
ープンビットＢＬ方式とフォールデッドＢＬ方式を最適
に組み合わせることにより、フォールデッドＢＬ方式に
比べメモリセル面積を縮小することができ、かつオープ
ンＢＬ方式に比べセンスアンプの設計ルールを緩和する
ことができ、メモリセル面積の縮小，センスアンプ設計
ルールの緩和という２つの要望を同時に達成し得る半導
体記憶装置を実現することが可能となる。
ープンビットＢＬ方式とフォールデッドＢＬ方式を最適
に組み合わせることにより、フォールデッドＢＬ方式に
比べメモリセル面積を縮小することができ、かつオープ
ンＢＬ方式に比べセンスアンプの設計ルールを緩和する
ことができ、メモリセル面積の縮小，センスアンプ設計
ルールの緩和という２つの要望を同時に達成し得る半導
体記憶装置を実現することが可能となる。
【図１】本発明の第１の実施例に係わるＤＲＡＭの回路
構成を示す図。
構成を示す図。
【図２】第１の実施例のＤＲＡＭの素子構造を示す平面
図。
図。
【図３】図２の矢視Ａ−Ａ′断面図。
【図４】第２の実施例に係わるＤＲＡＭの回路構成を示
す図。
す図。
【図５】第３の実施例に係わるＤＲＡＭの回路構成を示
す図。
す図。
【図６】第４の実施例に係わるＤＲＡＭの回路構成を示
す図。
す図。
【図７】第５の実施例に係わるＤＲＡＭの回路構成を示
す図。
す図。
【図８】第６の実施例に係わるＤＲＡＭの回路構成を示
す図。
す図。
【図９】第６の実施例の動作を説明するための信号波形
図。
図。
【図１０】従来のＤＲＡＭセル方式を説明するための模
式図。
式図。
【図１１】第７の実施例に係わる論理回路の構成を示す
回路図。
回路図。
【図１２】図１１の回路Ａを示す回路図。
【図１３】図１１の回路Ｂを示す回路図。
【図１４】２進数が奇数桁の場合の上位側の３桁（回路
Ｃ）の構成を示す回路図。
Ｃ）の構成を示す回路図。
【図１５】図１４の回路Ｃを用いた論理回路の構成を示
す回路図。
す回路図。
【図１６】ダミーの桁を利用した論理回路の構成を示す
回路図。
回路図。
【図１７】第１の実施例の半導体記憶装置に第７の実施
例の論理回路を適用した例を示す図。
例の論理回路を適用した例を示す図。
【図１８】３で割った余りを４桁の２進数の入力で実現
した構成を示す回路図。
した構成を示す回路図。
【図１９】図１８の出力の和の下１桁を出力する例を示
す回路図。
す回路図。
【図２０】２進数を３で割った余りを出力する論理回路
の従来例を示す回路図。
の従来例を示す回路図。
１０…基板、 １１…拡散層、１
２…ワード線、 １３…ストレージノ
ード、１４…プレート電極、 １５…ビッ
ト線、１６…ビット線コンタクト、 １７…スト
レージノードコンタクト ＳＡ…センスアンプ ＭＣ…メモリセル ＢＬ，ＢＬ0 〜ＢＬ5 …ビット線 ＷＬ，Ｗ0 〜Ｗ3
…ワード線 ／ＤＷ0 〜／ＤＷ3 …ダミーワード線 φ0,1 ，φ2 ，φE ，φF0,1，φF2，φOP0,1 ，φOP2
…クロック ＶBL…ビット線充電電源
２…ワード線、 １３…ストレージノ
ード、１４…プレート電極、 １５…ビッ
ト線、１６…ビット線コンタクト、 １７…スト
レージノードコンタクト ＳＡ…センスアンプ ＭＣ…メモリセル ＢＬ，ＢＬ0 〜ＢＬ5 …ビット線 ＷＬ，Ｗ0 〜Ｗ3
…ワード線 ／ＤＷ0 〜／ＤＷ3 …ダミーワード線 φ0,1 ，φ2 ，φE ，φF0,1，φF2，φOP0,1 ，φOP2
…クロック ＶBL…ビット線充電電源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401
Claims (28)
- 【請求項１】複数本のワード線と複数本のビット線との
交点位置に選択的にメモリセルを配置したセルアレイを
複数個配設してなる半導体記憶装置において、 第１のセルアレイの複数のビット線の一部の各２本は、
ビット線対を形成して第１のセルアレイ端で第１のセン
スアンプ部に接続され、フォールデッド・ビットライン
構成をなし、 第１のセルアレイの複数のビット線の残りの各１本は、
第１のセルアレイに第２のセンスアンプ部を介して隣接
する第２のセルアレイの複数のビット線の対応する１本
とで対を形成し、第２のセンスアンプを用いたオープン
・ビットライン構成をなすことを特徴とする半導体記憶
装置。 - 【請求項２】フォールデッド・ビットライン構成及びオ
ープン・ビットライン構成をなすビット線の位置は、選
択したワード線の位置により変化するか、又は予め固定
であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】第１及び第２のセンスアンプ部は、フォー
ルデッド・ビットライン構成のセンスアンプとオープン
・ビットライン構成のセンスアンプとが、セルアレイ間
毎に交互に配置されることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項４】第１のセルアレイの前記ビット線の３本が
組をなし、２本でフォールデッド・ビット線対を、残り
１本と第２のセルアレイの１本でオープン・ビット線対
を構成することを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項５】複数本のワード線と複数本のビット線との
交点位置に選択的にメモリセルを配置したセルアレイを
複数個配設してなる半導体記憶装置において、 第１のセルアレイの複数のビット線の一部の各２本は、
ビット線対を形成して第１のセルアレイ端でセンスアン
プ部に接続されて、フォールデッド・ビットライン構成
をなし、 第１のセルアレイの複数のビット線の残りの各１本は、
前記フォールデッド・ビットライン構成をなす前記ビッ
ト線対のうちのリファレンス側のビット線と共用してビ
ット線対を形成し、センスアンプ動作前までフォールデ
ッド・ビットライン構成をなし、センスアンプ動作後の
メモリセルにデータを再書込みするリストア動作時に
は、第１のセルアレイにセンスアンプ部を介して隣接す
る第２のセルアレイの複数のビット線の一部の各１本と
で対を形成してオープン・ビットライン構成をなすこと
を特徴とする半導体記憶装置。 - 【請求項６】複数桁からなる２進数を入力とし、これを
３で割った時の余りを出力する論理回路を備え、この論
理回路の出力を前記メモリセルアレイを駆動する信号と
して用いることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項７】前記論理回路は、複数ビットの２進数を最
下位ビットから２又は４桁毎に分割し、分割した各桁毎
に３で割った余りを出力する第１の回路と、第１の回路
の出力を足し算して得られる３進数の最下位ビットを出
力する第２の回路とからなるものであることを特徴とす
る請求項６記載の半導体記憶装置。 - 【請求項８】基板と、前記基板上の複数のワード線と、 前記基板上で前記ワード線と交差しており、複数のビッ
ト線グループに分けられる複数のビット線と、 前記ワード線と前記ビット線との間に規定される複数の
クロスポイントに選択的に配置される複数のメモリセル
で構成され、前記メモリセルの各２つは前記ビット線お
よびワード線に沿う行および列の各方向に近接する３つ
のクロスポイントの２つにそれぞれ配設され、前記ビッ
ト線に沿った方向に複数のサブアレイに分割されるメモ
リセルアレイと、 前記ビット線に沿う前記行方向に互いに近接する前記ビ
ット線グループの間にそれぞれ接続される複数のセンス
アンプと、 第１のスイッチ回路と２つの第２のスイッチング回路を
含む複数のスイッチング部と、 により構成され、前記複数のセンスアンプは前記ビット線グループの１つ
のビット線の２本にホールデットビット線形式で接続さ
れる第１のセンスアンプおよび前記ビット線グループの
前記１つとこれに隣接する他のグループとの間をオープ
ンビット線形式で接続される第２のセンスアンプとを有
し、 前記第１のスイッチング回路は前記第１と第２センスア
ンプとの間に配設される前記ビット線グループの１つと
前記第１のセンスアンプとの間に接続され、前記第２の
スイッチング回路の１つは前記第２のセンスアンプと前
記近接する２つのビット線グループの前記１つとの間に
接続され、前記第２のスイッチング回路の他方は前記第
２のセンスアンプと前記近接するビット線グループの他
方との間に接続され、前記第１のスイッチング回路は前
記ビット線グループの１つの３本のビット線に接続され
るスイッチング素子を有し、前記第１のセンスアンプを
前記ビット線グループの前記１つのビット線にフォール
デッド形式に接続するように駆動され、前記第２のスイ
ッチング回路の各々は前記ビット線グループの１つの３
本のビット線に接続される３個のスイッチング素子を有
し、前記近接する２つのビット線グループの前記ビット
線を前記第２のセンスアンプにオープンビット線形式に
接続するように駆動される、 半導体記憶装置。 - 【請求項９】基板と、 前記基板上の複数のワード線と、 前記基板上において前記ワード線と交差する複数のビッ
ト線と、 前記ワード線と前記ビット線との間に規定される複数の
クロスポイントに選択的に配置される複数のメモリセル
で構成され、前記メモリセルの各２つは前記ビット線お
よびワード線に沿う行および列の各方向に近接する３つ
のクロスポイントの２つにそれぞれ配設され、前記ビッ
ト線に沿った前記行方向に複数のサブアレイ部に分割さ
れるメモリセルアレイと、 各々が前記サブアレイ部の近接する２つの間で、かつ前
記ビット線に接続される複数のセンスアンプと、により
構成され、 前記センスアンプの近接する２つは読み取りモードにお
いてフォールデッドビット線形式で動作し、書き込みモ
ードではフォールデッドビット線形式およびオープンビ
ット線形式で動作する、 半導体記憶装置。 - 【請求項１０】基板と、 前記基板上の複数のワード線と、 前記基板上で前記ワード線と交差し、各々が３本のビッ
ト線を有する複数のビット線グループに分けられる複数
のビット線と、 前記ワード線と前記ビット線との間に規定される複数の
クロスポイントに選択的に配置される複数のメモリセル
で構成され、前記メモリセルの各２つは前記ワード線に
沿う列方向に近接する３つのクロスポイントの２つにそ
れぞれ配設され、前記メモリセルは前記ビット線グルー
プの各々の前記３本のビット線の中心の１つに沿ってす
べてのクロスポイントに配置され、前記ビット線に沿っ
た行方向に複数のサブアレイに分割されるメモリセルア
レイと、第１および第２のセンスアンプを含む複数のセンスアン
プと、 により構成され、前記複数のセンスアンプは前記ビット線に沿う前記行方
向に互いに近接する前記ビット線グループの間に接続さ
れ、前記ビット線グループの各々のビット線の２本にホ
ールデットビット線形式で接続される第１のセンスアン
プおよび前記第１のセンスアンプに近接して前記ビット
線グループの近接する２つの間に配置され、前記近接す
る２つのビット線グループの各々のビット線の中心の１
本にオープンビット線形式で接続される第２のセンスア
ンプとを有し、 前記第１のセンスアンプはフォールデッドビット線形式
で動作し、前記第２のセンスアンプはオープンビット線
形式で動作する、 半導体記憶装置。 - 【請求項１１】基板と、 前記基板上の複数のワード線と、 前記基板上で前記ワード線と交差しており、各々が３本
のビット線を含む複数のビット線グループに分けられる
複数のビット線と、 前記ワード線と前記ビット線との間に規定される複数の
クロスポイントに選択的に配置される複数のメモリセル
で構成され、前記メモリセルの各２つは前記ビット線お
よびワード線に沿う行および列の各方向に近接する３つ
のクロスポイントの２つにそれぞれ配設され、前記ビッ
ト線に沿った行方向に複数のサブアレイに分割されるメ
モリセルアレイと、 前記ビット線に沿う前記行方向に互いに近接する前記ビ
ット線グループの間にそれぞれ接続される接続される複
数のセンスアンプと、 第１のスイッチ回路と２つの第２のスイッチング回路を
含む複数のスイッチング部と、 により構成され、 前記複数のセンスアンプは前記ビット線グループの各々
の３本のビット線の２本にホールデットビット線形式で
接続される第１のセンスアンプおよび前記第１のセンス
アンプに隣接配置され、前記ビット線の前記行方向に互
いに近接する前記ビット線グループの２つの間にオープ
ンビット線形式で接続される第２のセンスアンプとを有
し、 前記第１のスイッチング回路は前記ビット線グループの
１つと前記第１のセンスアンプとの間に接続され、前記
２つの第２のスイッチング回路は前記第２のセンスアン
プと前記近接する２つのビット線グループとの間にそれ
ぞれ接続され、前記第１のスイッチング回路は前記ビッ
ト線グループの１つの３本のビット線にそれぞれ接続さ
れる３個のスイッチング素子を有し、前記第１のセンス
アンプを前記ビット線グループの前記１つのビット線に
フォールデッドライン形式に接続するように駆動され、
前記第２のスイッチング回路の各々は前記ビット線グル
ープの１つの３本のビット線に接続され、前記近接する
ビット線グループの前記ビット線を前記第２のセンスア
ンプにオープンビット線形式に接続するように駆動され
る、 半導体記憶装置。 - 【請求項１２】基板と、 前記基板上の複数のワード線と、 前記基板上で前記ワード線と交差しており、複数のビッ
ト線グループに分けられる複数のビット線と、 前記ワード線と前記ビット線との間に規定される複数の
クロスポイントに選択的に配置される複数のメモリセル
で構成され、前記メモリセルの各２つは前記ビット線お
よびワード線に沿う行および列の各方向に近接する３つ
のクロスポイントの２つにそれぞれ配設され、前記ビッ
ト線に沿った行方向に複数のサブアレイに分割されるメ
モリセルアレイと、 前記ビット線に沿う前記行方向に互いに近接する前記ビ
ット線グループの間にそれぞれ接続される複数のセンス
アンプと、 第１のスイッチ回路と２つの第２のスイッチング回路を
含む複数のスイッチング部と、 により構成され、前記複数のセンスアンプは前記ビット線グループの１つ
のビット線の２本にホールデットビット線形式で接続さ
れる第１のセンスアンプおよび前記ビット線グループの
前記１つとこれに隣接する他のグループとの間にオープ
ンビット線形式で接続される第２のセンスアンプとを有
し、 前記第１のスイッチング回路は前記ビット線グループの
１つと前記第１のセンスアンプとの間に接続され、前記
第２のスイッチング回路の１つは前記第２のセンスアン
プと前記近接する２つのビット線グループの１つとの間
に接続され、前記第２のスイッチング回路の他方は前記
第２のセンスアンプと前記近接するビット線グループの
他方との間に接続され、前記第１のスイッチング回路は
前記ビット線グループの１つの３本のビット線にそれぞ
れ接続されるスイッチング素子を有し、前記第１のセン
スアンプを前記ビット線グループの前記１つのビット線
にフォールデッド形式に接続するように駆動され、前記
第２のスイッチング回路は前記ビット線グループの１つ
の３本のビット線に接続され、前記近接するビット線グ
ループの前記ビット線を前記第２のセンスアンプにオー
プンビット線形式に接続するように駆動される、 半導体記憶装置。 - 【請求項１３】基板と、 前記基板上の複数のワード線と、 前記基板上で前記ワード線と交差しており、複数のビッ
ト線グループに分けられ、各ビット線グループは各々が
前記フォールデッドビット線対の２本のビット線間かつ
フォールデッドビット線対間にジグザグに延びるように
配列され、前記複数のオープンビット線対にそれぞれ対
応する複数のビット線と複数のフォールデットビット線
対とを有する、複数のビット線と、 前記ワード線と前記ビット線との間に規定される複数の
クロスポイントに選択的に配置され、クロスポイント毎
に前記フォールデットビット線対に沿って配列される複
数のメモリセルと前記オープンビット線対に沿ってすべ
てのクロスポイントに配置される複数のメモリセルを有
する複数のメモリセルで構成され、前記ビット線に沿っ
た行方向に複数のサブアレイに分割されるメモリセルア
レイと、 前記ビット線に沿う前記行方向に互いに近接する前記ビ
ット線グループの２つの間に各々が接続され、前記ビッ
ト線グループの１つのフォールデッドビット線対にホー
ルデットビット線形式で接続される第１のセンスアンプ
および前記ワード線に沿った列方向に配列され、前記ビ
ット線グループの前記１つとこれに隣接する他のグルー
プとの間にオープンビット線形式で接続される２つの第
２のセンスアンプとを有する複数のセンスアンプと、 前記第１のセンスアンプと前記フォールデッドビット線
対の１つとの間に接続される第１のスイッチ回路と前記
第２のセンスアンプと前記オープンビット線対の１つと
の間に接続される第２のスイッチング回路を含む複数の
スイッチング部と、 により構成される半導体記憶装置。 - 【請求項１４】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは記憶ノード層とこの記憶ノード
層上に絶縁して設けられるプレート電極とによって形成
されるキャパシタとＭＯＳトランジスタとで構成され、
前記ビット線は前記プレート電極が形成された後に形成
され、前記ビット線に沿った方向に複数のサブアレイに
分けられるメモリセルアレイと、 前記ビット線に沿う行方向に互いに近接する前記ビット
線グループの間にそれぞれ接続される複数のセンスアン
プと、 第１のスイッチ回路と２個の第２のスイッチ回路を含む
複数のスイッチ回路と、 により構成され、前記複数のセンスアンプは前記ビット線グループの１つ
のビット線の２本にフォールデッドビット線構成に接続
される第１センスアンプおよび前記第１のセンスアンプ
に近接配置され、近接するビット線グループ間にオープ
ンビット線構成に接続される第２センスアンプとを含
み、 前記第１のスイッチ回路は前記第１と第２のセンスアン
プとの間に配設される前記ビット線グループと前記第１
のセンスアンプとの間に接続され、前記第２のスイッチ
回路の一方は前記第２のセンスアンプと近接する２つの
ビット線グループの一方との間に接続され、前記第２の
スイッチ回路の他方は前記第２のセンスアンプと近接す
る前記２つのビット線グループの他方との間に接続さ
れ、前記第１のスイッチ回路は前記ビット線グループの
４本のビット線に接続されるスイッチ素子を有し、前記
第１のセンスアンプを前記ビット線グループの前記一方
のビット線にフォールデッドビット線方式で接続するよ
うに駆動され、前記スイッチ回路の各々は前記ビット線
グループの１つの２本のビット線に接続されるスイッチ
素子を有し、近接するビット線グループのビット線を前
記第２のセンスアンプにオープンビット線方式に接続す
るように駆動される、半導体記憶装置。 - 【請求項１５】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは記憶ノード層とこの記憶ノード
層上に絶縁して設けられるプレート電極とによって形成
されるキャパシタとＭＯＳトランジスタとで構成され、
前記ビット線が形成された後に前記プレート電極が形成
され、前記ビット線に沿った方向に複数のサブアレイに
分けられるメモリセルアレイと、 前記ビット線に沿う行方向に互いに近接する前記ビット
線グループの間にそれぞれ接続される複数のセンスアン
プと、 第１のスイッチ回路と２個の第２のスイッチ回路とを含
む複数のスイッチ回路と、 により構成され、前記複数のセンスアンプは１個の前記ビット線グループ
のビット線の２本にフォールデッドビット線構成に接続
される第１センスアンプおよび前記第１のセンスアンプ
に近接配置され、近接するビット線グループ間にオープ
ンビット線構成に接続される第２のセンスアンプを含
み、 前記第１のスイッチ回路は前記第１と第２のセンスアン
プとの間に配設される前記ビット線グループと前記第１
のセンスアンプとの間に接続され、前記第２のスイッチ
回路の一方は前記第２のセンスアンプと近接する２つの
ビット線グループの一方との間に接続され、前記第２の
スイッチ回路の他方は前記第２のセンスアンプと近接す
る前記２つのビット線グループの他方との間に接続さ
れ、前記第１のスイッチ回路は前記ビット線グループの
４本のビット線に接続されるスイッチ素子を有し、前記
第１のセンスアンプを前記ビット線グループの前記一方
のビット線にフォールデッドビット線方式で接続するよ
うに駆動され、前記スイッチ回路の各々は前記ビット線
グループの１つの２本のビット線に接続されるスイッチ
素子を有し、近接するビット線グループのビット線を前
記第２のセンスアンプにオープンビット線方式に接続す
るように駆動される、半導体記憶装置。 - 【請求項１６】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは前記基板の内側に形成されされ
るトレンチキャパシタを含むトレンチ型セルとＭＯＳト
ランジスタで構成され、前記ビット線は前記プレート電
極が形成された後に形成され、前記ビット線に沿った方
向に複数のサブアレイに分けられるメモリセルアレイ
と、前記ビット線に沿う行方向に互いに近接する前記ビ
ット線グループの間にそれぞれ接続される複数のセンス
アンプと、 第１のスイッチ回路と２個の第２のスイッチ回路とを含
む複数のスイッチ回路と、 により構成され、前記複数のセンスアンプは前記ビット線グループの１つ
のビット線の２本にフォールデッドビット線構成に接続
される第１センスアンプおよび前記第１のセンスアンプ
に近接配置され、近接するビット線グループ間にオープ
ンビット線構成に接続される第２のセンスアンプを有
し、 前記第１のスイッチ回路は前記第１と第２のセンスアン
プとの間に配設される前記ビット線グループと前記第１
のセンスアンプとの間に接続され、前記第２のスイッチ
回路の一方は前記第２のセンスアンプと近接する２つの
ビット線グループの一方との間に接続され、前記第２の
スイッチ回路の他方は前記第２のセンスアンプと近接す
る前記２つのビット線グループの他方との間に接続さ
れ、前記第１のスイッチ回路は前記ビット線グループの
４本のビット線に接続されるスイッチ素子を有し、前記
第１のセンスアンプを前記ビット線グループの前記一方
のビット線にフォールデッドビット線方式で接続するよ
うに駆動され、前記スイッチ回路の各々は前記ビット線
グループの１つの２本のビット線に接続されるスイッチ
素子を有し、近接するビット線グループのビット線を前
記第２のセンスアンプにオープンビット線方式に接続す
るように駆動される、半導体記憶装置。 - 【請求項１７】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは記憶ノード層とこの記憶ノード
層上に絶縁して設けられるプレート電極とによって形成
されるキャパシタとＭＯＳトランジスタとで構成され、
前記プレート電極が形成された後に前記ビット線が形成
され、前記ビット線に沿った行方向に複数のサブアレイ
に分割されるメモリアレイと、 各々が前記サブアレイの近接する２つの間および前記ビ
ット線に接続される複数のセンスアンプと、 で構成され、前記センスアンプの近接する２つは読み取
りモードにおいてフォールデッドビット線方式で動作
し、書き込みモードおいてはフォールデッドビット線方
式およびオープンビット線方式でそれぞれ動作する、半
導体記憶装置。 - 【請求項１８】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは記憶ノード層とこの記憶ノード
層上に絶縁して設けられるプレート電極とによって形成
されるキャパシタとＭＯＳトランジスタとで構成され、
前記ビット線が形成された後に前記プレート電極が形成
され、前記ビット線に沿った行方向に複数のサブアレイ
に分割されるメモリアレイと、 各々が前記サブアレイの近接する２つの間および前記ビ
ット線に接続される複数のセンスアンプと、 で構成され、前記センスアンプの近接する２つは読み取
りモードにおいてフォールデッドビット線方式で動作
し、書き込みモードおいてはフォールデッドビット線方
式およびオープンビット線方式でそれぞれ動作する、半
導体記憶装置。 - 【請求項１９】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは前記基板の内側に形成されるト
レンチキャパシタとＭＯＳトランジスタとで構成され、
前記ビット線に沿った行方向に複数のサブアレイに分割
されるメモリアレイと、 各々が前記サブアレイの近接する２つの間および前記ビ
ット線に接続される複数のセンスアンプと、 で構成され、前記センスアンプの近接する２つは読み取
りモードにおいてフォールデッドビット線方式で動作
し、書き込みモードおいてはフォールデッドビット線方
式およびオープンビット線方式でそれぞれ動作する、半
導体記憶装置。 - 【請求項２０】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、３本のビット線をそれぞれ有す
る複数のビット線グループに分けられる複数のビット線
と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは記憶ノード層とこの記憶ノード
層上に絶縁して設けられるプレート電極とによって形成
されるキャパシタとＭＯＳトランジスタとで構成され、
前記プレート電極が形成された後に前記ビット線が形成
され、前記ビット線に沿った行方向に複数のサブアレイ
に分割されるメモリアレイと、 前記ビット線に沿う行方向に互いに近接する前記ビット
線グループの間にそれぞれ接続される複数のセンスアン
プと、 第１のスイッチ回路と２個の第２のスイッチ回路を含む
複数のスイッチ回路と、 により構成され、前記複数のセンスアンプは前記ビット線グループの各々
の３本のビット線の２本にフォールデッドビット線方式
で接続される第１のセンスアンプとこの第１のセンスア
ンプに近接配置され、前記行方向に互いに近接する２つ
の前記ビット線グループの間にオープンビット線方式で
接続される第２のセンスアンプとを含み、 前記第１のスイッチ回路は前記第１と第２のセンスアン
プとの間に配設される前記ビット線グループと前記第１
のセンスアンプとの間に接続され、前記第２のスイッチ
回路の一方は前記第２のセンスアンプと近接する２つの
ビット線グループの一方との間に接続され、前記第２の
スイッチ回路の他方は前記第２のセンスアンプと近接す
る前記２つのビット線グループの他方との間に接続さ
れ、前記第１のスイッチ回路は前記ビット線グループの
３本のビット線にそれぞれ接続される３個のスイッチ素
子を有し、前記第１のセンスアンプを前記ビット線グル
ープの前記一方のビット線にフォールデッドビット線方
式で接続するように駆動され、前記第２のスイッチ回路
の各々は前記ビット線グループの１つの３本のビット線
に接続される３個のスイッチ素子を有し、近接するビッ
ト線グループのビット線を前記第２のセンスアンプにオ
ープンビット線方式に接続するように駆動される、半導
体記憶装置。 - 【請求項２１】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、３本のビット線をそれぞれ有す
る複数のビット線グループに分けられる複数のビット線
と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは記憶ノード層とこの記憶ノード
層上に絶縁して設けられるプレート電極とによって形成
されるキャパシタとＭＯＳトランジスタとで構成され、
前記ビット線が形成された後に前記プレート電極が形成
され、前記ビット線に沿った行方向に複数のサブアレイ
に分割されるメモリアレイと、 前記ビット線に沿う行方向に互いに近接する前記ビット
線グループの間にそれぞれ接続される複数のセンスアン
プと、 第１のスイッチ回路と２個の第２のスイッチ回路を含む
複数のスイッチ回路と、 により構成され、前記複数のセンスアンプは前記ビット線グループの各々
の３本のビット線の２本にフォールデッドビット線方式
で接続される第１のセンスアンプとこの第１のセンスア
ンプに近接配置され、前記行方向に互いに近接する２つ
の前記ビット線 グループの間にオープンビット線方式で
接続される第２のセンスアンプを含み 、 前記第１のスイッチ回路は前記第１と第２のセンスアン
プとの間に配設される前記ビット線グループの１つと前
記第１のセンスアンプとの間に接続され、前記第２のス
イッチ回路の一方は前記第２のセンスアンプと近接する
２つのビット線グループの一方との間に接続され、前記
第２のスイッチ回路の他方は前記第２のセンスアンプと
近接する前記２つのビット線グループの他方との間に接
続され、前記第１のスイッチ回路は前記ビット線グルー
プの３本のビット線に接続される３個のスイッチ素子を
有し、前記第１のセンスアンプを前記ビット線グループ
の前記一方のビット線にフォールデッドビット線方式で
接続するように駆動され、前記第２のスイッチ回路の各
々は前記ビット線グループの１つの３本のビット線に接
続される３個のスイッチ素子を有し、近接するビット線
グループのビット線を前記第２のセンスアンプにオープ
ンビット線方式に接続するように駆動される、半導体記
憶装置。 - 【請求項２２】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは前記基板の内側に形成されされ
るトレンチキャパシタを含むトレンチ型セルとＭＯＳト
ランジスタで構成され、前記ビット線は前記プレート電
極が形成された後に形成され、前記ビット線に沿った方
向に複数のサブアレイに分けられるメモリセルアレイ
と、前記ビット線に沿う行方向に互いに近接する前記ビ
ット線グループの間にそれぞれ接続される複数のセンス
アンプと、 第１のスイッチ回路と２個の第２のスイッチ回路を含む
複数のスイッチ回路と、により構成され、前記複数のセンスアンプは前記ビット線グループの各々
の３本のビット線の２本にフォールデッドビット線方式
で接続される第１のセンスアンプとこの第１のセンスア
ンプに近接配置され、前記行方向に互いに近接する２つ
の前記ビット線グループの間にオープンビット線方式で
接続される第２のセンスアンプを含み、 前記第１のスイッチ回路は前記第２のセンスアンプに近
接する前記ビット線グループの１つと前記第１センスア
ンプとの間に接続され、２個の前記第２のスイッチ回路
は前記第２のセンスアンプと近接する前記２つのビット
線グループとの間にそれぞれ接続され、前記第１のスイ
ッチ回路は前記ビット線グループの１つの３本のビット
線にそれぞれ接続される３個のスイッチ素子を有し、前
記第１のセンスアンプを前記ビット線グループの前記一
方のビット線にフォールデッドビット線方式で接続する
ように駆動され、前記第２のスイッチ回路の各々は前記
ビット線グループの１つの３本のビット線に接続される
３個のスイッチ素子を有し、近接する２つのビット線グ
ループのビット線を前記第２のセンスアンプにオープン
ビット線方式に接続するように駆動される、半導体記憶
装置。 - 【請求項２３】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは記憶ノード層とこの記憶ノード
層上に絶縁して設けられるプレート電極とによって形成
されるキャパシタとＭＯＳトランジスタで構成され、前
記プレート電極は前記ビット線が形成された後に形成さ
れ、前記ビット線に沿った方向に複数のサブアレイに分
けられるメモリセルアレイと、 前記ビット線に沿う行方向に互いに近接する前記ビット
線グループの間にそれ ぞれ接続される複数のセンスアン
プと、 第１のスイッチ回路と２個の第２のスイッチ回路を含む
複数のスイッチ回路と、 により構成され、前記複数のセンスアンプは前記ビット線グループのビッ
ト線の２本にフォールデッドビット線構成に接続される
第１センスアンプおよび前記第１のセンスアンプに近接
配置され、近接するビット線グループ間にオープンビッ
ト線構成に接続される第２のセンスアンプとを含み、 前記第１のスイッチ回路は前記第１と第２のセンスアン
プとの間に配設される前記ビット線グループの１つと前
記第１のセンスアンプとの間に接続され、前記第２のス
イッチ回路の一方は前記第２のセンスアンプと近接する
２つのビット線グループの一方との間に接続され、前記
第２のスイッチ回路の他方は前記第２のセンスアンプと
近接する前記２つのビット線グループの他方との間に接
続され、前記第１のスイッチ回路は前記ビット線グルー
プの４本のビット線に接続されるスイッチ素子を有し、
前記第１のセンスアンプを前記ビット線グループの前記
一方のビット線にフォールデッドビット線方式で接続す
るように駆動され、前記第２のスイッチ回路の各々は前
記ビット線グループの１つの２本のビット線に接続され
るスイッチ素子を有し、近接するビット線グループのビ
ット線を前記第２のセンスアンプにオープンビット線方
式に接続するように駆動され、前記第１及び第２のスイ
ッチ回路の前記スイッチ素子は前記ビット線に沿った方
向に３または４ステップ変移されて配置される半導体記
憶装置。 - 【請求項２４】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは前記基板の内側に形成されされ
るトレンチキャパシタを含むトレンチ型セルとＭＯＳト
ランジスタで構成され、前記プレート電極は前記ビット
線が形成された後に形成され、前記ビット線に沿った方
向に複数のサブアレイに分けられるメモリセルアレイ
と、 前記ビット線に沿う行方向に互いに近接する前記ビット
線グループの間にそれぞれ接続される複数のセンスアン
プと、 第１のスイッチ回路と２個の第２のスイッチ回路を含む
複数のスイッチ回路と、 により構成され、前記ビット線グループのビット線の２本にフォールデッ
ドビット線構成に接続される第１センスアンプおよび前
記第１のセンスアンプに近接配置され、近接するビット
線グループ間にオープンビット線構成に接続される第２
のセンスアンプを含み、 前記第１のスイッチ回路は前記第１と第２のセンスアン
プとの間に配設される前記ビット線グループの１つと前
記第１のセンスアンプとの間に接続され、前記第２のス
イッチ回路の一方は前記第２のセンスアンプと近接する
２つのビット線グループの一方との間に接続され、前記
第２のスイッチ回路の他方は前記第２のセンスアンプと
近接する前記２つのビット線グループの他方との間に接
続され、前記第１のスイッチ回路は前記ビット線グルー
プの４本のビット線に接続されるスイッチ素子を有し、
前記第１のセンスアンプを前記ビット線グループの前記
一方のビット線にフォールデッドビット線方式で接続す
るように駆動され、前記第２のスイッチ回路の各々は前
記ビット線グループの１つの２本のビット線に接続され
るスイッチ素子を有し、近接するビット線グループのビ
ット線を前記第２のセンスアンプにオープンビット線方
式に接続するように駆動され、前記第１及び第２のスイ
ッチ回路の前記スイッチ素子は前記ビット線に沿った方
向に３または４ステップ変位されて配置される半導体記
憶装置。 - 【請求項２５】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記メモリセルは単一トランジスタメモリにより構
成され、前記ビット線に沿った方向に複数のサブアレイ
に分けられるメモリセルアレイと、 前記ビット線に沿う行方向に互いに近接する前記ビット
線グループの２つの間に接続される複数のセンスアンプ
と、 前記センスアンプと前記ビット線グループとの間に接続
される複数のスイッチと、 複数の桁からなる入力二値数を受け、前記入力二値数が
３で割られたときに得られる剰を前記スイッチに入力さ
れる制御信号として発生し、前記センスアンプを前記ビ
ット線に選択的に接続する二値／三値変換論理回路と、 により構成される半導体記憶装置。 - 【請求項２６】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは記憶ノード層とプレート電極と
の間に形成され、前記各クロスポイントにて前記ワード
線の対応する１つに重なる前記各ワード線の両側にそれ
ぞれ同じ導電層を用いて形成される２つのノードを有す
るキャパシタとＭＯＳトランジスタとで構成され、前記
ビット線は前記プレート電極が形成された後に形成さ
れ、前記ビット線に沿った方向に複数のサブアレイに分
けられるメモリセルアレイと、 前記ビット線に沿う行方向に互いに近接する前記ビット
線グループの間にそれぞれ接続される複数のセンスアン
プと、 第１のスイッチ回路と２個の第２のスイッチ回路を含む
複数のスイッチ回路と、 により構成され、前記複数のセンスアンプは前記ビット線グループのビッ
ト線の２本にフォールデッドビット線構成に接続される
第１センスアンプおよび前記第１のセンスアンプに近接
配置され、近接するビット線グループ間にオープンビッ
ト線構成に接続される第２のセンスアンプを含み、 前記第１のスイッチ回路は前記第１と第２のセンスアン
プとの間に配設される前記ビット線グループの１つと前
記第１のセンスアンプとの間に接続され、前記第２のス
イッチ回路の一方は前記第２のセンスアンプと近接する
２つのビット線グループの一方との間に接続され、前記
第２のスイッチ回路の他方は前記第２のセンスアンプと
近接する前記２つのビット線グループの他方との間に接
続され、前記第１のスイッチ回路は前記ビット線グルー
プの４本のビット線に接続されるスイッチ素子を有し、
前記第１のセンスアンプを前記ビット線グループの前記
一方のビット線にフォールデッドビット線方式で接続す
るように駆動され、前記第２のスイッチ回路の各々は前
記ビット線グループの１つの２本のビット線に接続され
るスイッチ素子を有し、近接するビット線グループのビ
ット線を前記第２のセンスアンプにオープンビット線方
式に接続するように駆動される、半導体記憶装置。 - 【請求項２７】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは記憶ノード層とプレート電極と
の間に形成され、前記各クロスポイントにて前記ワード
線の対応する１つに重なる前記各ワード線の両側にそれ
ぞれ同じ導電層を用いて形成される２つのノードを有す
るキャパシタとＭＯＳトランジスタとで構成され、前記
プレート電極は前記ビット線が形成された後に形成さ
れ、前記ビット線に沿った方向に複数のサブアレイに分
けられるメモリセルアレイと、 前記ビット線に沿う行方向に互いに近接する前記ビット
線グループの間にそれぞれ接続される複数のセンスアン
プと、 第１のスイッチ回路と２個の第２のスイッチ回路を含む
複数のスイッチ回路と、 により構成され、前記ビット線グループのビット線の２本にフォールデッ
ドビット線構成に接続される第１センスアンプおよび前
記第１のセンスアンプに近接配置され、近接するビット
線グループ間にオープンビット線構成に接続される第２
のセンスアンプを有し、 前記第１のスイッチ回路は前記第１と第２のセンスアン
プとの間に配設される前記ビット線グループの１つと前
記第１のセンスアンプとの間に接続され、前記第２のス
イッチ回路の一方は前記第２のセンスアンプと近接する
２つのビット線グループの一方との間に接続され、前記
第２のスイッチ回路の他方は前記第２のセンスアンプと
近接する前記２つのビット線グループの他方との間に接
続され、前記第１のスイッチ回路は前記ビット線グルー
プの４本のビット線に接続されるスイッチ素子を有し、
前記第１のセンスアンプを前記ビット線グループの前記
一方のビット線にフォールデッドビット線方式で接続す
るように駆動され、前記第２のスイッチ回路の各々は前
記ビット線グループの１つの２本のビット線に接続され
るスイッチ素子を有し、近接するビット線グループのビ
ット線を前記第２のセンスアンプにオープンビット線方
式に接続するように駆動される、半導体記憶装置。 - 【請求項２８】基板と、 前記基板に形成される複数のワード線と、 前記ワード線と交差し、複数のビット線グループに分け
られる複数のビット線と、 前記ワード線と前記ビット線との間に形成される複数の
クロスポイントに選択的に配設される複数のメモリセル
によって構成され、前記メモリセルの各２個は前記ビッ
ト線およびワード線に沿った行および列方向の各々に近
接する各３個のクロスポイントの２個にそれぞれ配設さ
れ、前記各メモリセルは記憶ノード層とプレート電極と
の間に形成され、前記各クロスポイントにて前記ワード
線の対応する１つに重なる前記各ワード線の両側にそれ
ぞれ同じ導電層を用いて形成される２つのノードを有
し、前記基板の内側に形成されるトレンチキャパシタと
ＭＯＳトランジスタとで構成され、前記ビット線に沿っ
た方向に複数のサブアレイに分けられるメモリセルアレ
イと、 前記ビット線に沿う行方向に互いに近接する前記ビット
線グループの間にそれぞれ接続される複数のセンスアン
プと、 第１のスイッチ回路と２個の第２のスイッチ回路を含む
複数のスイッチ回路と、 により構成され、前記複数のセンスアンプは前記ビット線グループのビッ
ト線の２本にフォールデッドビット線構成に接続される
第１センスアンプおよび前記第１のセンスアンプに近接
配置され、近接するビット線グループ間にオープンビッ
ト線構成に接続される第２のセンスアンプを含み、 前記第１のスイッチ回路は前記第１と第２のセンスアン
プとの間に配設される前記ビット線グループの１つと前
記第１のセンスアンプとの間に接続され、前記第２のス
イッチ回路の一方は前記第２のセンスアンプと近接する
２つのビット線グループの一方との間に接続され、前記
第２のスイッチ回路の他方は前記第２のセンスアンプと
近接する前記２つのビット線グループの他方との間に接
続され、前記第１のスイッチ回路は前記ビット線グルー
プの４本のビット線に接続されるスイッチ素子を有し、
前記第１のセンスアンプを前記ビット線グループの前記
一方のビット線にフォールデッドビット線方式で接続す
るように駆動され、前記第２のスイッチ回路の各々は前
記ビット線グループの１つの２本のビット線に接続され
るスイッチ素子を有し、近接するビット線グループのビ
ット線を前記第２のセンスアンプにオープンビット線方
式に接続するように駆動される、半導体記憶装置。
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