KR20010098749A - 강유전체커패시터를 구비한 반도체장치의 제조방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 72
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000010438 heat treatment Methods 0.000 claims abstract description 63
- 239000001257 hydrogen Substances 0.000 claims abstract description 34
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 34
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 30
- 230000007547 defect Effects 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000012298 atmosphere Substances 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 239000012299 nitrogen atmosphere Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 abstract description 21
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 18
- 239000010410 layer Substances 0.000 abstract description 18
- 229910052757 nitrogen Inorganic materials 0.000 abstract description 9
- 150000002431 hydrogen Chemical class 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 79
- 230000015556 catabolic process Effects 0.000 description 11
- 238000006731 degradation reaction Methods 0.000 description 11
- 238000002955 isolation Methods 0.000 description 8
- 239000000919 ceramic Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000003985 ceramic capacitor Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010335 hydrothermal treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
실리콘기판상에 형성된 MOS트랜지스터상에 층간절연막, 콘택트, 및 배선을 형성한다. 다른 층간절연막 및 콘택트를 그 위에 형성한다. 그 후에, 300 내지 500℃로 약 5 내지 60분 동안 수소 분위기나 질소 등으로 희석화된 수소 분위기에서 제1 열처리를 함으로써 MOS트랜지스터 및 절연막 형성 등의 단계에서 발생되는 결함들을 회복한다. 그 후, MOS트랜지스터의 확산층에 접속된 강유전체커패시터를 배선 및 전극 등과 함께 형성한다. 그 후에, 300 내지 500℃로 약 5 내지 60분 동안 질소 분위기에서 제2 열처리를 함으로써 제1 열처리 후에 발생되는 결함들을 회복한다.
Description
본 발명은 강유전체를 유전체막으로 하는 강유전체커패시터를 구비한 반도체장치의 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 강유전체커패시터를 구비한 반도체장치의 제조방법에 있어서, 제조공정에서 발생하는 MOS트랜지스터(Metal Oxide Semiconductor) 특성의 열화(劣化)를 회복하기 위한 반도체장치의 제조방법에 관한 것이다.
종래 반도체장치에 있어서, 제조공정 중에 발생하는 결함으로 인한 트랜지스터 특성의 열화(劣化)를 개선하는 것이 무엇보다 중요한 요소 중의 하나이다.
통상, 트랜지스터를 구비한 메모리는 최종단계에서 수소분위기로 열처리를 한다. 본 열처리의 목적은 트랜지스터의 게이트산화막과 기판의 계면에 있는 결함(defect)들을 확산된 수소로 종단시킴으로써 게이트산화막의 계면준위밀도(interface state density)를 저하시켜 안정한 트랜지스터 특성을 얻기 위한 것이다.
따라서, 수소에 의한 열처리는 제조공정 중의 마지막 단계에서 수행된다. 그렇지만, 통상 사용되는 강유전체커패시터를 구성하는 산화전극과 강유전체가 산화되어 있기 때문에, 수소에 의한 열처리는 강유전체를 환원시켜 특성이 열화되는 문제가 발생된다.
보다 상세하게 말하면, 수소처리를 적용함으로써, 강유전체커패시터에 사용되는 강유전체나 산화물이 환원되어 강유전체의 특성을 나타내지 않는다. 즉 강유전체커패시터로 사용할 수 없게 된다. 그러나, 강유전체커패시터로 구성되는 메모리부 및 논리회로부를 한 개의 칩에 형성하는 소위 논리혼재 강유전체 메모리(logic mixed ferroelectric memory)에 있어서, 논리회로부의 특성을 유지하기 위하여 수소 분위기에서의 열처리는 불가피한 공정이다.
예를 들면, 일본 공개 특허공보 평11-111930에는 상부전극(종래예1)을 형성한 후 수소를 함유한 비활성기체의 분위기에서 열처리를 함으로써 발생되는 강유전성의 열성화 및 누설전류의 증가를 방지하기 위한 반도체장치의 제조방법을 개시되어 있다.
종래예1의 기술은 반도체기판상에 형성된 스위칭 트랜지스터로 되는 MOS트랜지스터, 및 강유전체막을 유전체로 하고 제1절연막에 형성된 콘택트 홀을 매개하여 MOS트랜지스터에 전기적으로 접속되는 커패시터를 포함한 반도체장치의 제조방법을 제공한다. 상기 반도체메모리장치는 배선을 매개하여 다른 반도체소자에 접속된다. 상기 방법에 있어서, 커패시터의 하부전극상에 유전체막을 형성한 후 상부전극의 형성하기 전에, MOS트랜지스터의 게이트절연막과 반도체기판 사이의 계면에 있는 결함을 종단시키기 위하여 제1 열처리를 300 내지 450℃의 온도로 수소분위기에서 수행한다. 또한, 커패시터의 상부전극을 강유전체막상에 형성하며, 층간절연막을 그 위에 형성하며, 그 후에 MOS트랜지스터와 다른 반도체메모리소자 사이의 접속을 위하여 접촉공을 형성하고 배선을 형성한다. 그 후에, 표면보호막을 형성하며, 제2 열처리를 300 내지 450℃로 산소 분위기나 산소와 불활성기체가 혼합된 기체 분위기에서 수행한다. 이렇게 함으로써 콘택트 홀의 개구(開口), 금속배선의 가공, 및 표면보호막의 형성공정 중에 발생된 플러즈마 손상을 회복시킨다.
또한, 예를 들면, 일본 공개 특허공보 평11-317500에는 다층 배선을 형성한 후 강유전체커패시터를 형성하기 전에 수소분위기에서 열처리를 하는 것이 개시되어 있다(종래예2). 종래예2에 따른 반도체장치는 다수의 금속배선, 하부전극, 세라믹 박막 및 상부전극으로 구성되는 세라믹박막커패시터, 및 선택트랜지스터 (selecting transistor)를 구비한다. 여기서, 선택트랜지스터를 실리콘기판상에 형성하고, 상기 선택트랜지스터에 접속된 콘택트(contact)를 형성하고, 금속배선을 형성한 후, 반도체장치를 수소분위기에서 열처리하며, 그 후에 세라믹박막커패시터(ceramic thin-film capacitor)를 형성한다. 이렇게 함으로써, 세라믹박막커패시터를 형성한 후 텅스텐플러그를 구비한 비어홀(via hole)을 형성할 필요가 없기 때문에, 텅스텐 CVD공정에 의한 세라믹커패시터의 열성화를 방지할 수 있다. 또한, 수소로 열처리하여 트랜지스터의 열성화를 감소시킬 수 있다.
종래예1의 기술에 있어서, 강유전체막의 열성화를 방지하기 위하여 강유전체막을 형성한 후 상부전극을 형성하기 전에 수소처리(제1 열처리)를 한다. 그렇지만, 강유전체막을 형성한 후에 수소열처리를 하는 이상, 수소처리에 의한 강유전체막 특성의 저하는 불가피하다.
한편, 종래예2의 기술에 의하면, 강유전체커패시터를 형성하는 과정에서 결함들이 발생되기 때문에 트랜지스터 특성의 변화를 초래하는 문제점이 있다.
본 발명의 목적은 강유전체 특성의 열성화를 일으키지 않으면서 수소에 의한열처리를 마지막 단계에서 할 때와 동등한 트랜지스터 특성을 얻을 수 있는 강유전체커패시터를 구비한 반도체장치의 제조방법을 제공하는 것이다.
본 발명에 따른 강유전체커패시터를 구비한 반도체장치의 제조방법은 강유전체막을 유전체로 하는 반도체장치의 제조를 위한 것이다. 상기 방법은 수소를 함유한 분위기에서 제1 열처리를 하여 막 형성단계에서 발생되는 결함을 회복하는 단계, 강유전체커패시터를 형성하는 단계, 및 질소 분위기에서 제2 열처리를 하여 강유전체커패시터를 형성하는 단계에서 발생되는 결함을 회복하는 단계를 가지는 것을 특징으로 한다.
본 발명에 의하면, 강유전체커패시터를 형성하는 단계에 있어서, 강유전체커패시터를 형성하기 전에 제1 열처리를 수소 분위기에서 함으로써 제1 열처리 전의 제조공정 중에 발생되는 MOS트랜지스터의 산화막 안에서 또는 전극이나 산화막 등의 계면에서의 결함들을 회복시킨다. 그 후에, 질소 분위기에서의 제2 열처리를 함으로써 강유전체커패시터를 형성하는 단계에서 발생되는 결함들을 회복시킨다. 이렇게 함으로써, 수소처리에 의한 강유전체커패시터의 열성화를 일으키지 않으면서 제조공정 중에서 발생되는 결함들을 회복시키는 것이 가능하다.
또한, 본 발명에 의하면 제1 열처리 공정을 하기 전에, 실리콘기판의 표면상에 MOS트랜지스터를 형성하는 단계, 및 상기 MOS트랜지스터상에 제1 절연막을 형성하고 상기 MOS트랜지스터의 확산층에 접속되는 콘택트(contact)를 형성하는 단계를 가진다. 제1 절연막상에 상기 콘택트와 접속하는 하부전극, 그 위에 강유전체막, 및 그 위에 상부전극을 형성하여 강유전체커패시터를 형성하는 단계, 및 전표면에제2 절연막을 형성하고 상기 콘택트와 상기 상부전극간을 접속하기 위한 배선을 형성하는 단계를 제1 열처리와 제2 열처리 단계의 사이에 행하여도 좋다. 상기 콘택트와 강유전체커패시터 사이에 다수의 배선층을 형성하는 단계를 제1 열처리 전에 행하여도 좋다.
한편, 실리콘기판상에 MOS트랜지스터를 형성하는 단계, 상기 MOS트랜지스터상에 제3 절연막을 형성하는 단계, 및 상기 MOS트랜지스터의 확산층에 접속되는 콘택트를 형성하는 단계 후에 제1 열처리 단계를 행하여도 좋다. 제1 열처리 후 제2 열처리를 하기 전에 상기 제3 절연막상에 하부전극, 그 위에 있는 강유전체막, 및 그 위에 있는 상부전극으로 구성되는 강유전체커패시터를 형성하는 단계, 및 제4 절연막을 형성하고 상기 콘택트와 상기 상부전극 사이를 접속하는 배선을 형성하는 단계를 행하여도 좋다. 강유전체커패시터의 상기 하부전극을 상기 콘택트에 접속하여도 좋다.
본 발명에 있어서, 제1 및 제2 열처리를 300 내지 500℃에서 수행하여도 좋다.
도 1a 내지 1h는 본 발명의 제1 실시예에 따른 강유전체커패시터를 구비한 반도체메모리장치의 제조방법을 공정순으로 나타내는 단면도;
도 2는 본 발명의 제2 실시예에 의하여 제조된 강유전체커패시터를 구비한 반도체장치의 단면도;
도 3a 내지 3e는 본 발명의 제3 실시예에 따른 강유전체커패시터를 구비한 반도체장치의 제조방법을 공정순으로 나타내는 단면도;
*도면의 주요부분에 대한 부호의 설명
1:실리콘기판 2a, 2b:소자분리절연막
3a, 3b:게이트전극 4a, 4b:MOS트랜지스터
5, 9, 18, 21:층간절연막 6a, 6b:접촉 홀(contact hole)
7a, 7b, 10a, 10b:콘택트(contact) 8a, 8b, 15a, 15b, 17a, 17b, 35:배선
11, 33:강유전체커패시터 12, 30:하부전극
13, 31:강유전체막 14, 32:상부전극
16:절연막
이하 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다. 본 발명의 특징은 강유전체커패시터를 구비한 반도체장치에 있어서, 강유전체커패시터에 나쁜 영향을 미치지 않으면서 제조시에 발생되는 트랜지스터 특성의 열성화 등을 회복하기 위하여 두 번의 열처리를 하는 것이다. 도 1a 내지 1h는 본 발명의 제1 실시예에 따른 강유전체커패시터를 구비한 반도체기억장치의 제조방법을 공정순으로 나타내는 단면도이다. 여기서 도 1a 내지 1h는 강유전체메모리영역 A와 논리회로영역 B를 나타낸다.
도 1a에 나타낸 바와 같이, 공지 기술에 의하여 소자분리절연막(2a 및 2b)을 강유전체메모리영역 A와 논리회로영역 B로 되는 실리콘기판(1)상에 형성한다. 상기 소자분리절연막(2a 및 2b)에 의하여 구획되는 소자영역의 기판상에 게이트절연막(40a 및 40b)을 형성한다. 게이트전극(3a 및 3b)을 각 소자영역에 있는 소정의 위치에 형성한다. 상기 게이트전극(3a 및 3b)을 마스크로 한 상태에서 기판 표면상에 이온을 주입하여 기판상의 소스 및 드레인 영역으로 되는 확산층(도시되어 있지 않음)을 형성한다. 이렇게 하여, 트랜지스터(4a 및 4b)를 강유전체메모리영역 A와 논리회로영역 B 각각에 형성한다. 본 실시예에 있어서, 소자분리절연막(2b)에 의하여 강유전체메모리영역 A와 논리회로영역 B를 각각 분리한다.
도 1b에 나타낸 바와 같이, 층간절연막(5)과 배선을 공지 기술에 의하여 상기 실리콘기판(1)상에 형성된 MOS트랜지스터(4a 및 4b) 위에 형성한다. 먼저, 예를 들면 SiO2를 주성분으로 하는 층간절연막(5)을 플러즈마 CVD나 열 CVD방법에 의하여 증착한다. 그 후에, 강유전체메모리영역 A에 있는 소스/드레인영역의 확산층에 접속하는 전극, 및 논리회로영역 B에 있는 트랜지스터(4b)의 게이트 (3b)와 소스/드레인영역의 확산층에 접속하는 전극을 형성하기 위하여 스루홀(through hole;6a 및 6b)들을 건식에칭 등에 의하여 각각 형성한다. 그 후에, 텅스텐이나 폴리실리콘과 같은 전도체를 각 홀(6a 및 6b)들을 통하여 삽입함으로써 콘택트(7a 및 7b)를 형성한다.
다음, 도 1c에 나타낸 바와 같이, 예를 들면 Al, Ti, TiN 등과 같은 적층막을 형성한다. 그 후에 각 콘택트(7a 및 7b)에 접속하는 제1 배선(8a 및 8b)을 공지의 리소그래피 기술과 에칭 기술에 의하여 상기 적층막상에 형성한다.
그 후에, 도 1d에 나타낸 바와 같이, 층간절연막(9)을 상기 층간절연막(5)처럼 형성한 후에 제1 배선(8a 및 8b)에 접속되는 전극들을 형성하기 위한 스루홀들을 형성한다. 이러한 스루홀들은 텅스텐과 같은 전도체로 각각 충진되어 콘택트(10a 및 10b)를 형성한다.
여기서, 도 1e에 나타낸 바와 같이, 수소나 질소 등으로 희석화된 수소 분위기에서 300 내지 500℃의 온도로 약 5 내지 60분 동안 본 발명에 따른 제1 열처리를 한다. 에칭, 각 막들을 형성시의 열 및 플러즈마 등의 영향에 의하여 층간절연막(5 및 9)을 구성하는 산화막이나 전극의 계면 등에서 결함이 발생한다. 상기 결함들은 트랜지스터 특성의 열성화를 초래한다. 수소 중에서의 열처리는 이러한 결함들을 회복시켜준다는 것은 공지되어 있다. 종래와 같이 수소에 의한 열처리를 제조공정의 마지막 단계에서 하면, 일반적으로 사용되고 있는 강유전체커패시터를 형성하는 산화전극 및 강유전체는 산화물이기 때문에 수소에 의하여 환원되어 특성이 열성화 된다. 그러나 본 발명에 있어서는 강유전체커패시터를 형성하기 직전의 단계에서 수소처리를 한다. 이렇게 함으로써, 강유전체에 악영향을 미치지 않으면서 제1 열처리 단계에 의하여 발생되었던 상기 결함들을 회복할 수 있다.
다음, 도 1f에 나타낸 바와 같이, 강유전체메모리영역 A의 콘택트(10a)에 접속된 강유전체커패시터(11)를 형성한다. 하부전극(12), 강유전체막(13), 및 상부전극(14)을 순차적으로 적층하여 강유전체커패시터(11)를 형성한다. 강유전체막(13)은 예를 들면 지르콘늄/티탄늄산납(Pb(Zr,Ti)O3; 이하 PZT라 한다.)이나 SrBi2Ta2O9(이하 SBT라 한다.)를 주성으로 하는 강유전체이다. 여기서 La, Ca, Sr, 및 Nb등이 첨가물로 되어도 좋다. 강유전체막을 형성하는 방법은 CVD법, 스퍼터법, 및 졸-겔법(sol-gel method) 등을 포함한다. 강유전체커패시터의 전극은 Pt, Ir, IrO2, Ru, RuO2, SrRuO3등이나 이것들의 적층막으로 되어도 좋다. 상기 전극은 주로 스퍼터법 등으로 형성된다.
이어서, 도 1g에 나타낸 바와 같이, MOS트랜지스터(4a)의 타방 확산층에 접속하는 콘택트(10a) 및 논리회로영역 B의 콘택트(10b)에 각각 접속되는 배선(15a 및 15b)을 형성한다. 강유전체커패시터(11)에 예를 들면 손상이 적은 O3-TEOS(tetraethoxysilane:Si(OC2H5)4)을 사용하는 CVD방법 등에 의하여 층간절연막(16)을 형성한다. Al, Ti, TiN, Pt, Ir 등이나 이러한 것들의 적층막을 형성한 후에, 강유전체커패시터(11)의 상부전극(14) 및 배선(15a 및 15b)에 접속되는 각 배선(17a 및 17b)들을 형성한다.
그 후에, 도 1h에 나타낸 바와 같이, 질소 중에서 300 내지 500℃의 온도로 약 5 내지 60분 동안 본 발명에 따른 제2 열처리를 한다. 여기서, 제1 열처리 후의 단계에서 발생된 결함들만이 회복이 필요하다. 더욱이, 제1 열처리의 시간은 짧고 1 열처리에 의한 수소가 각 막 중에 존재하기 때문에, 질소 분위기로 열처리하여 전술한 결함들의 충분히 회복하는 것이 가능하다.
본 실시예에 있어서, 논리회로영역 B의 배선을 형성한 직후나 강유전체커패시터를 형성하기 전에 강유전체 특성을 현저히 열성화시키는 수소 중에서 제1 열처리를 한다. 이렇게 함으로써, 강유전체의 특성을 열성화시키지 않으면서 트랜지스터 특성을 회복할 수 있다. 또한, 수소에 의한 제1 열처리를 한 후에, 강유전체커패시터를 형성하고 그의 결합 배선을 형성한다. 이렇게 하여, 논리회로영역 B에 미치는 영향을 작게 한다. 또한, 수소 중에서의 제1 열처리를 한 후 질소 중에서의 제2 열처리를 한다. 그러므로, 각 막 중의 수소의 존재로 인하여 강유전체커패시터를 형성하고 거기에 접속되는 접속배선을 형성하는 단계에서 발생된 손상의 회복뿐만 아니라 제2 열처리를 효과적으로 할 수 있다. 그 결과, 강유전체 특성의 열성화를 일으키지 않으면서, 반도체장치의 제조공정 중에 발생되는 산화막 및 전극계면 중의 결함을 회복할 수 있기 때문에 우수한 트랜지스터 특성을 제공할 수 있다.
이하에서 본 발명의 제2 실시예를 설명한다. 도 2는 본 발명의 제2 실시예에 따른 강유전체커패시터를 구비한 반도체장치의 단면도이다. 본 실시예에 있어서, 제1 실시예에서 형성된 배선층을 복수의 층으로 적층한다. 덧붙여 말하면, 도 2에 나타낸 제2 실시예에 있어서, 도 1a 내지 1h에 나타낸 제1 실시예와 같은 구성요소는 동일한 참조번호로 하여 그의 상세한 설명은 생략한다.
도 2에 나타낸 바와 같이, 소자분리절연막(2a 및 2b)을 실리콘기판(1) 표면상의 강유전체메모리영역 A 및 논리회로영역 B 위에 형성한다. 게이트절연막(40a 및 40b)을 소자분리절연막(2a 및 2b)으로 구획된 영역의 실리콘기판(1)상에 형성한다. 또한, 게이트전극(3a 및 3b)을 게이트절연막(40a 및 40b)상의 소정 위치에 형성한다. 또한, 상기 게이트전극(3a 및 3b)을 마스크로 한 상태에서 실리콘기판(1) 표면상에 이온을 주입함으로써 기판상의 소스 및 드레인 영역(도시되어 있지 않음)을 형성하여 각 트랜지스터(4a 및 4b)를 형성한다. 층간절연막(5)을 상기 트랜지스터(4a 및 4b)들 위에 형성한 후, 그 위에 소스 및 드레인영역의 확산층 및 상기 게이트에 접속되는 각 콘택트(7a 및 7b)를 형성한다. 상기 층간절연막(5)상에는 콘택트(7a 및 7b)에 접속하기 위한 제1 배선(8a 및 8b)을 형성한다.
본 실시예에 있어서, 층간절연막(18), 및 각 제1 배선(8a 및 8b)에 접속되는 콘택트(19a 및 19b)를 층간절연막(5)상에 더 형성한다. 또한, 각 콘택트(19a 및 19b)에 접속하기 위한 배선(20a 및 20b)을 층간절연막(18)상에 형성한다. 층간절연막(21)을 상기 전표면상에 형성한 후, 배선(20a 및 20b)에 접속하기 위한 콘택트(22a 및 22b)를 형성한다. 그 후에, 상기 층간절연막(21)상에는 콘택트(22a 및 22b)에 접속하기 위한 배선(23a 및 23b)을 형성한다. 게다가, 층간절연막(9), 및 각 배선(23a 및 23b)에 접속하기 위한 콘택트(10a 및 10b)를 형성한다. 이렇게 하여, 필요한 수의 배선층을 형성한다.
복수의 배선층을 형성한 후, 수소나 질소 등으로 희석화된 수소 분위기에서 300 내지 500℃의 온도로 약 5 내지 60분 동안 제1 열처리를 한다. 그 후의 공정은 제1 실시예와 동일하다. 즉, 질소 중에서 300 내지 500℃의 온도로 약 5 내지 60분 동안 제2 열처리를 하기 전에 강유전체커패시터(11), 배선(15a 및 15b), 층간절연막(16), 및 배선(17a 및 17b)을 형성한다.
본 실시예에 의하면, 복수의 배선층을 상기 트랜지스터상에 형성할 경우, 강유전체를 형성하기 전에 제1 열처리를 함으로써 강유전체커패시터에 어떠한 손상도 일으키지 않는 우수한 트랜지스터 특성을 얻을 수 있다.
이하에서, 본 발명의 제3 실시예를 설명한다. 도 3a 내지 3e는 본 발명의 제3 실시예에 따른 강유전체커패시터를 구비한 반도체장치의 제조방법을 공정순으로 나타내는 단면도이다. 덧붙여 말하면, 도 3a 내지 3e에 나타낸 제3 실시예에 있어서, 도 1a 내지 1h에 나타낸 제1 실시예와 같은 구성요소는 동일한 참조번호로 하여 그의 상세한 설명은 생략한다.
제1 실시예에서는 커패시터의 형성 단계 전에 배선을 하는 반면, 본 실시예는 커패시터를 형성한 후 배선을 하는 반도체장치의 제조방법이다.
제1 실시예와 마찬가지로, 도 3a에 나타낸 바와 같이, 트랜지스터(4a 및 4b)를 강유전체메모리영역 A와 논리회로영역 B의 실리콘기판(1)상에 각각 형성한다. 보다 자세히 말하면, 소자분리절연막(2a 및 2b)을 실리콘기판(1)상에 형성한다. 상기 소자분리절연막(2a 및 2b)에 의하여 둘러싸인 영역의 실리콘기판(1)상에 게이트절연막(40a 및 40b) 및 게이트전극(3a 및 3b)을 형성한다. 게다가, 상기 게이트전극(3a 및 3b)을 마스크로 한 상태에서 실리콘기판(1) 표면상에 이온을 주입하여 소스 및 드레인 영역으로 되는 확산층(도시되어 있지 않음)을 형성한다
그 후, 도 3b에 나타낸 바와 같이, 층간절연막(5)을 상기 트랜지스터들상에 형성한다. 확산층 및 전극에 접속하기 위하여 스루홀들을 형성하고, 텅스텐이나 폴리실리콘과 같은 전도체를 충진함으로써 콘택트(7a 및 7b)를 형성한다.
본 실시예에 있어서, 도 3c에 나타낸 바와 같이, 수소나 질소 등으로 희석화된 수소 분위기에서 300 내지 500℃의 온도로 약 5 내지 60분 동안 제1 열처리를 한다. 그 후에, 도 3d에 나타낸 바와 같이, 강유전체메모리영역 A의 층간절연막(5)상에는 하부전극(30), 강유전체막(31), 및 상부전극(32)으로 구성되는 강유전체커패시터(33)를 형성한다. 강유전체막은 제1 실시예와 동일한 방법으로 형성할 수 있다. 본 발명의 실시예에 있어서, 하부전극(30)에 접속되는 배선을 형성하기 위하여 강유전체커패시터(33)의 상부전극(32)을 선택적으로 형성한다. 그 후, 절연막(34)을 전표면상에 형성하고, 콘택트(7a 및 7b), 및 강유전체커패시터(33)의 상부/하부전극(32 및 30)에 접속하기 위한 배선을 형성한다. 이 때, 강유전체메모리영역 A의 확산층 중의 일방에 접속된 콘택트(7a)를 강유전체커패시터(33)의 상부전극(32)에 접속한다.
그 후, 도 3e에 나타낸 바와 같이, 질소 중에서 300 내지 500℃의 온도로 약 5 내지 60분 동안 제2 열처리를 한다.
본 실시예에 있어서, 강유전체커패시터를 배선의 공정 전에 형성하기 때문에, 강유전체커패시터를 형성할 때 600℃ 정도의 열처리가 가능하므로 강유전체막을 용이하게 형성할 수 있다. 본 경우에 있어서도, 강유전체커패시터를 형성하기 전에 한 번 수소 중에서 제1 열처리를 하기 때문에 그 후의 제2 열처리인 질소처리를 매우 효과적으로 할 수 있다.
덧붙여 말하면, 본 실시예는 강유전체커패시터를 콘택트상에 형성하지 않고 콘택트 근처에 형성하여 콘택트와 강유전체커패시터가 배선을 통하여 서로 접속되는 경우를 다루고 있다. 그러나, 강유전체커패시터의 하부전극을 콘택트상에 형성하는 경우에도 동일한 효과를 얻을 수 있다는 것을 이해할 수 있다.
상술한 바와 같이, 본 발명에 의하면, 강유전체커패시터를 형성하기 전에 수소 분위기에서 제1 열처리를 하고 강유전체커패시터를 형성한 후 질소 분위기에서 제2 열처리를 함으로써, 제조공정시의 산화막 중에서, 또는 전극이나 산화막 등의 계면에서 발생된 결함을 회복할 수 있다. 즉, 제1 열처리는 전술한 결함들을 완전하게 회복하고 제2 열처리는 강유전체커패시터를 형성하는 단계에서 발생되는 결함을 회복시킬 수 있다. 그 결과, 유전체 특성을 열성화시키지 않으면서 제조공정시 발생되는 결함들을 회복할 수 있기 때문에 바람직한 트랜지스터 특성을 얻을 수 있다.
Claims (6)
- 강유전체커패시터를 구비한 반도체장치의 제조방법에 있어서, 상기 강유전체커패시터는 강유전체막을 유전체로 구비하며,수소를 함유한 분위기에서 제1 열처리를 하여 막형성 단계에서 발생된 결함을 회복하는 단계;상기 강유전체커패시터를 형성하는 단계; 및질소 분위기에서 제2 열처리를 하여 상기 강유전체커패시터를 형성하는 단계에서 발생되는 결함을 회복하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서,상기 제1 열처리를 하는 단계 전에, 실리콘기판의 표면상에 MOS트랜지스터를 형성하며,상기 MOS트랜지스터상에 제1 절연막을 형성하며,상기 MOS트랜지스터의 확산층에 접속되는 콘택트를 형성하는 단계; 및상기 제1 열처리 단계와 상기 제2 열처리 단계 사이에, 상기 제1 절연막상에 하부전극, 그 위에 강유전체막, 및 그 위에 상부전극을 형성하여 강유전체커패시터를 형성하며,상기 하부전극을 상기 콘택트에 접속하며,전표면상에 제2 절연막을 형성하며,상기 콘택트와 상기 상부전극 사이를 접속하기 위한 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서,상기 콘택트를 형성하는 단계 및 상기 제1 열처리를 하는 단계 사이에 상기 제1 절연막상에 복수의 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서,상기 제1 열처리를 하기 전에, 실리콘기판상에 MOS트랜지스터를 형성하며,상기 MOS트랜지스터상에 제3 절연막을 형성하며,상기 MOS트랜지스터의 확산층에 접속되는 콘택트를 형성하는 단계; 및상기 제1 열처리 단계와 상기 제2 열처리 단계 사이에, 상기 제3 절연막상에 하부전극, 그 위에 강유전체막, 및 그 위에 상부전극으로 구성된 강유전체커패시터를 형성하며,제4 절연막을 형성하며, 상기 콘택트와 상기 상부전극 사이를 접속하기 위한 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제4항에 있어서, 상기 강유전체커패시터의 상기 하부전극을 상기 콘택트에접속하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항 내지 제5항 중의 어느 한 항에 있어서, 300 내지 500℃의 온도에서 상기 제1 및 제2 열처리를 하는 것을 특징으로 하는 반도체장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000121541A JP3623427B2 (ja) | 2000-04-21 | 2000-04-21 | 強誘電体容量を有する半導体装置の製造方法 |
| JP2000-121541 | 2000-04-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010098749A true KR20010098749A (ko) | 2001-11-08 |
Family
ID=18632173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010021147A KR20010098749A (ko) | 2000-04-21 | 2001-04-19 | 강유전체커패시터를 구비한 반도체장치의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6534358B2 (ko) |
| JP (1) | JP3623427B2 (ko) |
| KR (1) | KR20010098749A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006096009A1 (en) * | 2005-03-08 | 2006-09-14 | Gwangju Institute Of Science And Technology | High-pressure hydrogen annealing for mosfet |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4688343B2 (ja) * | 2001-05-16 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 強誘電体メモリ装置 |
| KR100420122B1 (ko) * | 2001-07-21 | 2004-03-02 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그 제조방법 |
| US6573587B1 (en) * | 2002-05-28 | 2003-06-03 | Oki Electric Industry Co., Ltd. | Metal oxide capacitor with hydrogen diffusion blocking covering |
| US8569142B2 (en) | 2003-11-28 | 2013-10-29 | Blackberry Limited | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
| WO2010140370A1 (ja) * | 2009-06-05 | 2010-12-09 | 住友化学株式会社 | 光デバイス、半導体基板、光デバイスの製造方法、および半導体基板の製造方法 |
| US8669644B2 (en) * | 2009-10-07 | 2014-03-11 | Texas Instruments Incorporated | Hydrogen passivation of integrated circuits |
| KR102054260B1 (ko) | 2013-05-23 | 2020-01-23 | 삼성전자주식회사 | 자가 치유가 가능한 반도체 소자 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3445925B2 (ja) | 1997-10-07 | 2003-09-16 | シャープ株式会社 | 半導体記憶素子の製造方法 |
| JP3269528B2 (ja) | 1998-03-04 | 2002-03-25 | 日本電気株式会社 | 容量素子を有する半導体装置及びその製造方法 |
| US6322849B2 (en) * | 1998-11-13 | 2001-11-27 | Symetrix Corporation | Recovery of electronic properties in hydrogen-damaged ferroelectrics by low-temperature annealing in an inert gas |
| JP3548488B2 (ja) | 2000-03-13 | 2004-07-28 | 沖電気工業株式会社 | 強誘電体を用いた半導体装置の製造方法 |
-
2000
- 2000-04-21 JP JP2000121541A patent/JP3623427B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-19 KR KR1020010021147A patent/KR20010098749A/ko not_active Application Discontinuation
- 2001-04-20 US US09/838,186 patent/US6534358B2/en not_active Expired - Fee Related
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| WO2006096009A1 (en) * | 2005-03-08 | 2006-09-14 | Gwangju Institute Of Science And Technology | High-pressure hydrogen annealing for mosfet |
Also Published As
| Publication number | Publication date |
|---|---|
| US6534358B2 (en) | 2003-03-18 |
| JP3623427B2 (ja) | 2005-02-23 |
| US20010034069A1 (en) | 2001-10-25 |
| JP2001308285A (ja) | 2001-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |