JP3445925B2 - 半導体記憶素子の製造方法 - Google Patents
半導体記憶素子の製造方法Info
- Publication number
- JP3445925B2 JP3445925B2 JP27432997A JP27432997A JP3445925B2 JP 3445925 B2 JP3445925 B2 JP 3445925B2 JP 27432997 A JP27432997 A JP 27432997A JP 27432997 A JP27432997 A JP 27432997A JP 3445925 B2 JP3445925 B2 JP 3445925B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- interlayer insulating
- insulating film
- semiconductor memory
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子の
製造方法、更に詳しくは強誘電体を誘電膜とするキャパ
シタを備えた半導体記憶素子およびその製造方法に関す
るものである。
製造方法、更に詳しくは強誘電体を誘電膜とするキャパ
シタを備えた半導体記憶素子およびその製造方法に関す
るものである。
【０００２】
【従来の技術】従来の強誘電体を用いた不揮発性メモリ
を図１に示す。従来の強誘電体メモリは少なくとも１つ
のスイッチングトランジスタと少なくとも１つの強誘電
体キャパシタにより構成されている。従来のＤＲＡＭの
ＣＭＯＳ工程と同様に、素子分離により囲まれた活性領
域にスイッチングトランジスタを形成した後、素子分離
領域上にドライブラインに相当する下部電極形成後、強
誘電体を形成する。強誘電体キャパシタは印加電界に対
して蓄積電荷は履歴特性を示す。
を図１に示す。従来の強誘電体メモリは少なくとも１つ
のスイッチングトランジスタと少なくとも１つの強誘電
体キャパシタにより構成されている。従来のＤＲＡＭの
ＣＭＯＳ工程と同様に、素子分離により囲まれた活性領
域にスイッチングトランジスタを形成した後、素子分離
領域上にドライブラインに相当する下部電極形成後、強
誘電体を形成する。強誘電体キャパシタは印加電界に対
して蓄積電荷は履歴特性を示す。
【０００３】印加電界を取り除いても強誘電体膜は自発
分極を有しているため、この分極方向により情報（１あ
るいは０）が記憶される。この性質を利用することによ
り、電源を切っても情報が保持できる不揮発性メモリが
実現できる。メモリに適用するには分極反転するための
正負のしきい値電圧が等しく、反転電荷量と非反転電荷
量の差を半導体メモリのセンシングアンプで検出するた
め、５μＣ／ｃｍ2程度必要となる。
分極を有しているため、この分極方向により情報（１あ
るいは０）が記憶される。この性質を利用することによ
り、電源を切っても情報が保持できる不揮発性メモリが
実現できる。メモリに適用するには分極反転するための
正負のしきい値電圧が等しく、反転電荷量と非反転電荷
量の差を半導体メモリのセンシングアンプで検出するた
め、５μＣ／ｃｍ2程度必要となる。
【０００４】また、強誘電体キャパシタ形成後、上部プ
レート電極、ＰＺＴ膜、ドライブラインを所定の形状に
同時に加工する。一方のソース／ドレイン領域にビット
線、他方のソース／ドレイン領域と強誘電体キャパシタ
のプレート電極を配線により電気的に接続された構造を
有している。
レート電極、ＰＺＴ膜、ドライブラインを所定の形状に
同時に加工する。一方のソース／ドレイン領域にビット
線、他方のソース／ドレイン領域と強誘電体キャパシタ
のプレート電極を配線により電気的に接続された構造を
有している。
【０００５】強誘電体材料には、上記特性を満足する材
料として、チタン酸ジルコン酸鉛（ＰｂＺｒxＴｉ1-xＯ
3、以下「ＰＺＴ」とする。）あるいは、ビスマス層状
化合物（ＳｒＢｉ4Ｔｉ4Ｏ15，ＳｒＢｉ2Ｔａ2Ｏ9）な
どが用いられている。また、電極材料には、ＰＺＴ膜と
の格子の接合性が良く、耐酸化性の優れたＰｔＲｈ、Ｐ
ｔＲｈＯxや酸化物で且つ導電性という特徴をもつＲｕ
Ｏ2、ＩｒＯ2、ＬａＳｒＣｏＯなどが用いられている。
強誘電体キャパシタを形成後、層間絶縁膜を形成し、金
属配線を用い、素子間を接続する。層間絶縁膜には原料
としてシランガスあるいはＴＥＯＳ（テトラエトキシシ
ラン）を用い、ＣＶＤ法により酸化珪素膜あるいは窒化
珪素膜を形成する。
料として、チタン酸ジルコン酸鉛（ＰｂＺｒxＴｉ1-xＯ
3、以下「ＰＺＴ」とする。）あるいは、ビスマス層状
化合物（ＳｒＢｉ4Ｔｉ4Ｏ15，ＳｒＢｉ2Ｔａ2Ｏ9）な
どが用いられている。また、電極材料には、ＰＺＴ膜と
の格子の接合性が良く、耐酸化性の優れたＰｔＲｈ、Ｐ
ｔＲｈＯxや酸化物で且つ導電性という特徴をもつＲｕ
Ｏ2、ＩｒＯ2、ＬａＳｒＣｏＯなどが用いられている。
強誘電体キャパシタを形成後、層間絶縁膜を形成し、金
属配線を用い、素子間を接続する。層間絶縁膜には原料
としてシランガスあるいはＴＥＯＳ（テトラエトキシシ
ラン）を用い、ＣＶＤ法により酸化珪素膜あるいは窒化
珪素膜を形成する。
【０００６】このようにトランジスタを備えたメモリは
通常、金属配線あるいは保護膜形成のような最終工程完
了後に水素を含む不活性ガス雰囲気中で４００〜４５０
℃の範囲内で熱処理を行う。これは、トランジスタのゲ
ート酸化膜と基板と界面の欠陥を拡散した水素で終端す
ることにより、ゲート酸化膜の界面準位密度を低減し安
定なトランジスタ特性を得るためである。
通常、金属配線あるいは保護膜形成のような最終工程完
了後に水素を含む不活性ガス雰囲気中で４００〜４５０
℃の範囲内で熱処理を行う。これは、トランジスタのゲ
ート酸化膜と基板と界面の欠陥を拡散した水素で終端す
ることにより、ゲート酸化膜の界面準位密度を低減し安
定なトランジスタ特性を得るためである。
【０００７】以下、図３を用いて、従来技術として特開
平７−２７３２９７号公報に開示された技術を説明す
る。
平７−２７３２９７号公報に開示された技術を説明す
る。
【０００８】まず、半導体基板４１表面に素子分離領域
４２を形成した後、ソース４３及びドレイン４４の拡散
領域と基板４１上にゲート絶縁膜４５を介して形成され
るゲート電極４６を有するスイッチングトランジスタ４
７が形成される。
４２を形成した後、ソース４３及びドレイン４４の拡散
領域と基板４１上にゲート絶縁膜４５を介して形成され
るゲート電極４６を有するスイッチングトランジスタ４
７が形成される。
【０００９】次に、層間絶縁膜としてＢＰＳＧ膜４８を
形成し、更にＢＰＳＧ膜４８上には膜厚２０ｎｍのチタ
ン接着層４９、膜厚が２００ｎｍのＰｔ下部電極５１、
膜厚２５０ｎｍの強誘電体薄膜５２、膜厚２００ｎｍの
Ｐｔ上部電極５３が順次形成される。
形成し、更にＢＰＳＧ膜４８上には膜厚２０ｎｍのチタ
ン接着層４９、膜厚が２００ｎｍのＰｔ下部電極５１、
膜厚２５０ｎｍの強誘電体薄膜５２、膜厚２００ｎｍの
Ｐｔ上部電極５３が順次形成される。
【００１０】次に、ＳＯＧからなる膜厚２００ｎｍのシ
リコン酸化物の第１の保護膜５４が形成され、更に第１
の保護膜５４上には強誘電体薄膜５２の材質と同じ組成
のＭＯＤ溶液の塗布熱処理によって形成した膜厚２２０
ｎｍの第２の保護膜５５が形成される。第２の保護膜５
５の焼成は強誘電体薄膜５２の処理条件と同じである。
リコン酸化物の第１の保護膜５４が形成され、更に第１
の保護膜５４上には強誘電体薄膜５２の材質と同じ組成
のＭＯＤ溶液の塗布熱処理によって形成した膜厚２２０
ｎｍの第２の保護膜５５が形成される。第２の保護膜５
５の焼成は強誘電体薄膜５２の処理条件と同じである。
【００１１】更に、第２の保護膜５５上にはＬＰＣＶＤ
成膜によるシラン熱分解による膜厚３００ｎｍの層間絶
縁膜５６が形成される。該スイッチングトランジスタ４
７のソース４３、ドレイン４４に対応する第１の保護膜
５４、第２の保護膜５５、層間絶縁膜５６及びＢＰＳＧ
膜４８には開口部５７が形成され、この開口部５７にソ
ース取り出し配線５８、ドレイン取り出し配線５９が形
成される。また、上部電極５３、下部電極５１に対応す
る第１の保護膜５４、第２の保護膜５５及び層間絶縁膜
５６にも開口部５７が形成され、これら開口部５７にド
レイン取り出し配線５９と電気的に接続される上部電極
取り出し配線６０が形成される。
成膜によるシラン熱分解による膜厚３００ｎｍの層間絶
縁膜５６が形成される。該スイッチングトランジスタ４
７のソース４３、ドレイン４４に対応する第１の保護膜
５４、第２の保護膜５５、層間絶縁膜５６及びＢＰＳＧ
膜４８には開口部５７が形成され、この開口部５７にソ
ース取り出し配線５８、ドレイン取り出し配線５９が形
成される。また、上部電極５３、下部電極５１に対応す
る第１の保護膜５４、第２の保護膜５５及び層間絶縁膜
５６にも開口部５７が形成され、これら開口部５７にド
レイン取り出し配線５９と電気的に接続される上部電極
取り出し配線６０が形成される。
【００１２】キャパシタ形成後、アルミニウム等の多層
配線間に用いる層間絶縁膜、或いは配線完了後に形成す
る保護膜は、アルミニウム配線とシリコン基板との反応
及びアルミニウム配線の信頼性を考慮して形成時の基板
温度を４００℃前後にする必要がある。このため、従
来、シランやＴＥＯＳを原料とし低温で形成可能なプラ
ズマＣＶＤ法により層間絶縁膜、保護膜を形成してい
る。
配線間に用いる層間絶縁膜、或いは配線完了後に形成す
る保護膜は、アルミニウム配線とシリコン基板との反応
及びアルミニウム配線の信頼性を考慮して形成時の基板
温度を４００℃前後にする必要がある。このため、従
来、シランやＴＥＯＳを原料とし低温で形成可能なプラ
ズマＣＶＤ法により層間絶縁膜、保護膜を形成してい
る。
【００１３】しかしながら、シランガスやＴＥＯＳを用
いたプラズマＣＶＤ法により形成した層間絶縁膜には多
量の水素が含まれており、この水素は保護膜形成後の４
００℃前後の熱処理により解離し素子内部を拡散、強誘
電体キャパシタの上部Ｐｔ電極によって活性化され、強
誘電体膜界面に達すると強誘電体膜側で還元作用が発生
し、膜中の酸素が引き抜かれ絶縁性が破壊される。この
現象が進むと強誘電体特性が劣化し、リーク電流が増加
する。また、上部電極形成後に水素を含む不活性ガス雰
囲気中で熱処理するため、同様に、強誘電体特性の劣
化、リーク電流の増加が起こる。
いたプラズマＣＶＤ法により形成した層間絶縁膜には多
量の水素が含まれており、この水素は保護膜形成後の４
００℃前後の熱処理により解離し素子内部を拡散、強誘
電体キャパシタの上部Ｐｔ電極によって活性化され、強
誘電体膜界面に達すると強誘電体膜側で還元作用が発生
し、膜中の酸素が引き抜かれ絶縁性が破壊される。この
現象が進むと強誘電体特性が劣化し、リーク電流が増加
する。また、上部電極形成後に水素を含む不活性ガス雰
囲気中で熱処理するため、同様に、強誘電体特性の劣
化、リーク電流の増加が起こる。
【００１４】また、水素遮断性の保護膜として、組成的
にも結晶構造的にも強誘電体と等しい薄膜５５を用いる
場合、該保護膜の平坦化が困難であり、また、保護膜上
の絶縁膜との剥がれが発生したり、保護膜を構成する元
素が拡散しスイッチングトランジスタ等に悪影響を与え
る等の問題を有する。
にも結晶構造的にも強誘電体と等しい薄膜５５を用いる
場合、該保護膜の平坦化が困難であり、また、保護膜上
の絶縁膜との剥がれが発生したり、保護膜を構成する元
素が拡散しスイッチングトランジスタ等に悪影響を与え
る等の問題を有する。
【００１５】
【課題を解決するための手段】請求項１に記載の本発明
の半導体記憶素子の製造方法は、半導体基板に形成され
たスイッチングトランジスタとなるＭＯＳトランジスタ
と、第１の層間絶縁膜に形成されたコンタクトホールを
介して上記ＭＯＳトランジスタと電気的に接続され、強
誘電体膜を誘電膜とするキャパシタとを備え、配線を介
して、他の半導体記憶素子と接続されている半導体記憶
素子の製造方法において、上記キャパシタの下部電極上
に上記強誘電体膜を形成する工程と、上記強誘電体膜を
結晶化した後、水素或いは水素と不活性ガスの混合雰囲
気にて第１の熱処理をすることにより、上記ＭＯＳトラ
ンジスタのゲート絶縁膜と上記半導体基板との界面での
欠陥を終端する工程と、上記キャパシタの上部電極を上
記強誘電体膜上に直接又は第２の層間絶縁膜に形成され
たコンタクトホールを介して形成する工程と、第３の層
間絶縁膜を形成した後、コンタクトホールを形成し、上
記ＭＯＳトランジスタと他の半導体記憶素子とを接続す
る配線を形成し、その後、表面に表面保護膜を形成する
工程と、上記表面保護膜を形成した後、酸素又は不活性
ガス又は酸素と不活性ガスとの混合ガス雰囲気中で第２
の熱処理をする工程とを備えたことを特徴とするもので
ある。
の半導体記憶素子の製造方法は、半導体基板に形成され
たスイッチングトランジスタとなるＭＯＳトランジスタ
と、第１の層間絶縁膜に形成されたコンタクトホールを
介して上記ＭＯＳトランジスタと電気的に接続され、強
誘電体膜を誘電膜とするキャパシタとを備え、配線を介
して、他の半導体記憶素子と接続されている半導体記憶
素子の製造方法において、上記キャパシタの下部電極上
に上記強誘電体膜を形成する工程と、上記強誘電体膜を
結晶化した後、水素或いは水素と不活性ガスの混合雰囲
気にて第１の熱処理をすることにより、上記ＭＯＳトラ
ンジスタのゲート絶縁膜と上記半導体基板との界面での
欠陥を終端する工程と、上記キャパシタの上部電極を上
記強誘電体膜上に直接又は第２の層間絶縁膜に形成され
たコンタクトホールを介して形成する工程と、第３の層
間絶縁膜を形成した後、コンタクトホールを形成し、上
記ＭＯＳトランジスタと他の半導体記憶素子とを接続す
る配線を形成し、その後、表面に表面保護膜を形成する
工程と、上記表面保護膜を形成した後、酸素又は不活性
ガス又は酸素と不活性ガスとの混合ガス雰囲気中で第２
の熱処理をする工程とを備えたことを特徴とするもので
ある。
【００１６】また、請求項２に記載の本発明の半導体記
憶素子の製造方法は、上記第１の熱処理を３００〜４５
０℃で行うことを特徴とする、請求項１記載の半導体記
憶素子の製造方法である。
憶素子の製造方法は、上記第１の熱処理を３００〜４５
０℃で行うことを特徴とする、請求項１記載の半導体記
憶素子の製造方法である。
【００１７】また、請求項３に記載の本発明の半導体記
憶素子の製造方法は、上記第１の層間絶縁膜、上記第２
の層間絶縁膜、上記第３の層間絶縁膜及び上記表面保護
膜として、四弗化珪素を原料として用いた化学的気相成
長法によって、フッ素を含む酸化珪素膜、窒化珪素膜又
は窒化酸化珪素膜を形成することを特徴とする、請求項
１又は請求項２に記載の半導体記憶素子の製造方法であ
る。
憶素子の製造方法は、上記第１の層間絶縁膜、上記第２
の層間絶縁膜、上記第３の層間絶縁膜及び上記表面保護
膜として、四弗化珪素を原料として用いた化学的気相成
長法によって、フッ素を含む酸化珪素膜、窒化珪素膜又
は窒化酸化珪素膜を形成することを特徴とする、請求項
１又は請求項２に記載の半導体記憶素子の製造方法であ
る。
【００１８】また、請求項４に記載の本発明の半導体記
憶素子の製造方法は、上記第２の熱処理を３００〜４５
０℃で行うことを特徴とする、請求項１乃至請求項３の
いずれかに記載の半導体記憶素子の製造方法である。
憶素子の製造方法は、上記第２の熱処理を３００〜４５
０℃で行うことを特徴とする、請求項１乃至請求項３の
いずれかに記載の半導体記憶素子の製造方法である。
【００１９】
【００２０】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００２１】図１は本発明の一実施の形態の半導体記憶
素子の製造工程図であり、１は半導体基板、２はスイッ
チングトランジスタ、３は素子分離領域、４は第１の層
間絶縁膜、５はポリシリコンプラグ、６はバリアメタル
層、７はキャパシタの下部電極、８は強誘電体膜、９は
第２の層間絶縁膜、１０は上部電極、１１は第３の層間
絶縁膜、１２は金属配線、１３は表面保護膜を示す。
素子の製造工程図であり、１は半導体基板、２はスイッ
チングトランジスタ、３は素子分離領域、４は第１の層
間絶縁膜、５はポリシリコンプラグ、６はバリアメタル
層、７はキャパシタの下部電極、８は強誘電体膜、９は
第２の層間絶縁膜、１０は上部電極、１１は第３の層間
絶縁膜、１２は金属配線、１３は表面保護膜を示す。
【００２２】以下、本発明の一実施の形態の半導体記憶
素子の製造工程を説明する。
素子の製造工程を説明する。
【００２３】まず、公知のトランジスタ製造方法に従
い、シリコン基板１上にスイッチングトランジスタ２と
なるＭＯＳトランジスタ及び素子分離領域を形成する。
シリコン基板１上に第１の層間絶縁膜４として、ＢＰＳ
Ｇ膜（ボロン燐ドープシリコン酸化膜）あるいは四弗化
珪素（ＳｉＦ4）を原料に用いたＳｉＯＦ膜を形成す
る。
い、シリコン基板１上にスイッチングトランジスタ２と
なるＭＯＳトランジスタ及び素子分離領域を形成する。
シリコン基板１上に第１の層間絶縁膜４として、ＢＰＳ
Ｇ膜（ボロン燐ドープシリコン酸化膜）あるいは四弗化
珪素（ＳｉＦ4）を原料に用いたＳｉＯＦ膜を形成す
る。
【００２４】次に、リソグラフィ工程により、コンタク
トホール形成用レジストパターン形成後、ドライエッチ
ング法により、コントクトホールを開口する。次に、ポ
リシリコン膜を堆積し、８００〜９００℃の雰囲気中で
燐をドーピングする。次に、化学的機械的研磨によりポ
リシリコン膜を研磨し、コンタクトホール内にポリシリ
コンプラグ５を形成する。次に、下部電極７／バリアメ
タル層６との密着層として、膜厚２００ÅのＴｉ膜（図
示せず。）を形成する。
トホール形成用レジストパターン形成後、ドライエッチ
ング法により、コントクトホールを開口する。次に、ポ
リシリコン膜を堆積し、８００〜９００℃の雰囲気中で
燐をドーピングする。次に、化学的機械的研磨によりポ
リシリコン膜を研磨し、コンタクトホール内にポリシリ
コンプラグ５を形成する。次に、下部電極７／バリアメ
タル層６との密着層として、膜厚２００ÅのＴｉ膜（図
示せず。）を形成する。
【００２５】次に、下部電極７とポリシリコンプラグ５
とのバリアメタル層６として１０００〜２０００Åの窒
化チタン膜或いはＴａＳｉＮ膜或いはこれらの積層膜を
スパッタリング方により形成する。尚、本実施の形態に
おいては、バリアメタル層６として、ＴｉＮ膜を用い
る。次に、下部電極７として膜厚５００〜１５００Åの
Ｐｔ又はＰｔを含む化合物又はＩｒＯ2、ＲｕＯ2、Ｒｅ
Ｏ3などの酸化物電極あるいはこれらの積層膜をスパッ
タリング法により形成する。尚、本実施の形態において
は、Ｐｔ膜を用いる。
とのバリアメタル層６として１０００〜２０００Åの窒
化チタン膜或いはＴａＳｉＮ膜或いはこれらの積層膜を
スパッタリング方により形成する。尚、本実施の形態に
おいては、バリアメタル層６として、ＴｉＮ膜を用い
る。次に、下部電極７として膜厚５００〜１５００Åの
Ｐｔ又はＰｔを含む化合物又はＩｒＯ2、ＲｕＯ2、Ｒｅ
Ｏ3などの酸化物電極あるいはこれらの積層膜をスパッ
タリング法により形成する。尚、本実施の形態において
は、Ｐｔ膜を用いる。
【００２６】次に、下部電極７上にソルゲル法により膜
厚２０００ÅのＰＺＴ膜を形成し、ランプ加熱あるは電
気炉により強誘電性を有するペロブスカイト構造に結晶
化させ、強誘電体膜８を形成する。結晶化温度は強誘電
体材料によって大きく異なるが、ＰＺＴ膜又はＰＬＺＴ
膜では６００〜７００℃が望ましい。
厚２０００ÅのＰＺＴ膜を形成し、ランプ加熱あるは電
気炉により強誘電性を有するペロブスカイト構造に結晶
化させ、強誘電体膜８を形成する。結晶化温度は強誘電
体材料によって大きく異なるが、ＰＺＴ膜又はＰＬＺＴ
膜では６００〜７００℃が望ましい。
【００２７】次にＰＺＴ膜及び下部電極Ｐｔ／ＴｉＮ膜
／Ｔｉ膜をパターニングする。パターニング後に水素又
は水素を含む不活性ガス雰囲気中で３００〜４５０℃の
温度範囲内で処理する。これによりＳｉ基板とスイッチ
ングトランジスタのゲート酸化膜と界面の欠陥が水素に
より終端される。
／Ｔｉ膜をパターニングする。パターニング後に水素又
は水素を含む不活性ガス雰囲気中で３００〜４５０℃の
温度範囲内で処理する。これによりＳｉ基板とスイッチ
ングトランジスタのゲート酸化膜と界面の欠陥が水素に
より終端される。
【００２８】このように、水素を含む不活性ガス中での
熱処理を上部電極を形成する前にすることにより、図２
（ａ）に示すように強誘電体特性に劣化はみられない。
一方、上部電極形成後に水素を含む不活性ガス中で処理
すると、図２（ｂ）に示すように、強誘電体特性の劣化
は著しい。
熱処理を上部電極を形成する前にすることにより、図２
（ａ）に示すように強誘電体特性に劣化はみられない。
一方、上部電極形成後に水素を含む不活性ガス中で処理
すると、図２（ｂ）に示すように、強誘電体特性の劣化
は著しい。
【００２９】このことから上部電極形成後に水素を含む
雰囲気で熱処理すると、水素が上部電極に容易に吸蔵さ
れ強誘電体界面に達すると考えられる。そして、上部電
極、特にＰｔは触媒作用を有しており、水素が活性化さ
れ、強誘電体膜側で還元作用が発生し、膜中の酸素が引
き抜かれていると考えられる。この現象が進むと強誘電
体特性が劣化し、リーク電流が増加する。このことか
ら、水素雰囲気中で熱処理を行う場合、キャパシタ上部
電極形成前に行う必要がある。
雰囲気で熱処理すると、水素が上部電極に容易に吸蔵さ
れ強誘電体界面に達すると考えられる。そして、上部電
極、特にＰｔは触媒作用を有しており、水素が活性化さ
れ、強誘電体膜側で還元作用が発生し、膜中の酸素が引
き抜かれていると考えられる。この現象が進むと強誘電
体特性が劣化し、リーク電流が増加する。このことか
ら、水素雰囲気中で熱処理を行う場合、キャパシタ上部
電極形成前に行う必要がある。
【００３０】次に、ＰＺＴ膜上に第２の層間絶縁膜９を
形成する。第２の層間絶縁膜９はプラズマＣＶＤ法によ
り、ＳｉＦ4とＯ2とＡｒとを原料とし、基板温度は常温
〜４５０℃の温度範囲内でＳｉＯＦ膜或いは、ＳｉＦ4
とＮ2とＯ2とＡｒ又はＮ2Ｏとを原料とし、基板温度は
常温〜４５０℃の温度範囲内でＳｉＯＮＦ膜を形成す
る。上記方法で形成した膜は成膜ガスには水素含有ガス
を用いていないため、膜中には水素（Ｈ）が存在しな
い。
形成する。第２の層間絶縁膜９はプラズマＣＶＤ法によ
り、ＳｉＦ4とＯ2とＡｒとを原料とし、基板温度は常温
〜４５０℃の温度範囲内でＳｉＯＦ膜或いは、ＳｉＦ4
とＮ2とＯ2とＡｒ又はＮ2Ｏとを原料とし、基板温度は
常温〜４５０℃の温度範囲内でＳｉＯＮＦ膜を形成す
る。上記方法で形成した膜は成膜ガスには水素含有ガス
を用いていないため、膜中には水素（Ｈ）が存在しな
い。
【００３１】次に、上部電極１０形成のためのコンタク
トホールを開口する。上部電極１０として、Ｐｔを約１
０００Å形成し、フォトリソグラフィ工程によりパター
ニングする。上部電極１０はＰｔに限定されるものでは
なく、下部電極７で用いた酸化物導電体、或いはこれら
の積層電極を用いてもよい。
トホールを開口する。上部電極１０として、Ｐｔを約１
０００Å形成し、フォトリソグラフィ工程によりパター
ニングする。上部電極１０はＰｔに限定されるものでは
なく、下部電極７で用いた酸化物導電体、或いはこれら
の積層電極を用いてもよい。
【００３２】次に、上部電極１０上に第３の層間絶縁膜
１１を第２の層間絶縁膜９と同様の方法を用いて形成す
る。次に、スイッチングトランジスタ２のソース上にコ
ンタクトホールを開口し、金属配線１２を形成する。
１１を第２の層間絶縁膜９と同様の方法を用いて形成す
る。次に、スイッチングトランジスタ２のソース上にコ
ンタクトホールを開口し、金属配線１２を形成する。
【００３３】金属配線１２形成後、表面保護膜１３とし
てＳｉＦ4とＯ2とＡｒを原料とし、基板温度は常温〜４
５０℃の温度範囲内でＳｉＯＦ膜或いは、ＳｉＦ4とＮ2
とＡｒとを原料とし、基板温度は常温〜４５０℃の温度
範囲内でＳｉＮＦ膜、或いはＳｉＦ4とＮ2とＯ2とＡｒ
又はＮ2Ｏとを原料とし、基板温度は常温〜４５０℃の
温度範囲内でＳｉＯＮＦ膜、ＳｉＦ4とＮ2とを原料に用
いたプラズマＣＶＤ法による窒化珪素膜、或いはＳｉＦ
4とＮ2Ｏとを原料ガスとし窒化酸化珪素膜、或いはこれ
らの積層膜を形成する。
てＳｉＦ4とＯ2とＡｒを原料とし、基板温度は常温〜４
５０℃の温度範囲内でＳｉＯＦ膜或いは、ＳｉＦ4とＮ2
とＡｒとを原料とし、基板温度は常温〜４５０℃の温度
範囲内でＳｉＮＦ膜、或いはＳｉＦ4とＮ2とＯ2とＡｒ
又はＮ2Ｏとを原料とし、基板温度は常温〜４５０℃の
温度範囲内でＳｉＯＮＦ膜、ＳｉＦ4とＮ2とを原料に用
いたプラズマＣＶＤ法による窒化珪素膜、或いはＳｉＦ
4とＮ2Ｏとを原料ガスとし窒化酸化珪素膜、或いはこれ
らの積層膜を形成する。
【００３４】また、表面保護膜１３形成後に不活性ガス
或いは酸素或いはこれらの混合ガス雰囲気にて３００〜
４５０℃の範囲内で熱処理を行う。
或いは酸素或いはこれらの混合ガス雰囲気にて３００〜
４５０℃の範囲内で熱処理を行う。
【００３５】上記実施の形態では強誘電体膜として、Ｐ
ＺＴ膜を用いたが、本発明はこれに限定されるものでは
なく、ビスマス層状化合物（ＳｒＢｉ4Ｔｉ4Ｏ15，Ｓｒ
Ｂｉ2Ｔａ2Ｏ9）を用いることも可能である。
ＺＴ膜を用いたが、本発明はこれに限定されるものでは
なく、ビスマス層状化合物（ＳｒＢｉ4Ｔｉ4Ｏ15，Ｓｒ
Ｂｉ2Ｔａ2Ｏ9）を用いることも可能である。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、強誘電体特性を劣化させることな
く、スイッチングトランジスタのゲート酸化膜とシリコ
ン基板との界面の欠陥を水素により終端させ、ゲート酸
化膜の界面準位密度が低減され、安定したトランジスタ
特性が得られる。
用いることにより、強誘電体特性を劣化させることな
く、スイッチングトランジスタのゲート酸化膜とシリコ
ン基板との界面の欠陥を水素により終端させ、ゲート酸
化膜の界面準位密度が低減され、安定したトランジスタ
特性が得られる。
【００３７】また、水素を含まない層間絶縁膜及び表面
保護膜を用いることにより、熱処理による水素解離が生
じないため強誘電体特性の劣化が見られない。また、上
記熱処理温度を３００〜４５０℃としたので、配線にア
ルミニウムを用いた場合のアルミニウムとシリコン基板
との反応を抑制し、アルミニウム配線の信頼性を確保す
ることができる。
保護膜を用いることにより、熱処理による水素解離が生
じないため強誘電体特性の劣化が見られない。また、上
記熱処理温度を３００〜４５０℃としたので、配線にア
ルミニウムを用いた場合のアルミニウムとシリコン基板
との反応を抑制し、アルミニウム配線の信頼性を確保す
ることができる。
【００３８】更に、表面保護膜形成後の熱処理によって
コンタクトホールの開口、金属配線の加工、表面保護膜
形成工程中に導入されるプラズマ損傷を回復する。ま
た、トランジスタのゲート酸化膜−基板界面の欠陥を終
端した水素は３００〜４５０℃の範囲内では解離するこ
ともなく安定である。
コンタクトホールの開口、金属配線の加工、表面保護膜
形成工程中に導入されるプラズマ損傷を回復する。ま
た、トランジスタのゲート酸化膜−基板界面の欠陥を終
端した水素は３００〜４５０℃の範囲内では解離するこ
ともなく安定である。
【００３９】したがって、従来方法に比べ、良好なトラ
ンジスタ特性と強誘電体特性とを有する安定動作可能な
半導体記憶素子を製造することができる。
ンジスタ特性と強誘電体特性とを有する安定動作可能な
半導体記憶素子を製造することができる。
【図１】本発明の実施の形態の半導体記憶素子の製造工
程図である。
程図である。
【図２】（ａ）はキャパシタ上部電極形成前に水素雰囲
気中で熱処理した場合のヒステリシス特性を示す図であ
り、（ｂ）はキャパシタ上部電極形成後に水素雰囲気中
で熱処理した場合のヒステリシス特性を示す図である。
気中で熱処理した場合のヒステリシス特性を示す図であ
り、（ｂ）はキャパシタ上部電極形成後に水素雰囲気中
で熱処理した場合のヒステリシス特性を示す図である。
【図３】従来技術における半導体記憶素子の製造工程図
である。
である。
１ 半導体基板
２ スイッチングトランジスタ
３ 素子分離領域
４ 第１の層間絶縁膜
５ ポリシリコンプラグ
６ バリアメタル層
７ 下部電極
８ 強誘電体膜
９ 第２の層間絶縁膜
１０ 上部電極
１１ 第３の層間絶縁膜
１２ 金属配線
１３ 表面保護膜
フロントページの続き
(56)参考文献 特開 平８−255879（ＪＰ，Ａ)
特開 平７−226443（ＪＰ，Ａ)
特開 平９−246214（ＪＰ，Ａ)
特開 平10−270611（ＪＰ，Ａ)
塩嵜 忠 他編，強誘電体薄膜メモ
リ，日本，サイエンスフォーラム，1995
年 ６月30日，第259頁
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/105
Claims (4)
- 【請求項１】 半導体基板に形成されたスイッチングト
ランジスタとなるＭＯＳトランジスタと、第１の層間絶
縁膜に形成されたコンタクトホールを介して上記ＭＯＳ
トランジスタと電気的に接続され、強誘電体膜を誘電膜
とするキャパシタとを備え、配線を介して、他の半導体
記憶素子と接続されている半導体記憶素子の製造方法に
おいて、 上記キャパシタの下部電極上に上記強誘電体膜を形成す
る工程と、 上記強誘電体膜を結晶化した後、水素或いは水素と不活
性ガスの混合雰囲気にて第１の熱処理をすることによ
り、上記ＭＯＳトランジスタのゲート絶縁膜と上記半導
体基板との界面での欠陥を終端する工程と、 上記キャパシタの上部電極を上記強誘電体膜上に直接又
は第２の層間絶縁膜に形成されたコンタクトホールを介
して形成する工程と、 第３の層間絶縁膜を形成した後、コンタクトホールを形
成し、上記ＭＯＳトランジスタと他の半導体記憶素子と
を接続する配線を形成し、その後、表面に表面保護膜を
形成する工程と、 上記表面保護膜を形成した後、酸素又は不活性ガス又は
酸素と不活性ガスとの混合ガス雰囲気中で第２の熱処理
をする工程とを備えたことを特徴とする、半導体記憶素
子の製造方法。 - 【請求項２】 上記第１の熱処理を３００〜４５０℃で
行うことを特徴とする、請求項１記載の半導体記憶素子
の製造方法。 - 【請求項３】 上記第１の層間絶縁膜、上記第２の層間
絶縁膜、上記第３の層間絶縁膜及び上記表面保護膜とし
て、四弗化珪素を原料として用いた化学的気相成長法に
よって、フッ素を含む酸化珪素膜、窒化珪素膜又は窒化
酸化珪素膜を形成することを特徴とする、請求項１又は
請求項２に記載の半導体記憶素子の製造方法。 - 【請求項４】 上記第２の熱処理を３００〜４５０℃で
行うことを特徴とする、請求項１乃至請求項３のいずれ
かに記載の半導体記憶素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27432997A JP3445925B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体記憶素子の製造方法 |
| US09/168,235 US6197631B1 (en) | 1997-10-07 | 1998-10-07 | Semiconductor storage device with a capacitor using a ferroelectric substance and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27432997A JP3445925B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体記憶素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111930A JPH11111930A (ja) | 1999-04-23 |
| JP3445925B2 true JP3445925B2 (ja) | 2003-09-16 |
Family
ID=17540147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27432997A Expired - Fee Related JP3445925B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体記憶素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6197631B1 (ja) |
| JP (1) | JP3445925B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3123512B2 (ja) * | 1998-06-02 | 2001-01-15 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| EP0996160A1 (en) * | 1998-10-12 | 2000-04-26 | STMicroelectronics S.r.l. | Contact structure for a semiconductor device |
| JP2001015696A (ja) | 1999-06-29 | 2001-01-19 | Nec Corp | 水素バリヤ層及び半導体装置 |
| US6333202B1 (en) * | 1999-08-26 | 2001-12-25 | International Business Machines Corporation | Flip FERAM cell and method to form same |
| US20050009209A1 (en) * | 1999-11-10 | 2005-01-13 | Stmicroelectronics S.R.L. | Process for selectively sealing ferroelectric capactive elements incorporated in semiconductor integrated non-volatile memory cells |
| IT1314025B1 (it) * | 1999-11-10 | 2002-12-03 | St Microelectronics Srl | Processo per sigillare selettivamente elementi capacitoriferroelettrici compresi in celle di memorie non volatili integrate su |
| KR100319168B1 (ko) * | 1999-12-30 | 2002-01-04 | 박종섭 | 반도체소자의 제조방법 |
| JP3623427B2 (ja) | 2000-04-21 | 2005-02-23 | Ｎｅｃエレクトロニクス株式会社 | 強誘電体容量を有する半導体装置の製造方法 |
| EP1207558A1 (en) | 2000-11-17 | 2002-05-22 | STMicroelectronics S.r.l. | Contact structure for ferroelectric memory device |
| EP1353380A4 (en) * | 2001-01-15 | 2008-04-02 | Matsushita Electric Ind Co Ltd | SEMICONDUCTOR DEVICE AND METHOD FOR THE PRODUCTION THEREOF |
| WO2002086965A1 (en) | 2001-04-19 | 2002-10-31 | Stmicroelectronics S.R.L. | Contact structure for an integrated semiconductor device |
| US6815343B2 (en) * | 2002-12-30 | 2004-11-09 | International Business Machines Corporation | Gas treatment of thin film structures with catalytic action |
| KR100522547B1 (ko) * | 2003-12-10 | 2005-10-19 | 삼성전자주식회사 | 반도체 장치의 절연막 형성 방법 |
| WO2005101508A1 (ja) * | 2004-04-02 | 2005-10-27 | Fujitsu Limited | 半導体装置及びその製造方法 |
| EP2617076B1 (en) * | 2010-09-15 | 2014-12-10 | Ricoh Company, Limited | Electromechanical transducing device and manufacturing method thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57170510A (en) * | 1981-04-15 | 1982-10-20 | Hitachi Ltd | Method of ion implantation |
| EP0513894B1 (en) | 1991-05-08 | 1996-08-28 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a capacitor with a ferroelectric dielectric, and semiconductor device comprising such a capacitor |
| US5407855A (en) * | 1993-06-07 | 1995-04-18 | Motorola, Inc. | Process for forming a semiconductor device having a reducing/oxidizing conductive material |
| JP3339599B2 (ja) | 1994-03-28 | 2002-10-28 | オリンパス光学工業株式会社 | 強誘電体メモリ |
| US5663088A (en) * | 1995-05-19 | 1997-09-02 | Micron Technology, Inc. | Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer |
| US5864932A (en) * | 1996-08-20 | 1999-02-02 | Ramtron International Corporation | Partially or completely encapsulated top electrode of a ferroelectric capacitor |
| US5874755A (en) * | 1996-11-07 | 1999-02-23 | Motorola, Inc. | Ferroelectric semiconductor device and method of manufacture |
-
1997
- 1997-10-07 JP JP27432997A patent/JP3445925B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-07 US US09/168,235 patent/US6197631B1/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 塩嵜 忠 他編，強誘電体薄膜メモリ，日本，サイエンスフォーラム，１９９５年 ６月３０日，第２５９頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11111930A (ja) | 1999-04-23 |
| US6197631B1 (en) | 2001-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3319994B2 (ja) | 半導体記憶素子 | |
| JP3636900B2 (ja) | 強誘電体集積回路の製造方法 | |
| JP2002100742A (ja) | 同一な物質よりなる二重膜を含む多重膜としてカプセル化されたキャパシタを備えた半導体メモリ素子及びその製造方法 | |
| JP3445925B2 (ja) | 半導体記憶素子の製造方法 | |
| JPH1154713A (ja) | 半導体メモリ素子 | |
| JP2000307071A (ja) | 半導体記憶装置およびその製造方法 | |
| WO2007077598A1 (ja) | 半導体装置及びその製造方法 | |
| JP2000138350A (ja) | 半導体記憶装置の製造方法 | |
| JP5170101B2 (ja) | 半導体装置とその製造方法 | |
| JP3581114B2 (ja) | 拡散防止膜およびその製造方法および半導体記憶素子およびその製造方法 | |
| JP3570153B2 (ja) | 電子材料、その製造方法、誘電体キャパシタ、不揮発性メモリおよび半導体装置 | |
| JP5168273B2 (ja) | 半導体装置とその製造方法 | |
| US7038264B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2004296929A (ja) | 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器 | |
| JP2886524B2 (ja) | 半導体素子のコンデンサの製造方法 | |
| KR100668881B1 (ko) | 커패시터 및 그 제조방법 | |
| US6919593B2 (en) | Semiconductor memory device and method of fabricating the same | |
| JP3833580B2 (ja) | 半導体装置の製造方法 | |
| JP2000223666A (ja) | 半導体メモリ素子の製造方法 | |
| JP4657545B2 (ja) | 半導体装置の製造方法 | |
| KR100333667B1 (ko) | 강유전체 메모리 소자의 캐패시터 제조 방법 | |
| JP3830652B2 (ja) | 半導体装置及びその製造方法 | |
| US7816150B2 (en) | Fabrication process of semiconductor device | |
| JP2000349246A (ja) | 誘電体素子 | |
| JP3718943B2 (ja) | 強誘電体膜の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |