KR100209377B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

Info

Publication number
KR100209377B1
KR100209377B1 KR1019970005942A KR19970005942A KR100209377B1 KR 100209377 B1 KR100209377 B1 KR 100209377B1 KR 1019970005942 A KR1019970005942 A KR 1019970005942A KR 19970005942 A KR19970005942 A KR 19970005942A KR 100209377 B1 KR100209377 B1 KR 100209377B1
Authority
KR
South Korea
Prior art keywords
film
forming
capacitor
tin
semiconductor device
Prior art date
Application number
KR1019970005942A
Other languages
English (en)
Other versions
KR19980069067A (ko
Inventor
홍권
김종철
선호정
유상호
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970005942A priority Critical patent/KR100209377B1/ko
Publication of KR19980069067A publication Critical patent/KR19980069067A/ko
Application granted granted Critical
Publication of KR100209377B1 publication Critical patent/KR100209377B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 루테늄(Ru)막을 하부전극으로 사용하는 캐패시터에서 Ru막의 확산방지막으로 반도체 기판과의 사이에 개재되는 티타늄(Ti)막/티타늄질화(TiN)막을 산소분위기의 급속열처리법으로 산화시켜 티타늄 산화질막(TiNO)막을 형성하고, 그 상부에 하부전극으로 Ru막을 형성하여 캐패시터를 형성함으로써 Ru막과 티타늄 실리사이드(TiSi)막간의 상호 확산을 방지하여 저장전극의 고온 열안정성을 향상시키는 기술에 관한 것이다.

Description

반도체 소자의 캐패시터 제조방법
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 콘택플러그와 내산화성 금속을 사용하는 저장전극에서 확산방지막으로 형성된 TiN막의 표면을 산소분위기에서 고온 급속열처리하여 TiN막의 하부로는 TiSix막을 형성하고, 상부로는 TiNO막을 형성함으로써 저장전극의 고온 열안정성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.
그리하여, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나 유전체막의 두께를 얇게 하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.
그러나, 이러한 방법들은 각각의 문제점을 가지고 있다. 즉, 높은 유전상수를 갖는 유전물질, 예를 들어 (Ba, Sr)TiO3등은 신뢰도 및 박막 특성이 확실하게 확인되지 않아 실제 소자에 적용하기에는 어렵다.
또한, 상기와 같은 고유전막을 사용하는 캐패시터에서는 내화성산화막이나 Pt나 RuO2/Ru 등과 같은 전도성 산화막을 저장전극으로 사용한다.
상기와 같은 고유전막을 사용하여 캐패시터를 구비하는 종래의 기술에 관하여 살펴보면 다음과 같다.
반도체 기판 상부에 저장전극콘택을 구비하는 절연막을 형성하고, 콘택홀을 메우는 콘택플러그를 다결정실리콘으로 형성한 후, 상기 다결정실리콘과 접촉되는 확산방지막패턴과, 귀금속(noble metal)으로 이루어진 저장전극, (Ba, Sr)TiO3등으로된 유전체막 및 귀금속으로된 플레이트전극을 형성하여 캐패시터를 형성한다.
그런데, (Ba, Sr)TiO3등과 같은 고유전체막을 사용하는 고집적 반도체 소자에서 RuO2/Ru의 하부전극을 고유전체막의 전극으로 사용할 때 캐패시터의 제조 및 열처리 공정에 의해 플러그의 다결정 실리콘과의 고상반응으로 고저항의 Ru2Si3가 형성되어 하부전극의 접촉저항에 악영향을 미치게 된다.
따라서, 확산방지막의 도입이 불가피하여 고유전체막의 하부구조에서 플러그 다결정실리콘과 하부전극 사이에 열 또는 응력방지용막으로 Ti/TiN막이 사용되는 데, 이는 통상적으로 사용되고 있는 물리기상증착법에 의한 TiN을 적용하고 있으며, 오옴(ohm) 콘택용으로 사용하는 Ti막은 고온 열처리 공정을 거치게 되면 티타늄 실리사이드막을 형성함으로 인해 고온 열처리공정시 응집에 의한 확산방지막이 파괴되어 실리콘과 티타늄이 TiN막의 입계를 통해 확산하여 하부전극으로 사용되는 루테늄(Ru)막과 반응하게 되어 고저항의 RuSi막이 형성되어 콘택저항이 증가하는 문제점이 있다.
또한, TiN막은 약 700℃ 까지는 열안정성을 유지하게 되지만, 그 이상의 온도에서는 티타늄 실리사이드막의 응집에 의한 고저항 박막을 형성하게 되어 반도체 소자의 수율 및 신뢰성이 저하되는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판의 콘택플러그 상부에 확산방지막으로 형성되는 TiN막 표면을 산소분위기에서 급속열처리법으로 산화시켜 TiNxOy막을 형성하고, 그 상부에 저장전극으로써 Ru막을 형성하여 캐패시터를 형성함으로써, Ru막과 TiSix막과의 상호 확산을 방지하여 고저항의 RuSi막 형성을 억제할 수 있으므로 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
제1a도 내지 제1e도는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도.
제2a도는 본 발명에 따라 열처리되지 않은 저장전극의 X-ray 광전자 분광기 측정에 의한 박막의 깊이에 따른 원자분포를 도시한 그래프.
제2b도는 본 발명에 따라 열처리된 저장전극의 X-ray 광전자 분광기 측정에 의한 박막의 깊이에 따른 원자분포를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 절연막
13 : 콘택홀 14 : 콘택플러그
16 : 티타늄(Ti)막 18 : 티타늄질화(TiN)막
20 : 티타늄 산화질화(TiNxOy)막 22 : 티타늄 실리사이드(TiSix)막
24 : 루테늄(Ru)막 25 : 저장전극
26 : 유전체막 28 : 플레이트전극
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판 상부에 저장전극용 콘택홀을 구비하는 절연막을 형성하는 공정과, 상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과, 상기 구조의 전표면에 Ti막/TiN막의 적층 구조로된 확산방지막을 형성하는 공정과, 상기 TiN막을 산소분위기에서 급속열처리하여 상부에는 TiNxOy막을 형성하고, 하부에는 콘택플러그와 접촉되는 Ti막을 반응시켜 TiSix막을 형성하는 공정과, 상기 구조의 전표면에 Ru막을 형성하는 공정과, 상기 Ti막이 노출될 때까지 식각하여 저장전극을 형성하는 공정과, 상기 저장전극 표면을 감싸는 유전체막을 형성하는 공정과, 상기 유전체막 상부에 플레이트전극을 형성하는 공정으로 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
제1a도 내지 제1e도는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도이다.
먼저, 반도체 기판(10)에 소자분리 절연막(도시 안됨), 게이트산화막(도시 안됨), 게이트전극(도시 안됨) 및 비트라인(도시안됨) 등의 하부 구조물을 형성하고, 전체 표면에 절연막(12)을 형성한다.
다음, 상기 절연막(12)을 콘택마스크로 식각하여 콘택부분으로 예정되는 부분에 콘택홀(13)을 형성한다.
그 다음, 상기 구조의 전표면에 다결정 실리콘막(도시 않됨)을 화학기상증착법(Chemical Vapor Deposition 이하, CVD)으로 형성한 다음, 상기 콘택홀(13) 내부에만 상기 다결정 실리콘막이 남도록 식각하여 상기 콘택홀(13)을 메우는 콘택플러그(14)를 형성한다.
이때, 상기 다결정 실리콘막은 500 ~ 3000Å 두께로 형성한다.
다음, 상기 구조의 전표면에 Ti막(16)/TiN막(18)의 적층구조로 이루어진 확산 방지막을 순차적으로 형성한다.
이때, 상기 Ti막(16)은 100 ~ 1000Å 두께로, 상기 TiN막(18)은 200 ~ 2000Å 두께로 형성한다.(제1도a 참조)
그 다음, 상기 TiN(18)을 산소분위기에서 고온 급속열처리법으로 온도는 500℃ ~ 800℃, 시간은 10초 ~ 60초, 산소유량은 0.1 ~ 1 SLM 범위내에서 표면처리하여 TiNxOy막(20)을 형성한다.
이때, 상기 콘택플러그(14)의 실리콘과 접촉되는 Ti막(16)을 반응시켜 TiSix막(22)을 형성하고, 상기 TiN막(18)과 TiSix막(22)의 사이에는 확산된 산소와 결합된 TiO막(도시되지 않음)이 형성될 수도 있다.(제1b도 참조)
그 다음, 상기 구조의 전표면에 500 ~ 5000Å 두께의 Ru막(24)을 형성한다.
여기서, 상기 TiN막(18)과 TiSix막(22) 계면에 형성된 TiNxOy막(20)이 형성되어 있으므로, 상기 TiSix막(22)과 Ru막(24)과의 상호확산을 방지하여 고저항 박막 형성을 억제할 수 있게 된다.(제1c도 참조)
다음, 저장전극 식각마스크를 사진 식각공정으로 Ti막(16)까지 순차적으로 제거하여 상기 콘택플러그(14)와 접촉되는 Ru막(24)/TiNxOy막(20)/TiN막(18)/TiSix막(22)패턴의 적층구조로 형성된 저장전극(25)을 형성한다.(제1d도 참조)
그 다음, 상기 저장전극(25)을 감싸는 300 ~ 2000Å 두깨의 BST, PZT등과 같은 유전체막(26)을 형성한다.
다음, 상기 유전체막(26) 상부에 500 ~ 2000Å 두께의 RuO2등의 전도성 산화물 또는 Pt과 같은 내산화성 금속을 CVD법으로 플레이트 전극(28)을 형성함으로써 고온 열적안정성을 향상시키는 본 발명에 따른 반도체 소자의 캐패시터를 형성한다.(제1e도 참조)
한편, 본 발명의 실험결과에 따른 제2a도는 본 발명에서 열처리되지 않은 저장전극의 X-ray 광전자 분광기 측정에 의한 박막의 깊이에 따른 원자분포를 도시한 그래프이고, 제2b도는 본 발명에서 열처리된 저장전극의 X-ray 광전자 분광기 측정에 의한 박막의 깊이에 따른 원자분포를 도시한 그래프를 나타낸다.
먼저, 제2a도는 통상적인 Ru막(24)/TiN막(18)/Ti막(16)/다결정 실리콘막으로 이루어진 적층구조에서 박막의 깊이에 따른 원자분포를 나타내는 데, Ru막(24)표면에 실리콘이 약 20% 정도의 깊이로 형성되는 것을 알 수 있다.
다음, 제2b도는 급속열처리에 의한 Ru막(24)/TiN막(18)/Ti막(16)/다결정 실리콘막으로 이루어진 적층구조에서의 박막의 깊이에 따른 원자분포를 나타내는 데, Ru막(24)표면에 실리콘의 깊이가 거의 0% 정도로 형성되는 것을 알 수 있다.
따라서, 상기 TiSix막(22)과 Ru막(24)과의 확산을 방지하여 고저항 RuSi막 형성을 억제할 수 있게 된다.
상기한 바와같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 콘택플러그와 저장전극의 사이에 개재되는 확산방지막인 TiN막의 표면을 고온 급속열처리하여 TiNxOy막을 형성함으로서 후속 공정에서 실리콘 원자와 Ru막과의 확산을 방지하여 고온 열안정성을 향상시켜 줌으로써 반도체 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (5)

  1. 반도체 기판 상부에 저장전극용 콘택홀을 구비하는 절연막을 형성하는 공정과, 상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과, 상기 구조의 전표면에 Ti막/TiN막의 적층 구조로된 확산방지막을 형성하는 공정과, 상기 TiN막을 산소분위기에서 급속열처리하여 상부에는 TiNxOy막을 형성하고, 하부에는 콘택플러그와 접촉되는 Ti막을 반응시켜 TiSix막을 형성하는 공정과, 상기 구조의 전표면에 Ru막을 형성하는 공정과, 상기 Ti막이 노출될 때까지 식각하여 저장전극을 형성하는 공정과, 상기 저장전극 표면을 감싸는 유전체막을 형성하는 공정과, 상기 유전체막 상부에 플레이트전극을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 청구항 1에 있어서, 상기 산화 공정은 급속열처리법으로 실시하되, 온도가 500℃ ~ 800℃, 시간이 10초 ~ 60초, 산소유량은 0.1 ~ 1 SLM 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 청구항 1에 있어서, 상기 Ti막은 100Å ~ 1000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 청구항 1에 있어서, 상기 TiN막은 200Å ~ 2000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 청구항 1에 있어서, 상기 확산방지막은 CVD법으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
KR1019970005942A 1997-02-26 1997-02-26 반도체 소자의 캐패시터 제조방법 KR100209377B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970005942A KR100209377B1 (ko) 1997-02-26 1997-02-26 반도체 소자의 캐패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970005942A KR100209377B1 (ko) 1997-02-26 1997-02-26 반도체 소자의 캐패시터 제조방법

Publications (2)

Publication Number Publication Date
KR19980069067A KR19980069067A (ko) 1998-10-26
KR100209377B1 true KR100209377B1 (ko) 1999-07-15

Family

ID=19498014

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970005942A KR100209377B1 (ko) 1997-02-26 1997-02-26 반도체 소자의 캐패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100209377B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706823B1 (ko) * 2001-06-30 2007-04-12 주식회사 하이닉스반도체 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법

Also Published As

Publication number Publication date
KR19980069067A (ko) 1998-10-26

Similar Documents

Publication Publication Date Title
JPH09102591A (ja) 半導体装置及びその製造方法
KR100235949B1 (ko) 반도체 소자의 캐패시터 제조 방법
JP4925494B2 (ja) 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法
US6210979B1 (en) Method for fabricating ferroelectric capacitor improving adhesive strength between upper electrode and capping layer without polymer in FRAM device
KR100209377B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100450657B1 (ko) 반도체메모리장치의캐패시터및그제조방법
KR100376268B1 (ko) 반도체 소자의 캐패시터 제조방법
US20040147088A1 (en) Capacitor
KR100587088B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100474589B1 (ko) 캐패시터제조방법
KR100614576B1 (ko) 캐패시터 제조 방법
KR100253588B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100517911B1 (ko) 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법
KR100235955B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100265333B1 (ko) 반도체 장치의 고유전체 캐패시터 제조방법
KR0180786B1 (ko) 반도체소자의 캐패시터 형성방법
KR20010059002A (ko) 반도체 소자의 캐패시터 형성방법
KR100541374B1 (ko) 백금 하부전극을 구비하는 캐패시터 제조 방법
KR100734640B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR19980060624A (ko) 반도체 소자의 캐패시터 제조방법
KR100280805B1 (ko) 강유전체 메모리 소자의 제조 방법
KR100646947B1 (ko) 반도체 소자의 커패시터 제조 방법
KR100463241B1 (ko) 접착막의 산화를 방지할 수 있는 캐패시터 제조 방법
KR100400290B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100676534B1 (ko) 반도체 소자의 커패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee