KR100517911B1 - 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명은 하부전극과 스토리지 노드 콘택간의 오정렬 발생을 근본적으로 방지하고, 이웃하는 캐패시터 하부전극 간의 단락을 방지할 수 있으며 확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법에 관한 것으로, 스토리지 노드 콘택홀 형성이 완료된 전체 구조 상에 콘택홀 깊이보다 두껍게 TiN 확산장벽막을 증착하여 콘택홀을 매립하고, Si 원소가 함유된 가스로 TiN 확산장벽막 표면을 Ti-Si-N으로 개질시키고, 상기 TiN 확산장벽막 상에 제1 Pt막을 증착한 다음, 제1 Pt막 및 TiN 확산장벽막을 선택적으로 식각하여 반도체 기판과 연결되는 적층 패턴을 형성한 다음, 제1 Pt막과 TiN 확산장벽막의 적층패턴 측벽에 노출된 TiN 확산장벽막 표면을 Si 원소가 함유된 가스로 처리하여 Ti-Si-N으로 개질시키고 전체 구조 상에 제2 Pt막을 증착하고, 제2 Pt막을 전면식각하여 상기 적층패턴 측벽에 제2 Pt막을 스페이서 형태로 잔류시킴으로써, 적층패턴을 덮는 제1 Pt막 및 제2 Pt막으로 이루어지는 하부전극을 형성하고, 이후 유전막 및 상부전극 형성 공정을 진행하는데 특징이 있다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로 특히, 반도체 기판과 캐패시터 연결을 위한 스토리지 노드 콘택과 캐패시터 유전막이 접촉함에 따른 소자의 전기적 특성 저하를 방지할 수 있는 반도체 장치 제조 방법에 관한 것이다.
첨부된 도면 도1을 참조하여 종래 기술에 따른 반도체 장치 제조 방법을 설명한다.
먼저, 소정의 하부구조(도시하지 않음) 형성이 완료된 반도체 기판(10) 상부를 덮는 층간절연막(11)을 식각하여, 반도체 기판(10)을 노출시키는 스토리지 노드 콘택홀(storage node contact hole)을 형성하고, 비정질 실리콘층을 증착하여 상기 콘택홀을 채우고, 결정화를 위한 열처리(anneal) 공정을 실시하여 콘택홀 내부의 비정질실리콘층을 다결정 실리콘층(12)으로 변화시킨다.
이어서, 콘택홀 내부의 다결정 실리콘층 일부를 식각으로 제거한 다음, 물리기상증착(physical vapor deposition) 방법으로 콘택 내부에 Ti층을 증착하고, 상기 다결정 실리콘층과 Ti층 간의 오믹접촉(Ohmic contact)을 위한 급속열처리(rapid thermal anneal) 공정을 실시하여 Ti 실리사이드층(13A)을 형성한 다음, Ti 실리사이드로 변하지 않고 잔류하는 Ti층이 후속되는 고온산화분위기의 열공정시 산화되는 것을 방지하기 위하여 층간절연막(11) 상부 및 측벽에 잔류하는 Ti층을 제거한 후, 전체 구조 상에 TiN층(13B)을 증착하여 콘택홀 상부를 매립하고, 화학기계적연마(chemical mechanical polishing, CMP) 공정을 실시하여 콘택 내부에만 TiN층(13B)이 잔류하도록 한다. 이와 같이 형성된 Ti 실리사이드층(13A) 및 TiN층(13B)은 확산방지막(13)으로서 역할한다.
다음으로, 전체 구조 상에 캐패시터의 하부전극을 이룰 제1 Pt막(14)을 증착한 후 패터닝(patterning)을 실시하고, 전체 구조 상에 BST, SBT, PZT 또는 Ta2O5 등과 같은 유전막(15)과 상부전극을 이룰 제2 Pt막(16)을 증착한다.
전술한 바와 같은 종래의 반도체 장치 제조 방법은 다음과 같은 문제점을 가지고 있다. 즉, 소자의 고집적화에 따라 셀(cell) 면적과 셀 내에서 캐패시터가 차지할 수 있는 면적은 점점 작아지고, 그에 따라 캐패시터 구조가 미세해져서 하부전극을 이루는 상기 제1 Pt막(14) 패터닝시 스토리지 노드 콘택과 하부전극이 오정렬(mis-align)되어 콘택홀 내의 확산방지막(13)이 노출되고, 그에 따라 고유전 산화물인 유전막(15) 증착시 확산방지막(13)이 산화되어 소자 특성을 저하시키는 문제점이 있다.
또한, 폴리머를 발생시키는 포토레지스트를 식각마스크로 이용하는 과정에서 제1 Pt막(14)이 상부보다 하부면적이 넓어지고 그에 따라 경사지게 식각되어 이웃 셀 간이 단락되어 누설전류 증가 및 캐패시터 특성 저하를 초래한다.
상기와 같은 문제점을 해결하기 위한 본 발명은, 하부전극과 스토리지 노드 콘택간의 오정렬 발생을 근본적으로 방지하고, 이웃하는 캐패시터 하부전극 간의 단락을 방지할 수 있으며 확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부를 덮는 층간절연막을 식각하여, 상기 반도체 기판을 노출시키는 스토리지 노드 콘택홀을 형성하는 단계, 상기 스토리지 노드 콘택홀을 채울때까지 전면에 상기 스토리지노드 콘택홀의 깊이보다 두꺼운 TiN 확산장벽막을 형성하는 단계, Si 원소를 포함하는 가스를 이용한 플라즈마 처리를 실시하여 상기 TiN 확산장벽막 표면을 Ti-Si-N으로 개질시키는 단계, 상기 표면이 Ti-Si-N으로 개질된 TiN 확산장벽막을 포함한 전체 구조 상에 제1Pt막을 형성하고, 상기 제1Pt막 및 상기 TiN 확산장벽막을 선택적으로 식각하여 상기 반도체 기판과 연결되는 적층패턴을 형성하는 단계, Si 원소를 포함하는 가스를 이용한 플라즈마 처리를 실시하여 상기 적층 패턴의 측벽에 노출된 TiN 확산장벽막의 표면을 Ti-Si-N으로 개질시키는 단계, 상기 적층패턴을 포함한 전체 구조 상에 제2Pt막을 형성하는 단계, 상기 층간절연막이 노출될 때까지 상기 제2Pt막을 전면식각하여 상기 적층 패턴의 양측벽에 상기 제2Pt막을 스페이서 형태로 잔류시킴으로써, 상기 TiN 확산장벽막을 덮는 제1Pt막 및 제2Pt막으로 이루어지는 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전막 및 상부전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은 스토리지 노드 콘택홀 형성이 완료된 전체 구조 상에 콘택홀 깊이보다 두껍게 확산방지막인 TiN막을 증착하여 콘택홀을 매립하고, Si 원소가 함유된 가스로 TiN막 표면을 Ti-Si-N으로 개질시키고, 상기 Ti막 상에 제1 Pt막을 증착한 다음, 제1 Pt막 및 TiN막을 선택적으로 식각하여 반도체 기판과 연결되는 적층 패턴을 형성한 다음, 제1 Pt막과 Ti막의 적층패턴 측벽에 노출된 TiN막 표면을 Si 원소가 함유된 가스로 처리하여 Ti-Si-N으로 개질시키고 전체 구조 상에 제2 Pt막을 증착하고, 제2 Pt막을 전면식각하여 상기 적층패턴 측벽에 제2 Pt막을 스페이서 형태로 잔류시킴으로써, TiN막 패턴을 덮는 제1 Pt막 및 제2 Pt막으로 이루어지는 하부전극을 형성하고, 이후 유전막 및 상부전극 형성 공정을 진행하는데 특징이 있다.
첨부된 도면 도2a 내지 도2f를 참조하여 종래 기술에 따른 반도체 장치 제조 방법을 설명한다.
먼저, 도2a에 도시한 바와 같이 소정의 하부구조(도시하지 않음) 형성이 완료된 실리콘 기판(20) 상부를 덮는 층간절연막(21)을 식각하여, 실리콘 기판(20)을 노출시키는 스토리지 노드 콘택홀을 형성하고, 실리콘 기판(20)과 오믹접촉을 위하여 스토리지 노드 콘택홀 저면의 실리콘 기판(20) 상에 Ti 실리사이드층(22)을 형성하고, 전체 구조 상에 확산장벽막의 예로써 TiN막(23)을 증착하여 스토리지 노드 콘택홀 내부를 채운 다음, SiH4, SiH2Cl2 등과 같이 Si이 함유된 소스가스를 이용한 플라즈마 처리를 실시하여 TiN막(23) 상부 표면을 Ti-Si-N(24)으로 개질시킨다.
상기 Ti 실리사이드층(22)은 무기소스인 TiCl4를 이용하여 화학기상증착법(chemical vapor deposition)으로 550 ℃ 이상의 온도에서 Ti막을 증착하여 형성한다. 즉, Ti막의 증착과 동시에 실리콘 기판과 Ti막 계면에서 Ti 실리사이드가 형성되므로 Ti 실리사이드 형성을 위한 추가 열처리 공정은 불필요하다. 상기 TiN막(23) 형성시 증착소스는 TiCl4를 이용하고, 증착방법으로는 층덮힘 특성이 우수한 화학기상증착방법을 이용한다. TiN막(23)은 스토리지 노드 콘택홀의 깊이보다 두껍게 형성하기 위해, 본 발명의 실시예에서는 1000 Å 내지 10000 Å 두께의 TiN막(23)을 형성한다.
다음으로 도2b에 도시한 바와 같이, Ti-Si-N층(24) 상에 제1 Pt막(25)을 형성하고, 제1 Pt막(25)과 TiN막(23)을 선택적으로 식각하여 실리콘 기판(10)과 연결되는 적층패턴을 형성한다.
이어서 SiH4, SiH2Cl2 등과 같이 Si이 함유된 소스가스를 이용한 플라즈마 처리를 실시하여 도2c에 도시한 바와 같이 상기 적층패턴 측벽에 노출된 TiN막(23) 표면을 Ti-Si-N(26)으로 개질시킨다.
이와 같이 TiN막(23)의 상부 및 측벽의 표면은 모두, 내산화성이 우수한 Ti-Si-N(24, 26)으로 개질됨으로써, 이후 유전막 형성을 위한 고온 산화분위기의 열공정에서 Pt막의 결정립계(grain boundary)를 통과한 산소가 TiN막(23) 내부로 확산되는 것을 효과적으로 억제할 수 있다. 한편, 상기 Ti-Si-N(24, 26) 형성을 위한 각각의 플라즈마 처리공정 후, N2 또는 NH3 등과 같이 N 원소가 함유된 기체를 사용한 플라즈마 처리 또는 열처리를 부가적으로 실시하여 Ti-N 및 Si-N 결합력을 증가시켜 Ti-Si-N의 열 안정성 및 내산화특성을 보다 향상시킬 수도 있다.
다음으로 도2d에 도시한 바와 같이, 화학기상증착법으로 전체 구조 상에 제2 Pt막(27)을 형성한다.
이어서 도2e에 도시한 바와 같이, 층간절연막(21)이 노출될 때까지 제2 Pt막(27)을 전면식각하여, 상기 TiN막(23) 및 제1 Pt막(25)으로 이루어지는 적층패턴의 측벽에 제2 Pt막(27)이 스페이서 형태로 잔류하도록 한다. 이러한 전면식각에 의해 제1 Pt막(25)으로 덮여있는 TiN막(23)은 노출되지 않는다.
다음으로 도2f에 도시한 바와 같이, 고유전율 산화물로 이루어지는 유전막(28) 및 상부전극을 이룰 제3 Pt막(29)을 형성하고, 패터닝 공정을 실시한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 하부전극을 이루는 Pt막 식각과정에서 식각마스크를 이용하지 않음으로써 오정렬에 따라 발생하는 문제점, 즉, 스토리지 노드 콘택과 유전막의 접촉을 방지할 수 있고, Pt막 식각과정에서 포토레지스트를 이용하지 않음에 따라 Pt 하부전극이 경사지게 형성되지 않고, 그에 의해 이웃하는 셀간의 Pt 하부전극이 단락되는 것을 방지할 수 있다. 그리고, 콘택홀 깊이보다 두껍게 확산방지막을 증착하여 콘택홀 상부에 돌출된 형태의 확산방지막 패턴을 형성함으로써 하부전극 표면적을 증가시킬 수 있다. 또한, 확산방지막을 TiN막으로 형성하고 그 표면을 내산화특성 및 열안정성이 우수한 Ti-Si-N으로 개질시킴에 따라 유전막 형성과정에서 Pt막을 통과한 산소가 TiN막 내부로 확산되는 것을 효과적으로 억제할 수 있어 캐패시터의 전기적 특성 저하를 방지할 수 있다.
전술한 바와 같은 효과를 갖는 본 발명은 4G DRAM급 이상의 소자, 디자인룰(design rule) 0.1 ㎛ 이하인 초고집적 소자에 적용 가능하다.
도1은 종래 기술에 따라 형성된 캐패시터 구조를 보이는 단면도,
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
20: 실리콘 기판 21: 층간절연막
22: Ti 실리사이드 23: TiN막
24, 26: Ti-Si-N 25, 27, 29: Pt막
28: 유전막
Claims (7)
- 삭제
- 반도체 장치 제조 방법에 있어서,반도체 기판 상부를 덮는 층간절연막을 식각하여, 상기 반도체 기판을 노출시키는 스토리지 노드 콘택홀을 형성하는 단계;상기 스토리지 노드 콘택홀을 채울때까지 전면에 상기 스토리지노드 콘택홀의 깊이보다 두꺼운 TiN 확산장벽막을 형성하는 단계;Si 원소를 포함하는 가스를 이용한 플라즈마 처리를 실시하여 상기 TiN 확산장벽막 표면을 Ti-Si-N으로 개질시키는 단계;상기 표면이 Ti-Si-N으로 개질된 TiN 확산장벽막을 포함한 전체 구조 상에 제1Pt막을 형성하고, 상기 제1Pt막 및 상기 TiN 확산장벽막을 선택적으로 식각하여 상기 반도체 기판과 연결되는 적층패턴을 형성하는 단계;Si 원소를 포함하는 가스를 이용한 플라즈마 처리를 실시하여 상기 적층 패턴의 측벽에 노출된 TiN 확산장벽막의 표면을 Ti-Si-N으로 개질시키는 단계;상기 적층패턴을 포함한 전체 구조 상에 제2Pt막을 형성하는 단계;상기 층간절연막이 노출될 때까지 상기 제2Pt막을 전면식각하여 상기 적층 패턴의 양측벽에 상기 제2Pt막을 스페이서 형태로 잔류시킴으로써, 상기 TiN 확산장벽막을 덮는 제1Pt막 및 제2Pt막으로 이루어지는 하부전극을 형성하는 단계; 및상기 하부전극 상에 유전막 및 상부전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 2 항에 있어서,상기 Ti-Si-N으로 개질시키는 단계는,N 원소가 함유된 기체를 사용한 플라즈마 처리 또는 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 반도체 기판은 실리콘 기판이며,상기 콘택홀을 형성한 후, 상기 반도체 기판 상에 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 4 항에 있어서,상기 실리사이드층을 형성하는 단계는,500 ℃ 보다 높은 온도에서 상기 콘택홀이 형성된 전체 구조 상에 Ti막을 형성하여, 상기 Ti막의 증착과 동시에 상기 실리콘 기판과 Ti막 계면에서 Ti 실리사이드를 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 5 항에 있어서,상기 TiN 확산장벽막 또는 상기 Ti막은 TiCl4를 이용하여 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 2 항에 있어서,상기 Si 원소를 포함하는 가스는 SiH4 또는 SiH2Cl2인 것을 특징으로 하는 반도체 장치 제조 방법.
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