KR20010094954A - 반도체 디바이스내 캐패시터 및 이의 제조 방법 - Google Patents

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KR20010094954A
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Abstract

본 발명의 첫번째 측면은 대머신 트렌치(22)내에 하부 구리 플레이트(30), 상기 하부 플레이트 위에 장벽층(56,180a), 상기 장벽층 위에 유전체 층(60) 및 상기 유전체층 위에 상부 플레이트(96)를 가지는 반도체 디바이스(20)내의 캐패시터(94)에 관한 것이다. 본 발명의 또 다른 측면은 서로 이격되어 있는 두개의 하부 플레이트(230,231,330,331)와 하부 플레이트들 위의 유전체 층(260,360)과, 상기 하부 플레이트를 피복하고 바람직하게는 상기 하부 플레이트 너머로 연장하는 상기 유전체 층 위의 상부 플레이트(296,396)를 가지는 반도체 디바이스내 캐패시터(296,396)에 관한 것이다. 본 발명은 또한 전술된 캐패시터 구조를 제조하는 방법을 포함한다.

Description

반도체 디바이스내 캐패시터 및 이의 제조 방법{CAPACITOR STRUCTURE AND METHOD OF MAKING SAME}
본 발명은 반도체 디바이스내 캐패시터 구조 및 이를 제조하는 방법에 관한 것이다. 좀 더 구체적으로, 본 발명은 3-플레이트 캐패시터(tri-plate capacitors) 및 이의 제조 방법과, 하부 플레이트(들)가 구리 대머신 구조(copper damascene structure)인 스택형-플레이트 캐패시터(stacked-plate capacitors) 및 이의 제조 방법에 관한 것이다.
다양한 집적 회로 해결책은 이제 동일 칩을 공유하는 디지털 및 아날로그 회로를 갖는 혼합형 신호 설계를 필요로한다. 전형적으로, 디지털 회로가 우세하나, 소수의 아날로그 회로가 존재하여 즉시 디지털화될 수 없는 몇몇 중요한 역할을 수행한다. 아날로그 회로는 통상적으로 캐패시터와 같은 하나 이상의 수동 회로 소자(passive circuit elements) 타입을 필요로한다. 전형적으로, 이들 캐패시터는주파수 및 전압에 있어 매우 선형일 것이 필요하다. 대 면적 캐패시턴스 값이 필요할 수가 있기 때문에, 실리콘 기판 폴리실리콘, 금속 및 확산보다는 라인의 후단 (back-end-of-the-line:BEOL) 와이어링 레벨을 이용하여 온-칩 캐패시터(on-chip capacitors)를 제조하는 것이 바람직할 수 있다. 부가적으로, 물리적으로 가능한한 기판으로부터 멀리 또는 가능한한 칩-대-패키지 접속(chip-to-package connections)에 가깝게 온-칩 캐패시터를 배치하는 것이 또한 바람직할 수 있다. 게다가, 전형적으로 이들 수동 소자는 "정밀한 비율(precise ratios)"로 제조될 필요가 있다. 이같은 이유로 인해, 금속-절연체-금속 캐패시터는 폴리-절연체-반전부, 금속-절연체-확산부 또는 기타 이러한 캐패시터 구조보다 선호될 수 있다. 전력 소비가 매우 중요한 애플리케이션에 있어서, 수동 소자를 형성하는데 저항보다 캐패시터가 선호되는데 이는 이러한 회로가 보다 낮은 손실을 나타내기 때문이다.
몇몇 애플리케이션은 비용에 관계 없이 고성능 정밀 캐패시터를 요구한다. 그러나, 다양한 혼합형 신호 애플리케이션은 비용면에서 매우 민감하다. 따라서, 이러한 구성요소를 제조하는데 사용된 제조 프로세스는 가능한한 단순해야 한다. 그러므로, 원하는 캐패시터 구조를 생성하는데 추가 마스크(addition masks) 및 이와 연관된 포토-패터닝을 추가하면, 일정한 애플리케이션, 특히 소비자 제품 영역에 있어서는 매우 고가의 반도체 칩이 될 수 있다. 이것은 칩 전체에 매우 듬성듬성 사용되는 캐패시터와 같은 능동 소자인 경우에 특히 그러하다.
반도체 칩의 성능을 개선하고 최소 피쳐 사이즈를 감소시키기 위한 일환으로, 이제 다양한 와이어링 및 상호접속 구조를 위해 구리가 사용되고 있다.반도체 칩에서 구리 및 실리콘을 함께 이용함에 있어, 구리와 실리콘을 분리시키는 장벽층을 제공할 필요가 있는 등의 당면 과제들 때문에, 기존의 캐패시터 제조 기술은 구리 금속(copper metallurgy)이 사용되는 곳에서는 적용될 수 없다. 따라서, 구리 금속을 패터닝하는 반도체 제조 프로세스에서 제조될 수 있는 정밀 캐패시터, 디커플링 캐패시터 및 기타 캐패시터 구조에 대한 필요성이 존재하게 되었다.
금속-절연체-금속(MIM) 캐패시터의 주 문제점은 캐패시터 플레이트들이 동일한 평면상에 있도록(coplaner) 제조되는 경우에, 금속 잔류물로 인해 금속층과 개재(intervening) 캐패시터 유전층 간의 계면에서 상당한 누설 전류 경로(leakage current paths)가 존재할 수 있다는 것이다. 예를 들면, 도 7a에 도시된 바와 같이, 종래 기술의 대머신 MIM 캐패시터(10a)는 하부 금속 플레이트(12a), 유전체 층(14a) 및 상부 금속 플레이트(16a)를 갖는다. 이들 플레이트는 전류 누설 경로가 전개될 수 있는 평탄한 계면(18a)을 갖는다. 도 7b는 감법-에칭 프로세스(subtractive-etch process)에 의해 제조된 종래 기술 캐패시터(10b)를 도시한다. 평탄한 계면(18b)은 플레이트(12b,16b)와 유전체 층(140b) 사이의 누설 전류의 지역(site)이다. 그러므로, MIM 캐패시터의 평탄한 MIM 계면을 제거할 필요성이 있다.
발명의 개요
본 발명의 제 1 측면은 트렌치 및 트렌치에 위치한 하부 플레이트를 가지는제 1 층을 포함하는 반도체 디바이스에 캐패시터가 존재한다. 하부 플레이트는 도전성 재료로부터 제조되어진다. 장벽층이 하부 플레이트를 덮고 유전층이 장벽층위에 위치한다. 도전성 재료로부터 만들어지는 상부 플레이트는 유전체 층위에 위치한다.
본 발명의 또 다른 측면은 반도체 디바이스에 캐패스터를 제조하는 방법에 관한 것이다. 이 방법의 제 1 단계는 제 1 트렌치를 가지는 층을 제공하는 단계를 포함한다. 다음으로, 캐패시터의 하부 플레이트를 형성하기 위해 도전성 재료가 캐패시터의 제 1 트렌치내에 증착된다. 이후에, 장벽층이 도전성 재료의 상부상에 제공된다. 그리고나서, 유전성 재료 층이 장벽층의 상부상에 제공된다. 최종 단계는 유전성 재료의 상부상에 캐패시터의 도전성 상부 플레이트를 제공하는 단계를 포함한다.
본 발명의 또 다른 측면은 바깥쪽 에지(outer edge)를 가지는 제 1 플레이트 및 바깥쪽 에지를 가지는 제 2 플레이트를 포함하는 반도체 디바이스내에 캐패시터가 존재한다는 것이다. 제 2 플레이트는 제 1 플레이트로부터 이격되어(spaced)있고 제 1 및 제 2 플레이트는 공통 수평면상에 놓인다. 유전체 층은 제 1 플레이트 및 제 2 플레이트 위에 위치하고, 제 3 플레이트는 제 1 플레이트 및 제 2 플레이트 위에 위치한다.
본 발명의 또 다른 측면은 반도체 디바이스내에 캐패시터를 제조하는 방법에 관한 것이다. 이 방법은 제 1 플레이트와, 제 1 플레이트로부터 이격되고 상기 제 1 플레이트와 실질적으로 동일한 수평면상에 위치하는 제 2 플레이트를 제공하는단계로 시작한다. 제 1 플레이트는 제 1 바깥쪽 에지를 가지고 제 2 플레이트는 제 2 바깥쪽 에지를 갖는다. 다음으로, 유전체 층은 제 1 플레이트 및 제 2 플레이트 위에 제공된다. 최종적으로, 제 3 플레이트는 제 1 플레이트 및 제 2 플레이트 중 적어도 일부를 오버라잉하는 유전체 층 위에 제공된다.
도 1a-1g는 본 발명의 제 1 실시예에 따른 구리 대머신 기저 플레이트(a copper damascene bottom plate)를 가지는 플레이너 캐패시터(planar capacitor)를 제조하는데 이용된 프로세스 단계들을 예시하는 반도체 디바이스 일부의 개략 단면도,
도 2a-2e는 본 발명의 또 다른 실시예에 따른 구리 대머신 기저 플레이트를 가지는 플레이너 캐패시터를 제조하는데 이용된 프로세스 단계들을 예시하는 반도체 디바이스 일부의 개략 단면도,
도 3a-3d는 본 발명에 따른 또 다른 실시예에 따른 구리 대머신 기저 플레이트를 가지는 플레이너 캐패시터를 제조하는데 이용된 프로세스 단계들을 예시하는 반도체 디바이스 일부의 개략 단면도,
도 4a-4f는 본 발명의 또 다른 실시예에 따른 구리 대머신 기저 플레이트를 가지는 플레이너 캐패시터를 제조하는데 이용된 프로세스 단계들을 예시하는 반도체 디바이스 일부의 개략 단면도,
도 5a-5e는 본 발명의 또 다른 실시예를 이용하여 제조된 두개의 대머신 기저 플레이트를 가지는 3-플레이트 캐패시터(tri-plate capacitor)를 제조하는데 이용된 프로세스 단계들을 예시하는 반도체 디바이스 일부의 개략 단면도,
도 6a-6g는 본 발명의 또 다른 실시예에 따른 감법 에칭(subtractive etch)을 이용하여 제조된 두개의 기저 플레이트를 가지는 3-플레이트 캐패시터를 제조하는데 이용된 프로세스 단계를 예시하는 반도체 디바이스 일부의 개략 단면도,
도 7a 및 7b는 대머신 및 감법-에칭 프로세스 제각각을 이용하여 제조된 종래 기술 MIM 캐패시터의 개략 단면도.
도면의 주요 부분에 대한 부호의 설명
20 : 트렌치 24 : 절연체 층
30 : 하부 플레이트 32 : 와이어 구조
34 : 와이어링 레벨 40 : 페시베이션 층
44 : 질화물 층 46 : 산화물 층
48 : 질화물 층 50 : 포토레지스트 층
52 : 개구부 52 : 개구부
56 : 장벽층 60 : 캐패시터 유전체 층
62 : 장벽층 68 : 포토레지스트
70 : 개구부 72 : 확산 장벽층
74 : 도전체 76 : 층
78 : 포토레지스트 층 84 : 포토레지스트부
88,90,92 : 개구부 94 : 캐패시터
96 : 상부 플레이트 120 : 트렌치
122 : 와이어 구조 126 : 개구부
128,130,132 : 개구부 136 : 연장부
도 1a-1g를 참조하면, 본 발명의 제 1 측면은 대머신 구리 와이어링 제조 프로세스를 이용하여 제조된 반도체 디바이스(20)내에, 금속층, 전형적으로 금속 상부층에 스택형 플레이트 캐패시터(stacked-plate capacitor)를 제조하는 방법에 관한 것이다. 도면에 도시되지는 않았지만, 능동 디바이스는 사전에 디바이스(20)의 최하위 레벨에서 제조되었고 다른 금속 및 비아 층들은 도면에 도시된 레벨들 이하에서 존재한다는 것을 이해해야 한다.
이 방법은 종래 기술분야에서 잘 알려진 기술을 이용하여 와이어링 레벨(34)내에 하나 이상의 대머신 또는 이중 대머신 와이어 및 비아 도전체를 형성함으로서 시작한다. 좀 더 구체적으로 대머신 와이어링의 최종(상부)레벨에 있어서, 트렌치(22)는 예를 들면 산화물 층과 같은 절연체 층(24)에 형성된다. 전형적으로, 반드시 필수적인 것은 아니지만, 산화물 층(24)은 반도체 디바이스(20)에 대한 최상부 와이어링 레벨을 포함한다. 선택사양적으로, 제 2 트렌치(26)는 트렌치(22)에 인접한 절연체 층(24)에서 형성될 수 있다. 예시된 바와 같이, 후술되는 대머신 금속 증착 프로세스와 함께 이용된 트렌치(22,26) 및 다른 트렌치들은전형적으로 절연체 층(24)을 통해서 부분적으로만 연장한다. 이후에, 트렌치(22)는 종래 기술분야에서 알려진 구리 또는 알루미늄과 같은 임의의 도전체로 충진되어, 캐패시터의 하부 플레이트(30)를 형성한다. 제공된다면, 트렌치(26)는 또한 도전체로 충진되어 와이어 구조(32)를 형성한다. 구리 또는 알루미늄과 같은 대부분의 낮은 저항 금속은 전형적으로 종래기술에서 알려진 바와 같이 트렌치 측벽 및 바닥 상에 내화성 금속 라이너(도시되지 않음)를 필요로한다. 구리가 트렌치(22,26)내에 증착되는 경우에, 통상적인 대머신 구리 증착 프로세스가 사용될 수 있다. 이러한 프로세스는 전형적으로 구리가 증착되어질 표면위에 구리 얇은 시드 층(copper thin seed layer)을 스퍼터링하거나 또는 증착시킨 이후에, 대머신 트렌치내에 구리를 전기도금(electroplating)하는 단계를 포함한다.
도 1b를 참조하면, 이후에, 패시베이션 층(40)은 산화물 층(24), 하부 플레이트(lower plate:30) 및 와이어 구조(32)의 상부상에 증착된다. 패시베이션 층(40)은 질화물 층(44), 예를 들면, 50nm의 SiNxHy, 층(44)의 상부상의 산화물 층(46), 예를 들면 500nm의 SiO2및 층(46)의 상부상의 질화물 층(48), 예를 들면 500nm의 SiNxHy를 포함할 수 있다. 다음으로, 포토레지스트 층(50)은 층(48)상에 증착되고 포토-패터닝되어 개구부(52)를 형성한다. 개구부는 하부 플레이트(30)의 위에 위치하고 전형적으로 하부 플레이트(30)보다 넓다.
이후에 도 1c에 도시된 바와 같이, 개구부(52)는 패시베이션 층(40)을 통해 하부 플레이트(30) 방향으로 연장하여 본 기술분야에서 잘 알려진 표준 퍼플루오르탄소(PFC) 및 수소플시오르탄소(HFC)와 같은 표준 화학제로 반응성 이온 에칭(RIE)과 같은 통상적인 이방성 에칭 프로세스를 이용하여 개구부(54)를 형성한다. 좀 더 구체적으로, 질화물 층(48)이 먼저 에칭되고 이후에 산화물 층(46)이 에칭되는데, 이때 질화물 층(44)상에 정지해있는 선택적인 화학제를 이용하는 것이 바람직하다. 최종적으로 질화물 층(44)은 하부 캐패시터 플레이트(30)가 노출되도록 에칭된다. 질화물 층(44)은 캐패시터 플레이트(30)가 구리 와이어링 레벨로 제조되는 경우에는 필요하지만 캐패시터 플레이트(30)가 AlCu와 같은 다른 금속으로 이루어지는 경우에는 필요하지 않다는 것에 유의해야 한다. 이 시점에서, 캐패시터 플레이트(30)는 구리로 제조된다고 가정하면, 노출된 구리 표면은 그것이 실질적으로 캐패시터 유전체와의 구리 표면 상호작용 없이 하부 캐패시터 전극으로서의 역할을 수행하도록 변경되어져야 한다. 3개의 잠재적인 구리 표면 변경 프로세스가 장벽층(56)을 형성하는데 이용될 수 있다. 제 1 방법은 캐패시터 플레이트(30)를 얇은 실리사이드화된 또는 게르마나이드화된 구리(silicided or germainided copper) 층을 형성하기 위해 구리 표면과 반응하는 50-1000sccm의 SiH4또는 GeH4흐름(flow)에 노출시키는 단계를 포함한다. 이 제 1 방법과 함께, 웨이퍼는 대략 400℃에서 유지된다. 이후에 이용되는 바와 같이, 구리 게르마나이드는 GeH4또는 다른 Ge-계 가스(Ge-based gas)의 흐름을 이용하여 형성된 구리 합금이다. 제 2 방법은 주석(Sn), 인듐(In), 알루미늄(Al) 및 아연(Zn)과 같은 금속 블랭킷 막(blanket film of a metal)을 증착하고 노출된 구리상에 예를 들면, CuSn과 같은구리 합금을 형성하기 위해 웨이퍼를 1시간동안 대략 400℃에서 어닐링시키고 비반응된 Sn을 선택적으로 에칭제거(etching off)하는 것에 의해, 노출된 캐패시터 플레이트(30) 상부면을 구리 합금층으로 변환시킨다. 이것은 자기-정렬된 프로세스로 캐패시터 플레이트(30)상에 구리 합금을 남겨놓는다. 합금을 형성하기 위해 구리와 반응할 수 있는 금속은 유사한 방식으로 사용될 수 있다. 제 3 방법은 패시베이션 층(40)이 형성되기 전에 하부 플레이트(30)의 상부상에 얇은 TaN 층을 제공한다. 이것은 절연체 층(24)상에 포토레지스트를 먼저 증착하고 하부 캐패시터 플레이트(30)를 노출시키기 위해 그것을 패터닝함으로써 달성된다. 다음으로, 하부 플레이트(30)가 구리로 구성될 때, 하부 플레이트(30)의 대략 상부 50-100nm는 희석 황산제와 같은 적절한 에칭제를 이용하여 에칭되어 트렌치가 생성된다. 포토레지스트가 제거된 이후에, TaN의 100-200nm 층이 물리적 기상 증착(PVD)을 이용하여 웨이퍼상에 증착된다. 최종적으로, TaN은 화학적 기계적 연마(CMP)를 이용하여 트렌치 상부내로 대머신된다.
도 1d를 참조하면, 이후에 캐패시터 유전체 층(60)은 하부 플레이트(30)의 상부를 포함하여 층(48)상에 그리고 개구부(54)상에 부합적으로(conformally) 증착된다. 이후에 기술될 바와 같이 층(60)은 캐패시터 유전체를 형성하고 바람직하게 4이상이지만, 전형적으로 7이상인 상대 유전 상수(K)를 갖는다. 유전체 층(60)용으로 적절한 재료로는 이용된 재료에 따라 변화하지만 플라즈마 증강 기상 증착(PECVD), 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 및 스핀-온 프로세스(spin-on processes)를 포함하는 알려진 기술을 이용하여 1-100nm, 바람직하게는 10-50nm의 두께로 증착되는 예를 들면 Ta2O5, Si3N4, Si3O2및 BaSrTiO3등이 있다. 이후에, 구리 확산 장벽층(62)은 유전체 층(60)의 상부상에 증착되는 것이 바람직하다. 장벽층(62)을 위한 적절한 재료는 Ta, TaN, TaN/Ta, TiN/Ti, TiN, WN 등과 같은 내화성 금속들을 단독 또한 조합하여 포함할 수 있다. 소정의 경우에, 장벽층(62)을 생략하는 것이 바람직할 수도 있다.
이후에, 포토레지스트 층(66)을 장벽층(62)상에 증착한다. 다음으로, 개구부(68)가 알려진 포토-패터닝 프로세스를 이용하여 포토레지스트 층내에 형성된다. 이들 단계 둘다 도 1d에 예시된다.
다음으로 도 1e를 참조하면, 와이어 구조(32)가 제공될 때, 개구부(68)는 장벽층(62), 유전체 층(60) 및 패시베이션 층(40)을 통하여 에칭되고 와이어 구조상에서 정지하여 개구부(70)를 형성한다. 층(62)의 개구부(70)를 에칭하는데 적절한 에칭 프로세스는 SF6, BCl3, Cl2-계 RIE 에칭액 또는 수소 과산화물 또는 황산 수소 과산화물로 이루어진 습식 에칭을 포함한다. 유전체 층(60,48,46,44)은 전술된 바와 같이 개구부(54)를 위해 에칭될 수 있다. 바람직하게, 유전체 층(60) 및 질화물 층(48)이 에칭되고, 이후에 유전체 층(46)은 에칭이 층(44)상에서 정지하도록 선택적인 화학제를 이용하여 에칭된다. 다음으로, 포토레지스트(68)가 제거되고 최종적으로 질화물 층(44)이 에칭되어, 와이어 구조(32)를 노출시킨다. 전술된 바와 같이 적절한 에칭 프로세스는 본 기술분야에 잘 알려진 PFC 또는 HFC 프로세스를 포함한다. 도전체(74)내의 와이어 구조(32)로부터의 구리 확산부가 보호될 필요가 있는 경우에 또 다른 확산 장벽 층(72), 예를 들면 1-50nm의 두께, 바람직하게는 대략 10nm로 증착된 TaN은 장벽층(62)의 상부상에 그리고 개구부(70)내에 제공될 수 있다. 와이어 구조(32) 및 금속층(74)은 통상적인 Al 또는 AlCu 합금(일반적으로, PVD, 이온화된 물리적 기상 증착(ionized physical vapor deposition:IPVD) 또는 CVD 프로세스에 의해 증착됨)일 때, 장벽층(72)은 일반적으로 필요하지 않다. 이와 달리, 금속층(32,74)은 전형적으로 구리 시드 층의 스퍼터링된 증착을 포함하는 - 이후에 대부분의 구리가 전기도금에 의해 증착됨 - 기지된 대머신 구리 증착 프로세스에 의해 증착된 구리층이 될 수 있다. 바람직하게, TiN 층(76)은 금속층(74)의 상부상에 대략 1-50nm, 바람직하게는 대략 10nm의 두께로 증착된다.
도 1f를 참조하면, 이후에 포토레지스트 층(78)은 층(76)상에 증착되고 대부분의 포토레지스트 층을 제거하나 하부 플레이트(30)를 약간 지나서 연장하고 오버라잉하는 포토레지스트 부분(84) 및 트렌치(70)를 약간 지나서 연장하고 오버라잉하는 포토레지스트 부분(86)을 남겨놓도록 포토 패터닝된다. 이것은 부분들(84,86) 사이의 개구부(88), 부분(84)의 좌측에 개구부(90) 및 부분(86)의 우측에 개구부(92)를 생성한다. 그리고나서, 개구부(88,90,92)는 본 기술분야에 잘 알려진 SF6, BCl3, Cl2및 이와 유사한 화학제품에 기반한 통상의 RIE 프로세스에 의해 층(48)의 상부까지 연장한다.
도 1g를 참조하면, 이후에 포토레지스트 층(78)이 제거된다. 이것은 상부플레이트(96) 및 하부 플레이트(30)와의 컨택트(98)를 가지는 완성된 캐패시터(94)를 남겨놓는다. 캐패시터(94)는 개구부(88)에서 층(48)으로 하향으로 연장하는 에칭 프로세스의 결과로 인해 컨택트(98)와 격리된다. 이후에 도시되지 않은 금속 상호접속부, 와이어 결합 또는 솔더 범프(solder bumps)를 이용하여 캐패시터(94)의 상부 플레이트(96)에 대한 컨택트가 형성된다.
다음으로 도 2a-2e를 참조하면, 이들 도면에서 예시된 본 발명의 실시예는 하부 플레이트(30)와 동일한 아이어링 레벨에서 상부 플레이트(96)와 와이어 상호접속 라인을 접속하는 스트랩이 제공된다는 점에서 도 1a-1g에 에시된 실시예와는 구별된다. 도 2a에 예시된 바와 같이, 이 프로세스는 추가 트렌치(120)가 절연층(24)내에서 형성되고 구리 또는 기타 다른 금속으로 충진되어 와이어 구조(122)를 형성한다는 것을 제외하면 도 1b에서 전술되고 예시된 프로세스와 동일한다.
도 2a 및 2b에서 예시된 프로세스 단계들은 전술된 도 1b 및 도 1c에서 예시된 프로세스 단계와 동일하다. 도 2c에서 예시된 프로세스 단계는 하나의 예외를 제외하면 전술된 도 1d에서 예시된 프로세스 단계와 동일하다. 개구부(126)는 와이어 구조(122) 위의 포토레지스트 층(66)에서 형성된다. 컨택트(98)의 형성이 도 2a-2e에 예시되지 않는 것처럼, 포토레지스트 층(66)내의 개구부(68)도 도 2c에 도시되지 않는다. 그러나, 원한다면, 컨택트(98)가 도 1a-1e에 예시된 실시예로부터 생략될 수 있는 바와 같이, 컨택트(98)가 도 2a-2e에 예시된 실시예내에서 형성된다는 것을 이해해야 한다.
도 2d를 참조하면, 이후에 개구부(126)는 개구부(128)를 형성하기 위해 와이어 구조(122)까지 연장된다. 개구부(128)는 개구부(70)을 형성하기 위해 전술된 에칭 프로세스를 이용하여 형성된다. 장벽층(72)은 개구부(128)내에 그리고 도 1e에 도시된 다른 영역상에 증착된다. 금속층(74)은 그것이 개구부(128)를 충진하고 개구부(54)내의 금속층의 일부와 계속적인 접속을 형성하도록 증착된다. 포토레지스트 층(78)은 그것이 개구부(54,128)내의 금속층(74)의 부분들을 피복하고 개구부(130)가 개구부(54) 위에 그리고 이의 바로 우편에 생성되고 개구부(132)가 개구부(128) 위에 그리고 이의 바로 좌측에 생성되도록 패터닝된다.
최종적으로, 도 2e에 예시된 바와 같이, 개구부(130,132)는 인접 구조로부터 캐패시터(94)를 분리하기 위해 도 1f에서 전술된 에칭 프로세스를 이용하여 층(48) 아래로 연장한다. 최종 단계의 결과로서, 와이어 구조(122)를 컨택트하는 연장부(134)를 갖는 캐패시터(94)가 형성된다. 이것은 하부 플레이트(30) 및 상부 플레이트(96)가 동일한 와이어 레벨의 캐패시터(94) 아래의 와이어링과 접속되는 것을 가능하게 한다. 이와 달리, 연장부(134)는 대머신 텅스텐 스터드와 같은 본 기술분야에서 알려진 다른 방법을 이용하여 제조될 수 있다.
도 1a-1g 및 도 2a-2e에서 예시된 프로세스에 따라 형성된 캐패시터(94)의 중요한 이점은 그것이 대머신 구리 와이어 구조 프로세스내로 즉시 통합될 수 있다는 것이다. 단지 하나의 추가 마스크 단계만이 필요한데, 이로인해 이 프로세스는 비용 문제에 민감한 반도체 칩 제조에서 사용되는 것이 가능해 진다.
도 1a-1g 및 도 2a-2g에 관련하여 기술된 프로세스는 감법 에칭 프로세스를이용하여 캐패시터 유전체 층(60) 및 하부 플레이트(96)를 형성하는 것을 포함한다. 본 발명은 또한 도 3a-3d에서 예시된 대머신 프로세스를 이용하여 캐패시터 유전체 층(60) 및 하부 플레이트(96)의 형성을 달성한다.
도 1a, 1b 및 2a와 관련하여 예시된 초기 프로세스에 따라, 하부 플레이트(30) 및 와이어 구조(32,122)는 절연체 층(24)내에 형성된다. 와이어 및 비아 구조(32,122)는 도 3a-3d의 실시예에 있어서는 선택사양적이며, 이는 컨택트(98) 및 연장부(134) 제각각을 제공하는 것이 바람직한 경우에만 제공되어져야 한다. 도 1b 및 도 2a에 예시된 프로세스와 관련하여 도 3a에 예시된 프로세스에서의 한가지 차이점은 질화물 층(48)이 필요하지 않다는 것이다. 게다가, 개구부(52) 및 이로 인한 개구부(54)는 하부 플레이트(30)만큼 넓지 않다. 대조적으로, 도 1b 및 도 2a에 예시된 실시예에 있어서, 개구부(54)는 하부 플레이트(30)만큼 넓다. 그러나, 본 발명은 또한 하부 플레이트(30)보다 좁은 폭의 도 1a-1g 및 도 2a-2b의 실시예의 개구부(54)를 제공하고 하부 플레이트(30)보다 폭이 넓은 도 3a-3d의 실시예의 개구부(54)를 제공하는 것도 포함한다.
다음으로, 도 3b에서, 도 1c에 대해서 전술된 바와 같이 동일한 프로세스 단계가 수행된다. 이후에, 도 3c에 도시된 바와 같이, 유전체 층(60)이 증착되고, 구리 확산 장벽층(62)이 유전체 층 상에 증착되고 금속층(74)이 장벽층 상에 증착된다. 상술된 바와 같이, 금속층(74)은 구리, 알루미늄 또는 알루미늄 구리 합금이 될 수 있다. 금속층(74)이 알루미늄계인 경우에, 장벽층(62)은 생략될 수 있다. 이들 단계는 도 1e에서 전술된 단계와 동일한다.
이후에, 도 3d에 예시된 바와같이, 반도체 디바이스(20)은 평탄한 상부면(150)을 생성하도록 통상적인 화학적-기계적 연마 프로세스와 같은 평탄화 프로세스하에 놓이게 된다. 평탄화 이후에 개구부(54)에 남아있는 금속층(74) 부분은 캐패시터(94)의 상부 플레이트(96)를 형성한다. 상부 플레이트(96) 및 확산층(60)은 전적으로 패시베이션 층(40)내에서 형성된다. 도 3d에 예시되지는 않았지만, 상부 플레이트(96)가 형성되는 동시에, 와이어 구조(122)로의 연장부(134)(도 2e를 참조할 것) 및 와이어 구조(32)로의 컨택트(98)(도 1g를 참조할 것)가 형성될 수 있다.
전술된 본 발명의 다양한 실시예는 하부 플레이트(30)의 상부면에 구리 합금 확산 장벽 층(56)의 형성을 포함한다. 구리 확산 장벽층을 증착시키는 단계를 포함하는 다른 접근 방안은 도 4a-4f에 예시된 본 발명의 실시예와 관련하여 기술된다.
도 4a에 예시된 본 실시예의 제 1 단계들은 도 1a-1c 및 2a-2b에 예시된 실시예의 단계들와 동일하다. 또한, 도 4b에 도시된 바와 같이, 개구부(54)는 하부 플레이트(30)보다 넓다. 도 1c, 2b 및 도 3b에 예시된 프로세스와는 달리, 구리 합금 확산 장벽은 하부 플레이트(30)의 상부상에 형성되지 않는다. 대신에, 비-부합적(non-conformal) 구리 확산 장벽층(180)이 PVD, IPVD 또는 CVD 프로세스에 의해 질화물 층(48)상에 그리고 개구부(54)내에 증착된다. 전술된 바와 같이, 이 재료들이 도 4c에 예시된 바와 같이, 비-부합적으로 증착되는 것을 제외하고는 그것이 장벽층(62)용으로 사용된 임의의 다른 재료를 포함할 지라도, 층(180)은 바람직하게 Ta, TaN, TaN/Ta, Ti, TiN, W, WN 및 이와 유사한 재료로 1 내지 100nm의 두께, 바람직하게는 대략 50nm의 두께로 증착된다. 층(180)은 후술될 등방성 에칭 프로세스를 용이하게 하기 위해 비-부합적이여야 한다(즉, 최하부 층에 의해 분할된 측벽 두께는 1미만, 바람직하게는 0.5미만이여야 한다).
다음으로, 도 4d에 도시된 바와 같이, 장벽층(180)은 과산화물-계 습식 에칭 또는 표준 RIE 화학제, SF6, BCl3, Cl2및 이와 유사한 재료를 이용하여 등방성 에칭백된다. 이것은 장벽층(180)의 수직적으로 연장하는 부분, 즉 개구부(54)의 측벽상의 부분을 제거한다. 또한 하부 플레이트(30)를 오버라잉하는 장벽층 부분(180a)은 전형적으로 개구부(54)의 측벽으로부터 약간 에칭백된다. 이 에칭 프로세스는 하부 플레이트(30)의 부분이 노출되도록, 즉, 부분(180a)이 하부 플레이트를 전체적으로 피복할 만큼 부분(180a)이 개구부(54)의 측벽으로부터 에칭백되지 않도록 제어되는 것이 중요하다.
이후에, 도 4e에 예시된 바와 같이, 캐패시터 유전체 층(60) 및 구리 확산 장벽 층(62)이 도 3c에 관련하여 기술된 바와 같이 증착된다. 이후에, 금속층(74)이 또한 도 3c에 관련하여 전술된 바와 같이 증착된다.
최종적으로, 도 4f에 도시된 바와 같이, 반도체 디바이스(20)는 도 3d에 관련하여 전술된 바와 같이 평탄화된다. 이에 의해, 상부 플레이트(96) 및 캐패시터 유전체 층(60)이 패시베이션 층(40)내에 형성되는 캐패시터(94)가 형성된다. 도 4f에 에시되지는 않았지만, 상부 플레이트(96)가 형성되는 동시에, 와이어구조(122)로의 연장부(134)(도 2e를 참조할 것) 및 와이어 구조(32)로의 컨택트(98)가 필요하다면 형성될 수 있다.
본 발명의 또 다른 측면은 대머신 금속 증착 프로세스를 이용하여 제조된 두개의 하부 플레이트와 하나의 상부 플레이트가 형성된 3-플레이트 캐패시터 및 이러한 캐패시터 제조 방법에 관한 것이다. 이제 도 5a-5e를 참조하면, 본 발명의 본 실시예는 절연체 층(224), 예를 들면 반도체 디바이스(220)의 산화물 층에 좌측 트렌치(left trench:222) 및 우측 트렌치(223)를 형성함으로써 시작된다. 선택사양적으로, 제 3 트렌치(226) 및/또는 제 4 트렌치(228)는 절연체 층(224)내에 형성된다.
트렌치들(222,223) 및 트렌치들(226,228)(제공되는 경우에)은 이후에 도 1a 및 도 1b와 관련하여 전술된 바와 같이 트렌치(22)가 구리로 충진되는 방식으로 구리로 충진되는 것이 바람직하다. 이에 의해, 트렌치(222)에 좌측 하부 플레이트(230) 및 트렌치(223)에 우측 하부 플레이트(231)가 형성된다. 또한, 전술된 프로세스를 이용하여 트렌치들을 구리로 바람직하게 충진함으로써 와이어 구조(232)는 트렌치(226)내에 형성되고 와이어 구조(233)는 트렌치(228)내에 형성된다. 트렌치들(222,223,226,228)은 바람직하게 플레이트(230,231) 및 와이어 구조(232,233)가 동일한 와이어링 레벨로 이루어지도록, 즉 이들은 공통 수평면상에 또는 거의 공통 수평면상에 놓이도록 형성된다. 구리가 하부 플레이트(230,232) 및 와이어 구조(232,233)에 바람직한 재료지만, 본 발명은 이들 플레이트 및 구조를 위해 Al 및 AlCu 합금의 사용도 포함한다. Al 또는 AlCu 합금은 PVD, IPVD, CVD등과 같은 알려진 증착 프로세스를 이용하여 트렌치(222,223,226,228)내에 증착된다. 이후에 장벽층(56)은 도 1c와 관련하여 전술된 프로세스를 이용하여 플레이트(230,231)의 상부면상에 형성된다.
패시베이션 층(240)은 질화물 층(244), 산화물 층(246) 및 질화물 층(248)을 포함하는 절연체 층(224)의 상부상에 제공된다. 이들 층은 전술된 층(44,46,48)과 동일하다.
이후에, 패시베이션 층(250)은 질화물 층(248)상에 증착된다. 그리고나서, 패시베이션 층(250)은 좌측 하부 플레이트(230) 및 우측 하부 플레이트(231) 위에 개구부(252)를 형성하기 위해 포토-패터닝된다.
다음으로, 도 5b를 참조하면, 개구부(252)는 패시베이션 층(240)을 통해 절연체 층(224)의 상부상으로, 그리고 플레이트(230,232)의 상부상으로 연장한다. 이로인해, 하부 플레이트(230,231)위의 패시베이션 층(240)에 개구부(254)가 형성된다. 전술된 패시베이션 층(40)에 개구부(54)를 형성하는데 사용된 에칭 프로세스는 개구부(254,255)를 형성하는데 사용될 수 있다.
다음으로, 도 5c에 도시된 바와 같이, 높은 K 유전체 층(260)은 개구부(254,255)에 그리고 패시베이션 층(240)상에 증착된다. 전술된 바와 같은 유전체 층(60)을 형성하는데 사용된 재료 및 프로세스는 유전체 층(260)을 형성하는데 사용될 수 있다. 이후에, 도전층(262)이 바람직하게 유전체 층(260)상에 증착된다. 도전층(262)은 개구부(289)를 에칭하는데 이용되는 이하에 기술된 에칭제와 호환가능한 저 저항 도전체이다. AlCu계 금속층이 도전층(262)을 위해 이용되는 경우에, TiN/AlCu/TiN의 10nm/500nm/10nm의 막 스택(film stack)이 도전층을 형성하는데 이용될 수 있다. 도전층(262)으로 내화성 금속-계 스택이 이용되는 경우에, 10nm/500nm TiN/W 스택이 이용될 수 있다. 여기서 주어진 두께는 단지 예시를 목적으로 한 것이며 종래 기술분야에서 알려진 화학제를 이용하여 에칭될 수 있는 임의의 도전체 두께는 본 발명에 포함될 수 있다는 것에 유의해야 한다.
다음으로 도 5d를 참조하면, 절연체 층(273)은 도전체 층(262)상에 증착된다. 절연체 층(273)은 개구부(254,255)를 충진하고 도전체 층의 상부상에 대략 1 내지 30마이크론, 바람직하게는 대략 5마이크론의 두께를 달성하기 위해 장벽층(262)에 스핀-온(spun-on)된 폴리이미드로부터 제조되는 것이 바람직하다. 절연체 층(273)으로 적절한 다른 재료는 감광성의 폴리이미드 및 벤조사이클로부틴(photo-sensitive polyimide and benzocyclobutene:BCB)를 포함한다. 이후에, 포토레지스트 층(278)은 절연체 층(273)에 도포되고 포토-패터닝되어 와이어 구조(232)위에 개구부(288)를 형성한다. 바람직하게, 개구부(288)는 와이어 구조(232)의 경계(margins) 너머로 측방향으로 연장한다. 감광성의 폴리이미드가 사용되는 경우에, 이후에 포토레지스트는 폴리이미드를 패터닝하는 것을 필요로하지 않는다. 와이어 구조(233)와 컨택트하는 것이 바람직한 경우에, 개구부(도시되지 않음)는 개구부(288)가 형성되는 동시에 와이어 구조 포토레지스트 층(278)위에 만들어진다.
다음으로, 도 5e에 도시된 바와 같이, 반도체 디바이스(220)는 개구부(289)를 형성하기 위해 와이어 구조(232) 아래쪽으로 개구부(288)가 연장되도록 에칭 프로세스하에 놓이게 된다. 우선, 도전체 층(262)이 에칭된다. 전술된 바와 같이, 도전체 층(262)이 TiN/W인 경우에, 이후에 본 기술분야에 잘 알려진 표준 SF-계 또는 염소(예를 들면, Cl2또는 BCl3)계 화학제가 이용된다. 도전체 층(262)이 TiN/AlCu/TiN인 경우에, 이후에 전술된고 본 기술분야에 잘 알려진 표준 염소계 화학제가 이용된다. 이와 달리, 도전체 층(262)이 Cr과 같은 점착층위에 증착된 전기도금된 구리와 같은 다른 금속인 경우에, 이후에 황산 및 과산화물계 습식 화학 에칭이 이용될 수 있다. 도전체 층(262)이 개구부(288)에서 제거된 이후에, 유전체 층(260)은 본 기술분야에 잘 알려진 전술된 표준 PFC 또는 HFC-계 RIE 화학제를 이용하여 에칭되어 와이어 구조(232)를 노출시킨다. 따라서, 이러한 구조에 대한 와이어 결합 접속(도시되지 않음)이 가능하도록 와이어 구조는(232)가 노출된다.
도 5e에 예시된 바와 같이, 캐패시터(294)의 상부 플레이트(296)는 바람직하게 좌측 하부 플레이트(230) 및 우측 하부 플레이트(232)의 바깥쪽 에지 너머로 연장, 즉 에지 너머로 돌출되어 있다. 본 발명에 있어 반드시 필요한 것은 아니지만, 이 돌출 구조(overhanging construction)는 코너(298)의 캐패시터 유전체에 존재하는 잠재적인 취약 영역을 제거하기 때문에 바람직하다.
도 5a-5e에 예시되고 전술된 본 발명의 3-플레이트 캐패시터 실시예(tri-plate capacitor embodiment)는 알려진 증착 프로세스를 이용하여 트렌치에 하부 플레이트(230,232) 및 와이어 구조(232,233)를 형성한다. 본 발명은 또한 도 6a-6g에 예시된 동일한 와이어링 레벨상에 하부 플레이트 및 다른 와이어 구조를 형성하기 위해 감법 에칭 프로세스를 이용하여 3-플레이트 캐패시터(294)를 제조한다. 본 발명의 본 실시예의 후속 상세한 기술에서, 도 5a-5g에 전술되고 예시된 본 발명의 실시예에 공통되는 재료 및 구조 층들은 200 계열의 접두어가 300 계열로 변경되는, 즉 도 5a의 좌측 하부 플레이트(230)가 도 6c의 좌측 하부 플레이트(330)로서 식별되는 것을 제외하면 동일한 참조 번호로 식별된다.
도 6a를 참조하면, 본 발명의 이러한 측면은 와이어 라인(314) 및 비아(316)가 형성되는 절연체 층(312)을 가지는 반도체 디바이스(310)로 개시된다. 다음으로, 도 6b에 예시된 바와 같이, 전술된 바와 같이 5 내지 100nm, 바람직하게는 대략 10nm를 가지는 장벽층(318)을 위해 사용된 타입의 재료로부터 제조되는 장벽층(318)은 절연체 층(312) 상에 증착된다. 다음으로, 금속층(320)은 장벽층(318)(및 제공된 임의의 기타 장벽층)상에 블랭킷 증착(blanket deposited)된다. 높은 내식성(corrosion resistance)을 가지기 때문에 텅스텐과 같은 내화성 금속이 바람직하지만 금속층(320)은 Al, AlCu 합금, 내화성 금속 구리 또는 임의의 저 저항 금속으로부터 형성될 수가 있다. 구리가 사용되는 경우에, 이는 전형적으로 전술된 바와 같이 층(318)의 상부상에 장벽층(62)을 위해 TaN, TaN/Ta 또는 기타 다른 재료로 이루어진 제 2 장벽층이 제공되는 것이 바람직할 것이다. 금속층(320)은 임의의 표준 PVD, IPVD, CVD 플레이팅등을 이용하여 증착되고 이는 복수의 금속층으로 구성될 수 있다.
다음으로, 도 6b에 도시된 바와 같이, 포토레지스트 층(322)이 금속층(320)상에 증착된다. 이후에, 포토레지스트 층(322)이 포토-패터닝되어개구부(324a,324b, 324c, 324d,324e)를 생성한다.
이후에, 도 6c에 도시된 바와 같이, 반도체 디바이스(310)는 절연체 층(312)의 상부면으로 개구부(324a-e)를 연장시키기 위해 본 기술분야에서 잘 알려진 염소-계 RIE 에칭과 같은 이방성 에칭하에 놓이게 된다. 포토레지스트 층(322)을 제거한 이후에, 남아있는 금속층(320) 부분은 좌측 하부 플레이트(330), 우측 하부 플레이트(331), 와이어 구조(332) 및 와이어 구조(333)를 구성한다. 다음으로 도 6d를 참조하면, 0.1 내지 10마이크론, 바람직하게는 대략 0.5마이크론의 두께를 가지는 SiO2로 이루어진 유전체 층(341)은 절연체 층(312), 하부 플레이트(330,331) 및 와이어 구조(332,333) 상에 증착된다. 이와 달리, 본 기술분야에 잘 알려진 임의의 패시베이션 유전체 막 스택이 이용될 수도 있다. 다음으로, 실리콘 질화물 층(343)이 0.1 내지 10마이크론, 바람직하게는 대략 0.5의 두께로 유전체 층(343)상에 증착된다. 다음으로, 포토레지스트 층(350)이 포토-패터닝되어 개구부(352a, 352b, 353)를 형성한다.
이후에, 반도체 디바이스(310)는 층(343)을 통해 좌측 하부 풀레이트(330), 우측 하부 플레이트(331) 및 와이어 구조(332) 제각각으로 개구부(352a, 352b, 353)가 연장하도록 예를 들면, RIE 에칭과 같은 이방성 에칭하에 놓이게 된다. 이것은 층(343,341)에 개구부(354a, 354b,355)를 형성한다. 이것은 도 5b에 예시된 것과 유사한 구조를 형성한다. 그리고나서, 반도체 디바이스(310)는 도 5c-5e에 전술되고 예시된 바와 같이 도 5b에 예시된 반도체 디바이스(220)가 놓이게 되는프로세스 단계 하에 놓이게 된다. 이것은 도 6e-6g에 예시된 3-플레이트 캐패시터(394)의 형성을 야기시킨다. 3-플레이트 캐패시터(294)에 따르면, 3-플레이트 캐패시터(394)의 상부 플레이트(396)는 반드시 그런것은 아니지만, 하부 플레이트(330,331)의 바깥쪽 에지 너머로 연장하는, 즉 돌출되는 것이 바람직하다.
3-플레이트 캐패시터(294,394)는 유사한 풋프린트(footprint)로 이루어진 2-플레이트 스택형 캐패시터의 대략 1/2 캐패시턴스를 갖지만, 이는 캐패시터를 제조하는데 필요한 칩의 "실 영역"의 측면에서 볼 때 단점이다. 반면, 캐패시터(294,394)의 제조는 전형적으로 단지 하나의 추가 마스크의 추가만을 갖는 대머신 구리 프로세스를 포함하는 기존 반도체 제조 프로세스내로 즉시 통합될 수 있기 때문에, 최대 캐패시터 밀도를 달성하기 보다는 낮은 제조 비용을 달성하는 것이 보다 중요한 곳에서는 아주 매력적인 선택이 된다. 이 절충안은 특히 비교적 성긴(sparse) 캐패시터 밀도가 존재하는 혼합형 신호 애플리케이션에서 수용가능하다. 상기 유의된 바와 같이, 캐패시터(94) 및 또 다른 캐패시터(294,394)는 반도체 디바이스의 상부 와이어링 레벨에 형성된다. 이것은 와이어링 금속층의 최상부 영역이 자연히 기판 바운스(substrate bounce)와 격리되고 설계에 의해 와이어링간캐패시턴스로부터 좀 더 용이하게 격리될 수 있는 장점을 갖게 된다. 추가적으로, 와이어링 금속층의 최상부 영역은 하부 레벨 와이어링 및 디바이스의 온도 및 재료제약하에 놓이지는 않는다.
캐패시터(94,294,394)들이 통상적으로 스테이지 내(intra-stage) 회로 요소로서 사용될 정밀한 비율의 캐패시터(precision ratioed capacitors)로 제조하고자의도할 지라도, 본 발명이 그렇게 제한받는 것은 아니다. 예를 들면, 캐패시터(94,294,394)는 바람직하게 이들의 "잡음이 있는(noisy)" 디지탈 회로들과 관계가 있는 아날로그 회로에 전력 디커플링(power decoupling)을 제공하는 혼합형 신호 애플리케이션에서 사용될 수가 있다.
도 5a-5e 및 6a-6g 제각각에 전술되고 예시된 3-플레이트 캐패시터(294,394)에서, 상부 캐패시터 플레이트(296,396)는 기판상에 제조된 모든 캐패시터들간에 공유될 수 있다. 이것이 바람직하지 않은 경우에, 즉 상부 캐패시터 플레이트(296,396)가 상호 격리(isolate)되어야 할 경우에는, 이러한 격리를 달성하기 위해 상부 캐패시터를 패터닝하고 에칭하기 위해서는 추가 마스크 및 에칭 단계가 부가된다.
본 발명의 중요한 장점으로는 도 7a, 7b 제각각에 예시된 계면(18a, 18b)과 같은 평탄한 MIM 계면을 피할수 있다는 것이다. 이것은 잔류 금속으로부터 MIM 계면을 통하는 누설 전류의 가능성을 제거한다.
본 발명이 바람직한 실시예와 관련하여 기술되지만, 그것에 국한되는 것은 아니라는 것을 이해해야 한다. 반대로, 본 발명은 첨부된 청구항에 규정된 본 발명의 사상 및 범주내에 포함될 수 있는 모든 대안, 수정 및 등가물을 포함한다.
본 발명은 3-플레이트 캐패시터(tri-plate capacitors) 및 이의 제조 방법과, 하부 플레이트(들)가 구리 대머신 구조(copper damascene structure)인 스택형-플레이트 캐패시터(stacked-plate capacitors) 및 이의 제조 방법으로 이는 반도체 칩의 성능을 개선하고 최소 피쳐 사이즈를 감소시키는데 효과가 있다.

Claims (44)

  1. a. 트렌치(a trench)를 가지는 제 1 층과,
    b. 상기 트랜치내에 위치하고 도전성 재료로부터 제조되는 하부 플레이트(a low plate)와,
    c. 상기 하부 플레이트를 피복하는 장벽층과,
    d. 상기 장벽층위의 유전체 층과,
    e. 상기 유전체 층위의 도전성 재료로부터 제조되는 상부 플레이트(an upper plate) 를
    포함하는 반도체 디바이스내의 캐패시터.
  2. 제 1 항에 있어서,
    상기 하부 플레이트는 상부면을 가지며 상기 장벽층은 상기 상부면에 제공된 금속 합금인 반도체 디바이스내의 캐패시터.
  3. 제 1 항에 있어서,
    상기 하부 플레이트는 구리로 구성되는 반도체 디바이스내의 캐패시터.
  4. 제 3 항에 있어서,
    상기 금속 합금은 구리 합금인 반도체 디바이스내의 캐패시터.
  5. 제 4 항에 있어서,
    상기 구리 합금은 구리 실리사이드 또는 구리 게르마나이드(germainide) 중 하나인 반도체 디바이스내의 캐패시터.
  6. 제 2 항에 있어서,
    상기 금속 합금은 알루미늄, 인듐, 주석 및 아연으로 이루어진 그룹 중 하나 이상으로 구성되는 반도체 디바이스내의 캐패시터.
  7. 제 1 항에 있어서,
    상기 하부 플레이트는 하나 이상의 금속 층으로 구성되는 반도체 디바이스내의 캐패시터.
  8. 제 1 항에 있어서,
    와이어 라인을 더 포함하되, 상기 상부 플레이트는 상기 와이어링 라인에 접속된 연장부를 포함하는 반도체 디바이스내의 캐패시터.
  9. 제 1 항에 있어서,
    상기 하부 플레이트 위의 재료층(a layer of material) 및 상기 재료 층내의 트렌치를 더 포함하되, 상기 유전체 층 및 상기 상부 플레이트는 상기 트렌치내에만 위치하는 반도체 디바이스내의 캐패시터.
  10. 제 9 항에 있어서,
    상기 재료층은 평탄화된 상부면을 가지는 반도체 디바이스내의 캐패시터.
  11. 제 1 항에 있어서,
    상기 상부 플레이트는 평탄화된 상부면을 가지는 반도체 디바이스내의 캐패시터.
  12. 제 1 항에 있어서,
    상기 제 1 층내에 제 2 트렌치를 더 포함하되, 상기 제 2 트렌치는 상기 제 1 층 부분 및 상기 트렌치내에 위치된 제 2 하부 플레이트에 의해 분리되고, 상기 제 2 플레이트는 도전성 재료로 구성되는 반도체 디바이스내의 캐패시터.
  13. 반도체 디바이스내에 캐패시터를 제조하는 방법에 있어서,
    a. 제 1 트렌치를 가지는 층을 제공하는 단계와,
    b. 상기 캐패시터의 하부 플레이트를 형성하기 위해 상기 트렌치내에 도전성 재료를 증착시키는 단계와,
    c. 상기 도전성 재료의 상부상에 장벽층을 제공하는 단계와,
    d. 상기 장벽층의 상부상에 유전성 재료 층을 제공하는 단계와,
    e. 상기 유전성 재료의 상부상에 상기 캐패시터의 도전성 상부 플레이트를 제공하는 단계
    를 포함하는 캐패시터 제조 방법.
  14. 제 13 항에 있어서,
    상기 단계 b에서 증착된 상기 도전성 재료는 구리이고 상기 단계 c는 상기구리의 상부면(a top surface)상에 구리 실리사이드 또는 구리 게르마나이드 중 하나를 형성하는 단계를 포함하는 캐패시터 제조 방법.
  15. 제 13 항에 있어서,
    상기 단계 b에서 증착된 상기 도전성 재료는 구리이고 상기 단계 c는 상기 구리의 상부면상에 구리 실리사이드 또는 구리 게르마나이드 중 하나를 형성하는 단계를 포함하는 캐패시터 제조 방법.
  16. 제 13 항에 있어서,
    상기 단계 a에서 제공된 상기 제 1 트렌치는 상기 반도체 디바이스내의 와이어링 라인과 컨택트하는 연장부를 포함하고 상기 단계 b는 이것이 상기 와이어링 라인가 컨택트하도록 상기 연장부에 상기 도전성 재료를 증착시키는 단계를 포함하는 캐패시터 제조 방법.
  17. 제 13 항에 있어서,
    상기 단계 c는 도전성 재료로 구성된 장벽층을 증착시키는 단계를 포함하는 캐패시터 제조 방법.
  18. 제 13 항에 있어서,
    상기 단계 c는 절연성 재료로 구성된 장벽층을 증착시키는 단계를 포함하는 캐패시터 제조 방법.
  19. 제 13 항에 있어서,
    상기 단계 c는 탄탈, 탄탈 질화물, 티탄, 티탄 질화물, 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로 구성되는 적어도 하나의 부재로 구성된 장벽층을 증착시키는 단계를 포함하는 캐패시터 제조 방법.
  20. 제 12 항에 있어서,
    상기 장벽층은 내화성 금속, 내화성 금속 질화물 및 내화성 금속 실리사이드로 이루어진 그룹 중 적어도 하나의 부재로 구성되는 캐패시터 제조 방법.
  21. 제 13 항에 있어서,
    상기 단계 a에 제공된 상기 층은 상기 제 1 트렌치에 이격되어 있지만 매우 근접한 제 2 트렌치를 포함하며, 상기 단계 b는 상기 제 1 및 상기 제 2 트렌치내에 상기 도전성 재료를 증착시키는 단계를 포함하고, 상기 단계 c는 상기 제 1 및 상기 제 2 트렌치내의 상기 도전성 재료의 상부상에 상기 장벽층을 제공하는 단계를 포함하고, 상기 단계 d는 상기 제 1 및 상기 제 2 트렌치내의 상기 도전성 재료위의 상기 장벽층의 상부상에 상기 유전성 재료 층을 제공하는 단계를 포함하고, 상기 단계 e는 상기 상부 플레이트가 상기 제 1 및 제 2 트렌치내의 상기 도전성 재료의 적어도 일부분을 피복하도록 상기 상부 플레이트를 제공하는 단계
    를 포함하는 캐패시터 제조 방법.
  22. 제 13 항에 있어서,
    상기 단계 e는
    i. 금속층을 증착시키는 단계와,
    ii. 상기 금속층의 부분을 제거하고 상기 상부 플레이트를 남겨놓기 위해 감법 에칭(a subtractive etch)을 수행하는 단계
    를 포함하는 캐패시터 제조 방법.
  23. 제 20 항에 있어서,
    상기 단계 e는 그것이 상기 제 1 및 상기 제 2 트렌치내의 상기 도전성 재료를 너머 연장하도록 상기 상부 플레이트를 제공하는 단계를 더 포함하는 캐패시터제조 방법.
  24. 제 13 항에 있어서,
    상기 단계 e는
    i. 금속층을 증착시키는 단계와
    ii. 상기 금속층에 상부 트렌치를 형성하는 단계 - 상기 상부 트렌치는 바닥 및 측벽(a bottom and sidewalls)을 가짐 - 와,
    iii. 상기 상부 트렌치내에 상기 상부 플레이트를 제공하는 단계
    를 포함하는 캐패시터 제조 방법.
  25. 제 24 항에 있어서,
    상기 단계 c는 상기 단계 e(ii) 이후 상기 단계 e(iii) 이전에 수행되는 캐패시터 제조 방법.
  26. 제 24 항에 있어서,
    상기 단계 c는
    i. 상기 하부 트렌치의 상기 바닥 및 상기 측벽상에 상기 장벽층을 증착시키는 단계와,
    ii. 상기 장벽층이 상기 측벽으로부터 제거되도록 상기 장벽층을 등방성 에칭시키는 단계
    를 더 포함하는 캐패시터 제조 방법.
  27. 제 13 항에 있어서,
    상기 단계 b에서 증착된 상기 하부 플레이트 및 상기 단계 e에서 제공된 상기 상부 플레이트는 구리를 포함하는 캐패시터 제조 방법.
  28. a. 바깥쪽 에지(an outer edge)를 가지는 제 1 플레이트와,
    b. 바깥족 에지를 가지는 제 2 플레이트 - 상기 제 2 플레이트는 상기 제 1 플레이트와 이격되어 있고 상기 제 1 및 2 플레이트는 공통 수평면상에 위치함 - 와,
    c. 상기 제 1 플레이트 및 상기 제 2 플레이트 위의 유전체 층과,
    d. 상기 제 1 플레이트 및 상기 제 2 플리이트 위의 제 3 플레이트
    를 포함하는 반도체 디바이스내 캐패시터.
  29. 제 27 항에 있어서,
    상기 제 3 플레이트는 상기 제 1 바깥쪽 에지 및 상기 제 2 바깥쪽 에지 너머 수평으로 연장하는 반도체 디바이스내 캐패시터.
  30. 제 28 항에 있어서,
    제 1 트렌치 및 제 2 트렌치를 가지는 재료층을 더 포함하되, 이들 둘다 상기 재료층을 부분적으로만 관통해 연장되고, 상기 제 1 플레이트는 상기 트렌치내에 증착되고 상기 제 2 플레이트는 상기 제 2 트렌치내에 증착되는 반도체 디바이스내 캐패시터.
  31. 제 28 항에 있어서,
    상부면을 가지는 재료층을 더 포함하되, 상기 제 1 및 상기 제 2 플레이트를 상기 상부면상에 위치시키는 반도체 디바이스내 캐패시터.
  32. 제 28 항에 있어서,
    (a) 상기 제 1 및 상기 제 2 플레이트와 (b) 상기 유전체 층 사이에 제 1 장벽층을 더 포함하는 디바이스내 캐패시터.
  33. 제 28 항에 있어서,
    상기 유전체 층과 상기 제 3 플레이트 사이에 제 2 장벽층을 더 포함하는 디바이스내 캐패시터.
  34. 제 28 항에 있어서,
    상기 단계 c는 탄탈, 탄탈 질화물, 티탄, 티탄 질화물, 텅스텐 및 텅스텐 질화물로 이루어진 그룹 중 적어도 하나로 구성되는 장벽층을 증착시키는 단계를 포함하는 디바이스내 캐패시터.
  35. 제 27 항에 있어서,
    상기 장벽층은 내화성 금속, 내화성 금속 질화물 및 내화성 금속 실리사이드로 구성되는 그룹 중 적어도 하나의 부재로 구성되는 캐패시터.
  36. 제 28 항에 있어서,
    상기 제 3 플레이트는 하나 이상의 금속층으로 구성되는 캐패시터.
  37. 반도체 디바이스내에 캐패시터를 제조하는 방법에 있어서,
    a. 상기 제 1 플레이트와, 상기 제 1 플레이트로부터 이격되고 상기 제 1 플리이트와 실질적으로 동일한 수평면 상에 위치하는 제 2 플레이트를 제공하는 단계 - 상기 제 1 플레이트는 제 1 바깥족 에지를 가지고 상기 제 2 플레이트는 제 2 바깥쪽 에지를 가짐 - 와,
    b. 상기 제 1 플레이트 및 상기 제 2 플레이트 위에 유전체 층을 제공하는 단계와,
    c. 상기 제 1 플레이트 및 상기 제 2 플레이트의 적어도 일부에 오버라잉하는 제 3 플레이트를 상기 유전체 층 위에 제공하는 단계
    를 포함하는 캐패시터 제조 방법.
  38. 제 37 항에 있어서,
    상기 단계 c는 상기 제 3 플레이트가 상기 제 1 바깥쪽 에지 및 상기 제 2 바깥쪽 에지 너머 수평으로 연장하도록 상기 제 3 플레이트를 제공하는 단계를 포함하는 캐패시터 제조 방법.
  39. 제 37 항에 있어서,
    상기 단계 a 이전에, 제 1 트렌치 및 제 2 트렌치를 가지는 재료층을 제공하는 단계를 더 포함하되, 상기 제 1 트렌치는 상기 제 2 트렌치와 이격되지만 매우 근접하게 위치하며, 후속적으로 상기 단계 a는 상기 제 1 트렌치내에 상기 제 1 플레이트 및 상기 제 2 트렌치내에 상기 제 2 플레이트를 증착시키는 단계
    를 포함하는 캐패시터 제조 방법.
  40. 제 37 항에 있어서,
    상기 단계 a 이전에, 상부면을 가지는 재료층을 제공하는 단계를 더 포함하되, 상기 단계 a는 상기 상부면상에 상기 제 1 플레이트 및 상기 제 2 플레이트를 제공하는 단계를 포함하는 캐패시터 제조 방법.
  41. 제 37 항에 있어서,
    상기 단계 a에서 제공된 상기 제 1 및 상기 제 2 플레이트는 구리를 포함하는 캐패시터 제조 방법.
  42. 제 37 항에 있어서,
    상기 단계 a에서 제공된 상기 제 1 및 제 2 플레이트는 하나 이상의 알루미늄 또는 알루미늄 구리 합금을 포함하는 캐패시터 제조 방법.
  43. 제 37 항에 있어서,
    상기 단계 a 이후 상기 단계 b 이전에 상기 제 1 및 상기 제 2 플레이트의 상부상에 장벽층을 제공하는 단계를 더 포함하는 캐패시터 제조 방법.
  44. 제 37 항에 있어서,
    상기 단계 c에 제공된 상기 제 3 플레이트는 하나 이상의 도전성 재료 층으로 구성되는 캐패시터 제조 방법.
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