KR20050013823A - Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법 - Google Patents

Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법

Info

Publication number
KR20050013823A
KR20050013823A KR1020030052398A KR20030052398A KR20050013823A KR 20050013823 A KR20050013823 A KR 20050013823A KR 1020030052398 A KR1020030052398 A KR 1020030052398A KR 20030052398 A KR20030052398 A KR 20030052398A KR 20050013823 A KR20050013823 A KR 20050013823A
Authority
KR
South Korea
Prior art keywords
layer
film
metal wiring
forming
trench
Prior art date
Application number
KR1020030052398A
Other languages
English (en)
Other versions
KR100532455B1 (ko
Inventor
김윤해
이경태
류성호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0052398A priority Critical patent/KR100532455B1/ko
Priority to US10/901,239 priority patent/US7220652B2/en
Priority to JP2004222512A priority patent/JP2005051247A/ja
Priority to CNB2004100849490A priority patent/CN100431098C/zh
Publication of KR20050013823A publication Critical patent/KR20050013823A/ko
Application granted granted Critical
Publication of KR100532455B1 publication Critical patent/KR100532455B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 다마신 공정을 이용하여 MIM 커패시터 및 배선 구조를 포함하는 반도체 장치를 제조하는 방법에 관한 것이다. 상기 방법은 하부 금속간 절연막 내에 MIM 커패시터용 트렌치를 형성하는 단계, 상기 MIM 커패시터용 트렌치 내에 하부 장벽 금속층, 커패시터 유전막 및 상부 장벽 금속층을 순차 적층하고 상기 상부 장벽 금속층 상에 제 1 도전막을 형성한 후 상기 제 1 도전막을 평탄화하여 MIM 커패시터를 형성하는 단계, 상기 하부 금속간 절연막 내에 상기 MIM 커패시터와 동일한 레벨로 금속 배선용 비아 및 트렌치를 형성하는 단계, 및 상기 금속 배선용 비아 및 트렌치 내에 제 2 도전막을 형성한 후 상기 제 2 도전막을 평탄화하여 제 1 배선 구조를 형성하는 단계를 포함한다. 상기 반도체 장치의 제조 방법에 의해 MIM 커패시터와 제 1 배선 구조를 동일한 깊이로 용이하게 형성할 수 있고, MIM 커패시터의 정전 용량을 높일 수 있다.

Description

ＭＩＭ 커패시터 및 배선 구조를 포함하는 반도체 장치의 제조 방법{Method for manufacturing semiconductor device including MIM capacitor and interconnect structure}
본 발명은 커패시터를 포함하는 반도체 장치의 제조 방법에 관한 것으로, 특히 다마신 공정을 이용하여 MIM 커패시터 및 배선 구조를 포함하는 반도체 장치를 제조하는 방법에 관한 것이다.
DRAM 등 반도체 소자의 집적도가 증가함에 따라 커패시터 동작의 안정성을 확보하기 위해 보다 더 큰 정전 용량이 요구되고 있다. 그런데 종래 MIS(Metal-Insulator-Semiconductor) 커패시터는 폴리실리콘막과 유전체막 사이에 저유전율을 가진 막을 형성하여 정전 용량을 감소시키는 단점을 가지고 있다. 이에 따라, 보다 안정적인 커패시터 동작을 위해 MIM(Metal-Insulator-Metal) 커패시터를 도입하게 되었다.
이러한 MIM 커패시터는 주위의 금속 배선층과 연결되거나 콘택 플러그등을 통하여 트랜지스터의 드레인 영역등에 연결될 수 있으며, 금속 배선층이 서로 연결된 배선 구조가 MIM 커패시터 주위에 형성될 수 있다. 배선 구조는, 예를 들어 상부 금속 배선층과 하부 금속 배선층이 텅스텐 플러그 등의 콘택 플러그에 의해 연결된 구조로 되어있다.
한편, 최근 반도체 소자의 속도를 향상시키기 위한 금속 배선 재료로 구리가 각광 받고 있다. 구리로 된 배선은 종래의 알루미늄 배선에 비해 전기 저항이 작고, 일렉트로마이그레이션(electromigration)에 대한 양호한 특성을 가지고 있어 반도체 소자의 신뢰성을 향상시킬 수 있다. 그러나 구리는 식각하기가 어려운 재료이기 때문에, 종래의 사진 식각 공정에 의해 원하는 배선 패턴을 형성하지 않고, 다마신 공정에 의하여 원하는 배선 패턴을 형성한다.
그런데, 종래의 다마신 공정을 이용하여 배선 구조 및 MIM 커패시터를 형성하는 데에 있어서, 서로 다른 깊이의 비아(via)로 인한 제조 공정상의 어려움이 있다. 즉, 종래의 MIM 커패시터의 전극을 연결하는 비아와 하부 금속 배선층을 연결하는 비아를 형성할 때, 하부 금속 배선층을 연결하는 비아의 깊이가 MIM 커패시터의 상부 또는 하부 전극을 연결하는 비아의 깊이보다 더 크기 때문에, 하부 금속 배선층을 연결하는 비아 식각시 커패시터 전극을 연결하는 비아가 조기에 개방되어 그 비아 아래에 있는 금속 전극이 손상될 수 있다. 이러한 문제점은 MIM 커패시터의 상부 전극을 연결하는 비아와 하부 전극을 연결하는 비아 사이에서도 발생될 수 있다.
도 1a 및 도 1b는 종래의 MIM 커패시터 및 배선 구조를 포함하는 반도체 장치의 단면도이다. 도 1a 및 도1b에 도시된 반도체 장치에서는 하부 금속 배선층(11, 21)이 MIM 커패시터의 하부 전극(11, 21) 역할을 한다.
도 1a를 참조하면, 반도체 기판 상의 절연막(5) 내에 하부 금속 배선층(11), 커패시터 유전막(12) 및 상부 전극(13)을 구비하는 MIM 커패시터(10)가 형성되어 있고, 이 MIM 커패시터(10)의 상부 전극(13)은 콘택 플러그(15a, 16a)를 통해 상부 금속 배선층(17)과 연결되어 있다. 이와 같은 반도체 구조에서는 하부 금속 배선층(11)이 MIM 커패시터(10)의 하부 전극(11)의 역할을 한다. 또한, 하부 금속 배선층(11)은 콘택 플러그(19a)을 통해 상부 금속 배선층(18)과 연결되어 있다. 상기 콘택 플러그(15a, 16a, 19a)는 금속간 절연막(14) 내에 형성된 비아(15b, 16b, 19b)를 금속 물질로 매립하여 형성된 것이다.
상기 MIM 커패시터(10)를 포함하는 반도체 장치에서는 하부 금속 배선층(11)을 연결하는 비아(19b)의 깊이가 MIM 커패시터(10)의 상부 전극(13)을 연결하는 비아(15b, 16b)의 깊이보다 더 깊기 때문에, 비아(19b)를 개방시키는 식각 공정시 비아(15b, 16b)가 조기에 개방되어 상부 전극(13)이 손상될 수 있다. 특히, 비아(15b, 16b)에 의해 상부 전극(13)과 하부 전극(11)이 모두 개방되는 경우에는 콘택 플러그(15a, 16a) 형성시 상부 전극(13)과 하부 전극(11)이 서로 연결되는 문제점이 발생할 수 있다. 상부 전극(13)과 하부 전극(11)이 콘택 플러그 물질에 의해 연결되는 경우에는 MIM 커패시터는 그 기능을 상실하게 된다.
도 1b에 도시된 반도체 장치는 도 1a의 반도체 장치와 거의 유사한 구조를 가지고 있으나, 상부 전극(23)을 연결하는 콘택 플러그(25a)가 하부 전극(21)의 단부로부터 외측으로 이격되어 위치해 있다는 점에서 도 1a의 반도체 장치와 다르다. 이와 같이 콘택 플러그(25a)의 위치를 하부 전극(21)의 단부로부터 이격시킴으로써 상부 전극(23)을 연결하는 비아(25b)가 상부 전극(23)을 개방시키더라도 상부 전극(23)이 콘택 플러그 물질에 의해 하부 전극(21)과 연결되는 문제점을 방지할 수 있다. 그러나, 이 경우에도 비아(29b)의 깊이가 비아(25b)의 깊이보다 더 깊기 때문에 비아(29b) 식각시 비아(25b)에 의해 상부 전극(23)이 손상되는 것을 완전히 방지할 수는 없다.
도 2a 및 도 2b는 종래의 다른 MIM 커패시터 및 배선 구조 포함하는 반도체 장치의 단면도이다. 도 2a 및 도 2b의 반도체 장치에서는 하부 금속 배선층(39c, 49c)과는 별도로 MIM 커패시터의 하부 전극(31, 41)이 형성되어 있고, 하부 전극(31, 41)은 콘택 플러그(36a, 46a)를 통해 상부 금속 배선층(38, 48)과 연결되어 있다.
도 2a를 참조하면, 절연막(5) 상에 하부 전극(31), 커패시터 유전막(32) 및 상부 전극(33)을 구비하는 MIM 커패시터(30)가 형성되어 있다. MIM 커패시터(30)의 상부 전극(33)은 콘택 플러그(35a)을 통해 상부 금속 배선층(37)과 연결되어 있다. 또한, 하부 전극(31)과 별로도 형성되어 있는 하부 금속 배선층(39c)은 콘택 플러그(39a)를 통해 상부 금속 배선층(38)과 연결되어 있다.
도 2a에 도시된 반도체 장치에서는, 하부 금속 배선층(39c)을 연결하는 비아(39b)는 MIM 커패시터(30)의 상부 전극(33)을 연결하는 비아(35b) 및 하부 전극(31)을 연결하는 비아(36b)보다 더 깊기 때문에, 비아(39b)의 식각 공정시 상부 전극(33)을 연결하는 비아(35b) 및 하부 전극을 연결하는 비아(36b)가 조기에 개방되어 상부 전극(33)과 하부 전극(31)을 손상시킬 수 있다.
도 2b를 참조하면, 도 2b에 도시된 반도체 장치는 도 2a의 반도체 장치와 거의 유사한 구조를 가지고 있으나, MIM 커패시터(40)의 상부 전극(43)을 연결하는 콘택 플러그(45a)가 하부 전극(41)의 단부로부터 외측으로 이격되어 위치해 있다는 점에서 도 2a의 반도체 장치와 다르다. 이와 같이 콘택 플러그(45a)의 위치를 하부 전극(41)의 단부로부터 이격시킴으로써 상부 전극(43)을 연결하는 비아(45b)가 상부 전극(43)을 개방시키더라도 상부 전극(43)이 콘택 플러그 물질에 의해 하부 전극(41)과 연결되는 문제점을 방지할 수 있다. 그러나, 이 경우에도 비아(49b)의 깊이가 비아(45b, 46b)의 깊이보다 더 깊기 때문에 비아(49b) 식각 공정시 비아(45b, 46b)에 의해 상부 전극(43) 및 하부 전극(41)이 손상되는 것을 완전히 방지할 수는 없다.
이러한 문제점을 해결하기 위해, MIM 커패시터를 연결하는 비아와 금속 배선층을 연결하는 비아를 동일한 깊이로 만들어 줄 수 있도록 금속간 절연막 내에 MIM 커패시터용 트렌치를 형성하고 이 트렌치 내에 MIM 커패시터를 형성하고자 하는 기술이 연구되고 있다.
예를 들어, 한국공개특허공보 제2000-53453호에는 전술한 문제점을 해결하기 위해 이중 다마신 공정을 이용하여 배선 구조용 개구와 동일한 깊이로 트렌치를 형성하여 그 트렌치 내에 MIM 커패시터를 형성하는 방법을 개시하고 있다. 이와 같이 배선 구조와 트렌치형 MIM 커패시터를 동일한 깊이로 형성한 후에는 MIM 커패시터를 연결하는 비아와 배선 구조를 연결하는 비아를 동일 깊이로 형성할 수 있다. 또한 트렌치 내에 MIM 커패시터를 형성함으로써 정전 용량의 실질적인 증가를 기대할 수도 있다.
그러나 상기 공보에 개시된 방법에서는 배선 구조를 형성하기 위한 금속 증착시 MIM 커패시터용 트렌치 부분을 포토 레지스트로 마스킹하여 주기 때문에, 배선 구조를 위한 선택적 금속 증착은 현실적으로 어렵게 된다. 즉, 구리로 된 상기 배선 구조를 형성하기 위해서는 황산계(H2SO4based) 용액에서의 전기 도금법을 이용하는데, 이 경우 상기 트렌치 부분을 마스킹해 주는 포토 레지스트는 황산에 취약한 물질이기 때문에 상기 황산계 용액에 의해 쉽게 손상을 받게 되어 포토 레지스트의 마스킹 역할을 제대로 할 수 없게 된다. 또한, 배선 구조 부분의 전기 도금과 MIM 커패시터 부분의 전기 도금이 별도로 진행됨에 따라 공정이 복잡해지고 전기 도금된 구리 도전막의 높은 단차로 이후 평탄화하기가 힘들어진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위한 것으로서, 배선 구조를 연결하는 비아의 깊이와 MIM 커패시터를 연결하는 비아의 깊이를 동일하게 할 수 있고, MIM 커패시터의 정전 용량을 높일 수 있으며, 배선 구조 및 MIM 커패시터를 신뢰성 있게 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
도 1a 및 도 1b는 종래의 MIM 커패시터 및 배선 구조를 포함하는 반도체 장치의 단면도이다.
도 2a 및 도 2b는 종래의 다른 MIM 커패시터 및 배선 구조 포함하는 반도체 장치의 단면도이다.
도 3은 본 발명의 일실시예에 따라 제조된 MIM 커패시터 및 배선 구조를 포함하는 반도체 장치의 단면도이다.
도 4는 도 3에 도시된 MIM 커패시터를 구현하기 위한 마스크 레이이웃도이다.
도 5 내지 도 16은 본 발명의 일실시예에 따라 MIM 커패시터 및 배선 구조를 포함하는 반도체 장치를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
도 17 내지 도 29는 본 발명의 다른 실시예에 따라 MIM 커패시터 및 배선 구조를 포함하는 반도체 장치를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제 1 양태에 따른 반도체 장치의 제조 방법은, (a) 하부 금속 배선층 상에 하부 금속간 절연막을 형성하는 단계; (b) 상기 하부 금속 배선층을 노출시키도록 상기 하부 금속간 절연막 내에 MIM 커패시터용 트렌치를 형성하는 단계; (c) 상기 MIM 커패시터용 트렌치 표면을 포함한 전면 상에 하부 장벽 금속층, 커패시터 유전막 및 상부 장벽 금속층을 순차 적층한 후 상기 상부 장벽 금속층 상에 제 1 도전막을 형성하는 단계; (d) 상기 제 1 도전막을 평탄화하여 상기 MIM 커패시터용 트렌치 내에 MIM 커패시터를 형성하는 단계; (e) 상기 하부 금속간 절연막 내에 상기 하부 금속 배선층을 노출시키도록 금속 배선용 비아 및 금속 배선용 트렌치를 형성하는 단계; (f) 상기 금속 배선용 비아 및 금속 배선용 트렌치 내를 매립하도록 제 2 도전막을 형성하는 단계; 및, (g) 상기 제 2 도전막을 평탄화하여 상기 MIM 커패시터와 동일한 깊이를 갖는 제 1 배선 구조를 형성하는 단계를 포함한다.
본 발명의 제 1 양태에 따른 반도체 장치의 제조 방법은 상기 (g) 단계 후에, (h) 상기 MIM 커패시터 및 상기 제 1 배선 구조 상에 상부 금속간 절연막을 형성하고 상기 상부 금속간 절연막 내에 상기 MIM 커패시터를 연결하는 비아와 상기 제 1 배선 구조를 연결하는 비아를 동일한 깊이로 형성하는 단계를 더 포함할 수 있다.
본 발명의 제 1 양태에 따른 반도체 장치의 제조 방법는, 상기 (e) 단계와 상기 (f) 단계 사이에, (i) 상기 금속 배선용 비아 및 상기 금속 배선용 트렌치 상에 금속 장벽층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 제 1 양태에 따른 반도체 장치의 제조 방법에서, 상기 하부 금속간 절연막을 형성하는 상기 (a) 단계는, (a1) 상기 하부 금속 배선층 상에 제 1 식각 저지막을 형성하는 단계; (a2) 상기 제 1 식각 저지막 상에 제 1 금속간 절연막을 형성하는 단계; (a3) 상기 제 1 금속간 절연막 상에 제 2 식각 저지막을 형성하는 단계; (a4) 상기 제 2 식각 저지막 상에 제 2 금속간 절연막을 형성하는 단계; 및 (a5) 상기 제 2 금속간 절연막 상에 버퍼 절연막을 형성하는 단계를 포함할 수 있다. 이 때, 상기 식각 저지막은 SiC, SiN, SiCN, SiCO 등으로 형성하는 것이 바람직하며, 버퍼 절연막은 FSG(Fluorine-doped Silicate Glass), USG(Undoped Silicate Galss) 등으로 형성하는 것이 바람직하다.
또한, 상기 (d) 단계와 상기 (e) 단계 사이에 평탄화된 제 1 도전막의 표면을 포함한 전면 상에 식각 저지막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 (b) 단계에서, 상기 MIM 커패시터용 트렌치의 패턴 형성시, 마스크 레이아웃 상에서 MIM 커패시터가 형성될 트렌치 패턴을 그물 모양으로 만들 수 있다.
또한, 상기 (e) 단계에서, 상기 하부 금속 배선층을 노출시키도록 상기 하부 금속간 절연막 내에 먼저 상기 금속 배선용 비아를 형성한 후에, 상기 하부 금속간 절연막 내에 상기 금속 배선용 트렌치를 형성하는 것이 바람직하다. 그러나, 상기 (e) 단계에서, 상기 하부 금속간 절연막 내에 상기 금속 배선용 트렌치를 형성한 후에, 상기 하부 금속 배선층을 노출시키도록 상기 하부 금속간 절연막 내에 상기 금속 배선용 비아를 형성할 수도 있다.
또한, 상기 (c) 단계에서, 상기 커패시터 유전막은 ALD 또는 CVD 법을 이용하여 상기 트렌치의 표면 형태를 따라 형성하는 것이 바람직하다. 상기 커패시터 유전막으로는 SiO2막, Si3N4막, Ta2O5막, TiO2막 또는 Al2O3막을 사용할 수 있다.
본 발명의 제 1 양태에 따른 반도체 장치의 제조 방법에서, 상기 하부 금속 배선층, 상기 제 1 도전막 및 제 2 도전막은 Cu로 형성하는 것이 바람직하다. 그러나, 상기 하부 금속 배선층, 상기 제 1 도전막 및 제 2 도전막은 Al, Au, Ag, Ti, Ta, W, 또는 이들의 합금으로 형성할 수도 있다. 또한, 상기 장벽 금속층들은 Ta막, TaN막 또는 WN막, 또는 Ta 및 TaN의 적층막으로 형성하는 것이 바람직하다. 이러한 장벽 금속층들은 도전막이 금속간 절연막 안으로 확산되는 것을 방지하는 역할을 한다.
또한 상기 기술적 과제를 해결하기 위하여, 본 발명의 제 2 양태에 따른 반도체 장치의 제조 방법은, (A) 하부 금속 배선층 상에 하부 금속간 절연막을 형성하는 단계; (B) 상기 하부 금속 배선층을 노출시키도록 상기 하부 금속간 절연막 내에 MIM 커패시터용 트렌치 및 금속 배선용 비아를 형성하는 단계; (C) 절연 물질로 상기 MIM 커패시터용 트렌치 및 금속 배선용 비아를 충전한 후, 상기 MIM 커패시터용 트렌치에 충전된 상기 절연 물질만을 선택적으로 제거하는 단계; (D) 상기 MIM 커패시터용 트렌치 표면을 포함한 전면 상에 하부 금속 장벽층 및 커패시터 유전막을 형성하는 단계; (E) 상기 금속 배선용 비아가 형성된 부분에 상기 금속 배선용 비아와 연결된 금속 배선용 트렌치를 형성하고 상기 금속 배선용 비아 내에 남아 있는 상기 절연 물질을 모두 제거하는 단계; (F) 상기 커패시터 유전막, 상기 금속 배선용 비아 및 금속 배선용 트렌치의 표면을 포함한 전면 상에 상부 금속 장벽층을 형성하는 단계; (G) 상기 상부 금속 장벽층 상에 상기 MIM 커패시터용 트렌치, 상기 금속 배선용 비아 및 상기 금속 배선용 트렌치를 매립하도록 도전막을 형성하는 단계; 및, (H) 상기 도전막을 평탄화하여 MIM 커패시터 및 제 1 배선 구조를 동일한 깊이로 형성하는 단계를 포함한다.
본 발명의 제 2 양태에 따른 반도체 장치의 제조 방법은 상기 (H) 단계 후에, (I) 상기 MIM 커패시터 및 상기 제 1 배선 구조 상에 상부 금속간 절연막을 형성하고 상기 상부 금속간 절연막 내에 상기 MIM 커패시터를 연결하는 비아와 상기 제 1 배선 구조를 연결하는 비아를 동일한 깊이로 형성하는 단계를 더 포함할 수 있다.
본 발명의 제 2 양태에 따른 반도체 장치의 제조 방법에서, 상기 하부 금속간 절연막을 형성하는 상기 (A) 단계는, (A1) 상기 하부 금속 배선층 상에 제 1 식각 저지막을 형성하는 단계; (A2) 상기 제 1 식각 저지막 상에 제 1 금속간 절연막을 형성하는 단계; (A3) 상기 제 1 금속간 절연막 상에 제 2 식각 저지막을 형성하는 단계; (A4) 상기 제 2 식각 저지막 상에 제 2 금속간 절연막을 형성하는 단계; 및 (A5) 상기 제 2 금속간 절연막 상에 버퍼 절연막을 형성하는 단계를 포함할 수 있다. 이 때, 상기 식각 저지막은 SiC, SiN, SiCN, SiCO 등으로 형성하는 것이 바람직하며, 상기 버퍼 절연막은 FSG,USG 등으로 형성하는 것이 바람직하다.
본 발명의 제 2 양태에 따른 반도체 장치의 제조 방법에서, 상기 (B) 단계에서, 상기 MIM 커패시터용 트렌치의 패턴 형성시, 마스크 레이아웃 상에서 MIM 커패시터가 형성될 트렌치 패턴을 그물 모양으로 만들 수 있다.
상기 (C) 단계에서 상기 MIM 커패시터용 트렌치 및 상기 금속 배선용 비아를 충전하는 절연 물질은 SOG(Spin On Glass)인 것이 바람직하다.
또한, 상기 (D) 단계에서, 상기 커패시터 유전막은 ALD 또는 CVD 법을 이용하여 상기 트렌치의 표면 형태를 따라 형성하는 것이 바람직하다. 상기 커패시터 유전막으로는 SiO2막, Si3N4막, Ta2O5막, TiO2막 또는 Al2O3막을 사용할 수 있다.
본 발명의 제 2 양태에 따른 반도체 장치의 제조 방법에서, 상기 하부 금속 배선층, 상기 도전막은 Cu로 형성하는 것이 바람직하다. 그러나, 상기 하부 금속 배선층, 상기 도전막은 Al, Au, Ag, Ti, Ta, W, 또는 이들의 합금으로 형성할 수도 있다. 또한, 상기 장벽 금속층들은 Ta막, TaN막 또는 WN막, 또는 Ta 및 TaN의 적층막으로 형성하는 것이 바람직하다. 이러한 장벽 금속층들은 도전막이 금속간 절연막 안으로 확산되는 것을 방지하는 역할을 한다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에서 설명하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 3 은 본 발명의 일실시예에 따라 제조된 반도체 장치의 단면도이다. 도 3의 반도체 장치(100)를 참조하면, 절연막(50) 내에 형성된 하부 금속 배선층(60) 상에 복수의 MIM 커패시터(110a, 110b, 110c, 110d) 및 배선 구조(120)가 동일 깊이로 형성되어 있다. 이 반도체 장치(100)는 금속간 절연막들(102, 104, 106, 108)을 포함하고, 이 금속간 절연막들(102, 104, 106, 108)은 식각 저지막(101, 103, 105, 107)에 의해 양호하게 분리된다. MIM 커패시터(110a)는 장벽 금속층으로 된 하부 전극(111a), 커패시터 유전막(112a) 및 장벽 금속층으로 된 상부 전극(113a)으로 구성되어 하부 금속 배선층(60)과 연결되어 있다. 배선 구조(120)는 장벽 금속층(121) 및 도전막(124)으로 구성되어 하부 금속 배선층(60)과 연결되어 있다. 나머지 MIM 커패시터(110b, 110c, 110d)도 폭의 크기를 제외하고는 MIM 커패시터(110a)와 동일한 구조를 가지고 있다.
도 3에 도시된 바와 같이 본 발명에 따라 제조된 반도체 장치에서는, MIM 커패시터(110a, 110b, 110c, 110d)와 배선 구조(120)가 동일한 깊이로 형성되므로, MIM 커패시터(110a, 110b, 110c, 110d)를 연결하는 비아(137, 147)와 배선 구조(120)을 연결하는 비아(157)가 동일한 깊이로 형성될 수 있다. 이에 따라 배선 구조를 연결하는 비아가 커패시터 전극을 연결하는 비아보다 더 깊게 형성됨으로써 발생하는 문제점, 즉, 커패시터 전극의 손상을 방지할 수 있다. 상기 MIM 커패시터(110a, 110b, 110c, 110d) 위에 형성되어 있는 배선 구조(130, 140)와, 배선 구조(120) 위에 형성되어 있는 배선 구조(150)는 동일한 깊이로 형성되어 있다.
도 3에 도시된 반도체 장치(100)의 MIM 커패시터 및 배선 구조를 형성하는 데에는, 다마신 공정이 이용된다. 즉, MIM 커패시터(110a, 110b, 110c, 110d) 및 배선 구조(120)를 형성하기 위해서 우선 금속간 절연막(102, 104) 및 식각 저지막(101, 103)을 건식 식각하여 MIM 커패시터용 트렌치 및 비아를 형성한 후, 금속 배선용 트렌치를 형성한다. 그 후, 비아와 트렌치들을 금속 장벽층 및 도전막으로 충전하는 공정을 수행한다. 특히, 배선 구조(120)를 형성하는 데는 듀얼 다마신(dual damascene) 공정을 이용하는 것이 바람직하다.
도 4는 도 3에 도시된 MIM 커패시터를 구현하기 위한 마스크 레이아웃도이다. 도 4의 좌측 부분에는 상대적으로 큰 MIM 커패시터용 트렌치를 형성하기 위한 마스크 패턴(400)이 형성되어 있고, 우측 부분에 상대적으로 작은 복수개의 MIM 커패시터용 트렌치를 형성하기 위해 그물(mesh) 형태로 마스크 패턴(500)이 형성되어 있다.
도 4의 우측 부분과 같이, 마스크 레이아웃상에서 MIM 커패시터가 형성될 트렌치 패턴을 그물 형태로 만들어 줌으로써 커패시턴스를 극대화할 수 있다.
이하, 도면을 참조하여, 본 발명의 실시예에 따라 MIM 커패시터 및 배선 구조를 포함하는 반도체 장치를 제조하는 방법을 설명한다. 설명의 편의상, 후술되는 실시예에서는 배선 재료로서 구리가 주로 사용되지만, 구리 대신에 알루미늄, 금, 은, 텅스텐 또는 이들의 합금 등 다른 금속을 사용할 수도 있다.
<제 1 실시예>
도 5 내지 도 16은 본 발명의 제 1 실시예에 따라 반도체 장치를 제조하는 방법을 설명하기 위한 공정 단면도들이다. 본 실시예에서는 MIM 커패시터를 형성한 후, MIM 커패시터용 트렌치와 동일한 레벨의 금속 배선용 비아 및 금속 배선용 트렌치를 형성한다.
도 5를 참조하면, 반도체 기판(미도시) 상에 형성된 절연막(50) 내에 구리로 된 하부 금속 배선층(60)을 형성한다. 하부 금속 배선층(60) 상에는 금속간 절연막(102, 104)를 형성한다. 하부 금속 배선층(60) 위와 금속간 절연막(102, 104) 사이에는 SiC, SiN, SiCN, SiCO 등으로 된 식각 저지막(101, 103)을 얇게 형성하고, 금속간 절연막(104) 상에는 FSG(Fluorine-doped Silicate Glass), USG(Undoped Silicate Glass) 등으로 된 버퍼 절연막(70)을 형성한다. 그 다음에, 커패시터용 트렌치를 형성하도록 버퍼 절연막(70) 상에 포토레지스트층(80)의 패턴을 형성한다.
도 6을 참조하면, 상기 포토레지스트층(80)을 통해 버퍼 절연막(70), 층간 절연막(102, 104) 및 식각 저지막(103)을 선택적으로 식각하여 커패시터용 트랜치(151)을 형성한다.
다음으로, 도 7을 참조하면, 커패시터용 트렌치(151)의 바닥면에 남아 있는 식각 저지막(101)을 제거하도록 에치백(etch back)하여 하부 금속 배선층(60)을 노출시킨다.
다음으로, 도 8을 참조하면, MIM 커패시터를 형성하기 위하여 상기 트렌치(151)의 내면을 포함한 전면 상에 금속 장벽층(111)을 증착하고 커패시터 유전막(112)을 증착한 후 다시 금속 장벽층(113)을 증착한다. 상기 커패시터 유전막(112)은 CVD(Chemical Vapor deposition) 또는 ALD(Atomic Layer Deposition) 공정을 이용하여 상기 트렌치(151) 내면을 포함한 표면 형태를 따라 증착되도록 한다. 금속 장벽층(111, 113)으로는 Ta막, TaN막 또는 WN막, 또는 Ta 및 TaN의 적층막을 사용하는 것이 바람직하고, 커패시터 유전막(112)으로는 기존의 SiO2막 또는 Si3N4막을 사용하거나 Ta2O5막, TiO2막 또는 Al2O3막 등의 고유전막을 사용할 수도 있다. 상부의 금속 장벽층(113)은 MIM 커패시터의 상부 전극층의 역할을 하며, 하부의 금속 장벽층(111)은 MIM 커패시터의 하부 전극층의 역할을 한다.
다음으로, 도 9를 참조하면, 상기 금속 장벽층(113) 상에 제 1 도전막(114)을 증착한다. 제 1 도전막(114)으로는 구리(Cu)막을 사용하는 것이 바람직하며, Al막, Au막, Ag막, Ti막, Ta막, W막, 또는 이들의 합금을 사용할 수도 있다. 제 1 도전막(113)으로 구리를 사용하는 경우, 우선 구리 시드막을 스퍼터링법으로 얇게 증착한 후 전기 도금에 의한 구리막을 증착함으로써 제 1 도전막을 형성한다.
다음으로, 도 10을 참조하면, 증착된 제 1 도전막(114)과 금속 장벽층(111, 113) 및 커패시터 유전막(112)의 일부를 CMP(Chemical Mechanical Planarization; 화학적 기계적 연마) 공정에 의해 평탄화하여 트렌치 부분이외의 제1 도전막(114), 금속 장벽층(111, 113) 및 커패시터 유전막(112) 부분을 제거한다. 이에 따라, 커패시터용 트렌치(151) 내에 상부 전극(113), 커패시터 유전막(112) 및 하부 전극(111)으로 이루어진 MIM 커패시터(110)가 형성된다.
다음으로, 도 11에 도시된 바와 같이, 상기 결과물 상에 식각 저지막(105)을 증착하고, 도 12 및 도 13에 도시된 바와 같이, 기존의 듀얼 다마신 공정에 의해 금속 배선용 비아(161) 및 금속 배선용 트렌치(171)를 형성한다.
다음으로 도 14를 참조하면, 상기 금속 배선용 비아(161) 및 금속 배선용 트렌치(171)를 포함한 전면 상에 금속 장벽층(121)을 증착한 후 제 2 도전막(124)을 증착한다. 제 2 도전막(124)으로는 구리를 사용하는 것이 바람직하며, Al막, Ti막, Ta막, W막 또는 이들의 합금을 사용할 수도 있다.
다음으로, 도 15에 도시된 바와 같이 제 2 도전막(124)를 CMP 공정에 의해 평탄화하여 금속간 절연막(104)을 노출시킨다. 이에 따라 금속 장벽층(121) 및 제 2 도전막(124)으로 된 배선 구조(120)를 형성한다. 이상의 공정 단계들에 의해 형성된 MIM 커패시터(110)와 배선 구조(120)는 평탄화된 상태로 동일한 깊이를 가지고 있다.
다음으로, 도 16에 도시된 바와 같이, 상기 결과물 상에 금속간 절연막(106, 108) 및 식각 저지막(105, 107)을 형성한 후 통상의 듀얼 다마신 공정에 의해 비아(147, 157)을 형성한다. 도 15에서 MIM 커패시터(110)와 배선 구조(120)는 동일한 깊이로 형성되었기 때문에, MIM 커패시터(110)를 연결하는 비아(147) 및 배선 구조(120)를 연결하는 비아(157)는 동일한 깊이로 형성될 수 있다. 이에 따라 배선 구조(120)을 연결하는 비아(157)를 형성할 때, MIM 커패시터(110)를 연결하는 비아(147)가 MIM 커패시터의 상부 전극(113) 또는 그 위의 제 1 도전막(114)을 손상시키는 문제점을 방지할 수 있게 된다. 상기 비아(147, 157)에 금속 장벽층 및 도전막을 채움으로써 상부의 배선 구조(140, 150)을 형성한다.
이상 설명한 바와 같이, 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법은 MIM 커패시터(110) 및 배선 구조(120)를 동일한 깊이로 형성하여 MIM 커패시터(110)를 연결하는 비아(147)와 배선 구조(120)를 연결하는 비아(157)를 동일한 깊이로 형성한다. 이에 따라 MIM 커패시터(110)의 상부 전극(113) 또는 그 위의 제 1 도전막(114)의 손상 없이 동일한 깊이를 갖는 상부의 배선 구조들(140, 150)을 형성할 수 있다.
또한, 상기 방법에서는 제 1 도전막(114) 및 제 2 도전막(124)을 형성할 때, 포토레지스트에 의한 마스킹을 하지 않는다. 이에 따라 도전막(114, 124) 형성을 위한 전기 도금시 황산계 용액에 의한 포토레지스트층의 손상은 일어나지 않는다.
<제 2 실시예>
도 17 내지 도 29는 본 발명의 제 2 실시예에 따라 반도체 장치를 제조하는 방법을 설명하기 위한 공정 단면도들이다. 본 실시예에서는 MIM 커패시터용 트렌치 형성시 MIM 커패시터용 트렌치와 동일한 레벨의 금속 배선용 비아를 동시에 형성한다.
도 17을 참조하면, 도 5에서와 마찬가지로 반도체 기판(미도시) 상에 형성된 절연막(50) 내에 구리로 된 하부 금속 배선층(60)을 형성한다. 하부 금속 배선층(60) 상에는 금속간 절연막(202, 204)를 형성한다. 하부 금속 배선층(60) 위와 금속간 절연막(202, 204) 사이에는 SiC, SiN, SiCN, SiCO 등으로 된 식각 저지막(201, 203)을 얇게 형성하고, 금속간 절연막(204) 상에는 FSG, USG 등으로 된 버퍼 절연막(71)을 형성한다. 그 다음에, 커패시터용 트렌치 및 금속 배선용 비아를 형성하도록 버퍼 절연막(71) 상에 포토레지스트층(81)의 패턴을 형성한다.
도 18을 참조하면, 상기 포토레지스트층(81)을 통해 버퍼 절연막(71), 금속간 절연막(202, 204) 및 식각 저지막(203)을 선택적으로 식각하여 커패시터용 트랜치(251) 및 금속 배선용 비아(261)을 동시에 형성한다.
다음으로, 도 19를 참조하면, SOG(Spin On Glass) 물질(280)로 커패시터용 트렌치(251) 및 금속 배선용 비아(261)를 채운다.
다음으로, 도 20 및 도 21을 참조하면, 포토레지스트층(82) 패턴을 이용한 통상적인 사진 식각 공정에 의해 MIM 커패시터용 트렌치(251) 부분만을 개방하고, 금속 배선용 비아(261)부분은 SOG 물질(280)으로 채워진 상태로 남아 있게 된다.
다음으로, 도 22를 참조하면, 상기 개방된 MIM 커패시터용 트렌치(251) 및 SOG 물질(280) 표면을 포함한 전면 상에 장벽 금속층(211) 및 커패시터 유전막(212)을 순차적으로 증착한다. 상기 커패시터 유전막(212)은 CVD 또는 ALD 공정을 이용하여 상기 트렌치 내면을 포함한 표면 형태를 따라 증착되도록 한다. 금속 장벽층(211)으로는 Ta막, TaN막 또는 WN막, 또는 Ta 및 TaN의 적층막을 사용하는 것이 바람직하고, 커패시터 유전막(212)으로는 기존의 SiO2막 또는 Si3N4막을 사용하거나 Ta2O5막, TiO2막 또는 Al2O3막 등의 고유전막을 사용할 수 있다. 금속 장벽층(211)은 MIM 커패시터의 하부 전극층의 역할을 한다.
다음으로, 도 23 및 도 24에 도시된 바와 같이, 포토레지스트층(83)을 이용한 통상적인 사진 식각 공정에 의해 금속 배선용 트렌치(271)를 형성한다. 이때 금속 배선용 트렌치(271) 아래에는 SOG 물질(208)이 남아 있게 된다. 그 후 도 25에 도시된 바와 같이, 금속 배선용 비아(261) 내에 남아 있는 SOG 물질(208) 및 식각 저지막(201)을 제거하도록 에치백하여 금속 배선용 비아(261)를 통해 하부 금속 배선층(60)을 노출시킨다. 그 후, 도 26에 도시된 바와 같이, 하부 금속 배선층(60)의 산화를 방지하는 조건으로 상기 포토레지스트층(83)을 제거한다.
다음으로, 도 27을 참조하면, 상기 포토레지스트층(83)이 제거된 표면을 포함한 전면 상에 다시 금속 장벽층(213)을 증착하고, 금속 장벽층(213) 상에 상기 MIM 커패시터용 트렌치(251), 금속 배선용 트렌치(271) 및 금속 배선용 비아(261)을 완전히 채우도록 도전막(234)을 형성한다. 이 때 금속 장벽층(213)은 하부의 금속 장벽층(211)과 동일한 물질로 형성될 수 있다. 도전막(234)으로는 구리를 사용하는 것이 바람직하며, Al막, Au막, Ag막, Ti막, Ta막, W막 또는 이들의 합금을 사용할 수도 있다.
다음으로, 도 28에 도시된 바와 같이, 상기 증착된 도전막(234), 금속 장벽층(211, 213) 및 커패시터 유전막(212)의 일부를 CMP 공정으로 평탄화하여 상기 트렌치(251, 271) 이외의 부분에서 버퍼 절연막(71)을 노출시킨다. 이에 따라 커패시터용 트렌치(251) 내에 상부 전극(213), 커패시터 유전막(212) 및 하부 전극(211)으로 구성된 MIM 커패시터(210)가 형성되고, 금속 배선용 비아(261) 및 트렌치(271) 내에 도전막(224) 및 금속 장벽층(221)로 구성된 배선 구조(220)가 형성된다.
도 17 내지 도 28을 참조하여 이상 설명한 공정 단계들에 의해 형성된 MIM 커패시터(210)와 배선 구조(220)는 평탄화된 상태로 동일한 깊이를 가지고 있다.
다음으로, 도 29에 도시된 바와 같이, 상기 결과물 상에 금속간 절연막(206, 208) 및 식각 저지막(207)을 형성한 후 기존의 듀얼 다마신 공정에 의해 비아(247, 257)를 형성한다. 도 28에서 MIM 커패시터(210)와 배선 구조(220)는 동일한 깊이로 형성되었기 때문에, MIM 커패시터(210)를 연결하는 비아(247) 및 배선 구조(220)를 연결하는 비아(257)는 동일한 깊이로 형성될 수 있다. 이에 따라 배선 구조(220)을 연결하는 비아(257)를 형성할 때, MIM 커패시터(210)를 연결하는 비아(247)가 MIM 커패시터의 상부 전극(213) 또는 그 위의 도전막(214)을 손상시키는 문제점을 방지할 수 있게 된다. 상기 비아(247, 257)에 금속 장벽층 및 도전막을 채움으로써 상부의 배선 구조(240, 250)을 형성한다.
이상 설명한 바와 같이, 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법에서는 MIM 커패시터(210) 및 배선 구조(220)를 동일한 깊이로 형성하여 MIM 커패시터(210)를 연결하는 비아(247)와 배선 구조(220)를 연결하는 비아(257)를 동일한 깊이로 형성한다. 이에 따라 MIM 커패시터(210)의 상부 전극(213) 또는 그 위의 도전막(214)의 손상 없이 동일한 깊이를 갖는 상부의 배선 구조들(240, 250)이 형성될 수 있다.
또한, 상기 방법에서는 도전막(214, 224)을 형성할 때, 포토레지스트에 의한 마스킹을 하지 않는다. 이에 따라 도전막(214, 224) 형성을 위한 전기 도금시 황산계 용액에 의한 포토레지스트층의 손상은 일어나지 않는다.
본 발명의 실시예들에서는 반도체 장치 내에 1 개의 MIM 커패시터를 형성하고 있으나, 도 3 및 도4를 참조하여 설명한 바와 같이, 평면도 상에서 복수의 MIM 커패시터가 그물 모양으로 형성될 수도 있다. 또한, 본 발명의 제 1 실시예에서는 MIM 커패시터(110)와 동일한 레벨에 있는 배선 구조(120)를 듀얼 다마신 공정으로 형성할 때, 먼저 금속 배선용 비아(161)를 형성하고 그 후 금속 배선용 트렌치(171)을 형성하였으나, 먼저 금속 배선용 트렌치(171)를 형성하고 그 후 금속 배선용 비아(161)을 형성할 수도 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, MIM 커패시터 및 이와 같은 레벨의 배선 구조를 동일한 깊이로 용이하게 형성할 수 있기 때문에 MIM 커패시터를 연결하는 비아와 배선 구조를 연결하는 비아를 동일한 깊이로 개방할 수 있다. 따라서, 상부의 배선 구조 형성시 MIM 커패시터의 상부 전극 또는 그 위의 도전막의 손상을 방지할 수 있다. 또한, 본 발명에 따른 반도체 장치의 제조 방법에서는, 도전막 형성시 포토레지스트층에 의한 마스킹을 하지 않기 때문에 MIM 커패시터 및 배선 구조를 신뢰성 있게 형성할 수 있다. 또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하여 형성된 MIM 커패시터는 트렌치 내에 크라운 형태의 전극 구조를 가짐으로써 높은 커패시턴스를 나타낼 수 있다.

Claims (25)

  1. (a) 하부 금속 배선층 상에 하부 금속간 절연막을 형성하는 단계;
    (b) 상기 하부 금속 배선층을 노출시키도록 상기 하부 금속간 절연막 내에 MIM 커패시터용 트렌치를 형성하는 단계;
    (c) 상기 MIM 커패시터용 트렌치 표면을 포함한 전면 상에 하부 장벽 금속층,
    커패시터 유전막 및 상부 장벽 금속층을 순차 적층한 후 상기 상부 장벽 금속층 상에 제 1 도전막을 형성하는 단계;
    (d) 상기 제 1 도전막을 평탄화하여 상기 MIM 커패시터용 트렌치 내에 MIM 커패시터를 형성하는 단계;
    (e) 상기 하부 금속 배선층을 노출시키도록 상기 하부 금속간 절연막 내에 금속 배선용 비아 및 금속 배선용 트렌치를 형성하는 단계;
    (f) 상기 금속 배선용 비아 및 금속 배선용 트렌치 내를 매립하도록 제 2 도전막을 형성하는 단계; 및,
    (g) 상기 제 2 도전막을 평탄화하여 상기 MIM 커패시터와 동일한 깊이를 갖는 제 1 배선 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 (g) 단계 후에,
    (h) 상기 MIM 커패시터 및 상기 제 1 배선 구조 상에 상부 금속간 절연막을 형성하고 상기 상부 금속간 절연막 내에 상기 MIM 커패시터를 연결하는 비아와 상기 제 1 배선 구조를 연결하는 비아를 동일한 깊이로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 (e) 단계와 상기 (f) 단계 사이에,
    (i) 상기 금속 배선용 비아 및 상기 금속 배선용 트렌치 상에 금속 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 하부 금속간 절연막을 형성하는 상기 (a) 단계는,
    (a1) 상기 하부 금속 배선층 상에 제 1 식각 저지막을 형성하는 단계;
    (a2) 상기 제 1 식각 저지막 상에 제 1 금속간 절연막을 형성하는 단계;
    (a3) 상기 제 1 금속간 절연막 상에 제 2 식각 저지막을 형성하는 단계;
    (a4) 상기 제 2 식각 저지막 상에 제 2 금속간 절연막을 형성하는 단계; 및
    (a5) 상기 제 2 금속간 절연막 상에 버퍼 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 식각 저지막은 SiC, SiN, SiCN, SiCO 로 형성되고, 상기 버퍼 절연막은 FSG, USG 로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 (d) 단계와 상기 (e) 단계 사이에,
    (j) 평탄화된 제 1 도전막의 표면을 포함한 전면 상에 식각 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 (b) 단계에서 상기 MIM 커패시터용 트렌치의 패턴 형성시, 마스크 레이아웃 상에서 MIM 커패시터가 형성될 트렌치 패턴을 그물 모양으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 (e) 단계에서, 상기 하부 금속 배선층을 노출시키도록 상기 하부 금속간 절연막 내에 먼저 상기 금속 배선용 비아를 형성한 후에, 상기 하부 금속간 절연막 내에 상기 금속 배선용 트렌치를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 (e) 단계에서, 상기 하부 금속간 절연막 내에 먼저 상기 금속 배선용 트렌치를 형성한 후에, 상기 하부 금속 배선층을 노출시키도록 상기 하부 금속간 절연막 내에 상기 금속 배선용 비아를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 (c) 단계에서, 상기 커패시터 유전막은 ALD 또는 CVD 법을 이용하여 상기 트렌치의 표면 형태를 따라 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 커패시터 유전막은 SiO2막, Si3N4막, Ta2O5막, TiO2막 또는 Al2O3막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 하부 금속 배선층, 상기 제 1 도전막 및 제 2 도전막은 Cu로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 하부 금속 배선층, 상기 제 1 도전막 및 제 2 도전막은 Al, Au, Ag, Ti, Ta, W, 또는 이들의 합금으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제1항에 있어서, 상기 장벽 금속층은 Ta막, TaN막 또는 WN막, 또는 Ta 및 TaN의 적층막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. (A) 하부 금속 배선층 상에 하부 금속간 절연막을 형성하는 단계;
    (B) 상기 하부 금속 배선층을 노출시키도록 상기 하부 금속간 절연막 내에 MIM 커패시터용 트렌치 및 금속 배선용 비아를 형성하는 단계;
    (C) 절연 물질로 상기 MIM 커패시터용 트렌치 및 금속 배선용 비아를 충전한 후, 상기 MIM 커패시터용 트렌치에 상기 충전된 절연 물질만을 선택적으로 제거하는 단계;
    (D) 상기 MIM 커패시터용 트렌치 표면을 포함한 전면 상에 하부 금속 장벽층 및 커패시터 유전막을 형성하는 단계;
    (E) 상기 금속 배선용 비아가 형성된 부분에 상기 금속 배선용 비아와 연결된 금속 배선용 트렌치를 형성하고 상기 금속 배선용 비아 내에 남아 있는 상기 절연 물질을 모두 제거하는 단계;
    (F) 상기 커패시터 유전막, 상기 금속 배선용 비아 및 금속 배선용 트렌치의 표면을 포함한 전면 상에 상부 금속 장벽층을 형성하는 단계;
    (G) 상기 상부 금속 장벽층 상에 상기 MIM 커패시터용 트렌치, 상기 금속 배선용 비아 및 상기 금속 배선용 트렌치를 매립하도록 도전막을 형성하는 단계; 및,
    (H) 상기 도전막을 평탄화하여 MIM 커패시터 및 제 1 배선 구조를 동일한 깊이로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 (H) 단계 후에,
    (I) 상기 MIM 커패시터 및 상기 제 1 배선 구조 상에 상부 금속간 절연막을 형성하고 상기 상부 금속간 절연막 내에 상기 MIM 커패시터를 연결하는 비아와 상기 제 1 배선 구조를 연결하는 비아를 동일한 깊이로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서, 상기 하부 금속간 절연막을 형성하는 상기 (A) 단계는,
    (A1) 상기 하부 금속 배선층 상에 제 1 식각 저지막을 형성하는 단계;
    (A2) 상기 제 1 식각 저지막 상에 제 1 금속간 절연막을 형성하는 단계;
    (A3) 상기 제 1 금속간 절연막 상에 제 2 식각 저지막을 형성하는 단계;
    (A4) 상기 제 2 식각 저지막 상에 제 2 금속간 절연막을 형성하는 단계; 및
    (A5) 상기 제 2 금속간 절연막 상에 버퍼 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 식각 저지막은 SiC, SiN, SiCN, SiCO 로 형성되고 상기 버퍼 절연막은 FSG, USG 로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제15항에 있어서, 상기 (B) 단계에서, 상기 MIM 커패시터용 트렌치의 패턴 형성시, 마스크 레이아웃 상에서 MIM 커패시터가 형성될 트렌치 패턴을 그물 모양으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제15항에 있어서, 상기 (C) 단계에서, 상기 MIM 커패시터용 트렌치 및 상기 금속 배선용 비아를 충전하는 절연 물질은 SOG 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제15항에 있어서, 상기 (D) 단계에서, 상기 커패시터 유전막은 ALD 또는 CVD 법을 이용하여 상기 트렌치의 표면 형태를 따라 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제15항에 있어서, 상기 커패시터 유전막은 SiO2막, Si3N4막, Ta2O5막, TiO2막 또는 Al2O3막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제15항에 있어서, 상기 하부 금속 배선층 및 상기 도전막은 Cu로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제15항에 있어서. 상기 하부 금속 배선층 및 상기 도전막은 Al, Au, Ag, Ti, Ta, W, 또는 이들의 합금으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제15항에 있어서, 상기 장벽 금속층들은 Ta막, TaN막 또는 WN막, 또는 Ta 및 TaN의 적층막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2003-0052398A 2003-07-29 2003-07-29 Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법 KR100532455B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2003-0052398A KR100532455B1 (ko) 2003-07-29 2003-07-29 Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법
US10/901,239 US7220652B2 (en) 2003-07-29 2004-07-29 Metal-insulator-metal capacitor and interconnecting structure
JP2004222512A JP2005051247A (ja) 2003-07-29 2004-07-29 金属−絶縁物−金属キャパシタおよび配線構造
CNB2004100849490A CN100431098C (zh) 2003-07-29 2004-07-29 金属-绝缘体-金属电容器及互连结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0052398A KR100532455B1 (ko) 2003-07-29 2003-07-29 Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법

Publications (2)

Publication Number Publication Date
KR20050013823A true KR20050013823A (ko) 2005-02-05
KR100532455B1 KR100532455B1 (ko) 2005-11-30

Family

ID=34101759

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0052398A KR100532455B1 (ko) 2003-07-29 2003-07-29 Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법

Country Status (4)

Country Link
US (1) US7220652B2 (ko)
JP (1) JP2005051247A (ko)
KR (1) KR100532455B1 (ko)
CN (1) CN100431098C (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100731138B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 반도체 소자의 ｍｉｍ 커패시터 형성방법
KR100834238B1 (ko) * 2006-12-26 2008-05-30 동부일렉트로닉스 주식회사 엠아이엠 캐퍼시터를 가지는 반도체 장치 및 그 제조 방법
KR100853092B1 (ko) * 2006-08-29 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 제조 방법
KR100864927B1 (ko) * 2006-11-13 2008-10-23 동부일렉트로닉스 주식회사 반도체 소자의 엠아이엠 형성 방법

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100641070B1 (ko) * 2004-07-06 2006-10-31 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7223654B2 (en) * 2005-04-15 2007-05-29 International Business Machines Corporation MIM capacitor and method of fabricating same
JP5165868B2 (ja) * 2005-08-10 2013-03-21 三星電子株式会社 誘電膜上のパッシベーション膜と共に金属−絶縁体−金属キャパシタ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌｍｉｍｃａｐａｃｉｔｏｒｓ）を形成する方法
JP5055768B2 (ja) 2006-01-16 2012-10-24 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20070173029A1 (en) * 2006-01-26 2007-07-26 International Business Machines Corporation Method for fabricating high performance metal-insulator-metal capacitor (MIMCAP)
US7422954B2 (en) * 2006-03-14 2008-09-09 United Microelectronics Corp. Method for fabricating a capacitor structure
KR100764741B1 (ko) * 2006-06-08 2007-10-08 삼성전자주식회사 반도체 장치 및 그 형성 방법
US7601604B2 (en) * 2006-10-12 2009-10-13 Atmel Corporation Method for fabricating conducting plates for a high-Q MIM capacitor
CN101246910B (zh) * 2007-02-13 2012-06-06 中芯国际集成电路制造(上海)有限公司 金属-绝缘-金属型电容器及其制作方法
JP2008277546A (ja) * 2007-04-27 2008-11-13 Rohm Co Ltd 半導体装置
JP2008300676A (ja) * 2007-05-31 2008-12-11 Rohm Co Ltd 半導体装置およびその製造方法
JPWO2009122496A1 (ja) * 2008-03-31 2011-07-28 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7927959B2 (en) 2008-09-30 2011-04-19 Intel Corporation Method of patterning a metal on a vertical sidewall of an excavated feature, method of forming an embedded MIM capacitor using same, and embedded memory device produced thereby
US8242551B2 (en) * 2009-03-04 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal structure for system-on-chip technology
JP5609196B2 (ja) * 2010-03-24 2014-10-22 三菱電機株式会社 半導体装置の製造方法
KR101215644B1 (ko) * 2010-12-01 2012-12-26 에스케이하이닉스 주식회사 반도체 칩, 반도체 패키지 및 반도체 칩 제조방법
US20120223413A1 (en) * 2011-03-04 2012-09-06 Nick Lindert Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer
CN102420101B (zh) * 2011-05-26 2013-08-07 上海华力微电子有限公司 一种利用铜大马士革工艺制造双层金属-绝缘层-金属电容的方法
CN102420106B (zh) * 2011-06-15 2013-12-04 上海华力微电子有限公司 铜大马士革工艺金属-绝缘层-金属电容结构及制造工艺
CN102420107B (zh) * 2011-06-15 2013-12-04 上海华力微电子有限公司 铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构
DE112011106029T5 (de) * 2011-12-21 2014-09-04 Intel Corporation Atomare Schichtabscheidung (ALD) auf TaAIC für die Kondensatorintegration
CN103839877B (zh) * 2012-11-27 2016-12-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102163187B1 (ko) * 2013-10-21 2020-10-08 삼성전자 주식회사 반도체 장치의 제조 방법 및 이를 구현하기 위한 컴퓨팅 시스템
US9780025B2 (en) * 2014-12-30 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and manufacturing method thereof
US9666661B2 (en) 2015-09-08 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Coplanar metal-insulator-metal capacitive structure
US10269701B2 (en) * 2015-10-02 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with ultra thick metal and manufacturing method thereof
US11545544B2 (en) * 2020-08-26 2023-01-03 Microchip Technology Incorporated Three-dimensional metal-insulator-metal (MIM) capacitor
US20230069830A1 (en) * 2021-09-07 2023-03-09 Globalfoundries Singapore Pte. Ltd. Metal-insulator-metal capacitor (mimcap) and methods of forming the same
CN114038832B (zh) * 2022-01-07 2022-04-05 广州粤芯半导体技术有限公司 金属-绝缘体-金属电容器结构及形成方法
CN114639655B (zh) * 2022-05-18 2022-09-13 合肥新晶集成电路有限公司 半导体器件结构及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346454B1 (en) 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
JP2001177076A (ja) * 1999-12-16 2001-06-29 Sony Corp 半導体装置およびその製造方法
US6329233B1 (en) * 2000-06-23 2001-12-11 United Microelectronics Corp. Method of manufacturing photodiode CMOS image sensor
US6399495B1 (en) * 2000-11-06 2002-06-04 Ling-Hsu Tseng Copper interconnections for metal-insulator-metal capacitor in mixed mode signal process
US6524926B1 (en) * 2000-11-27 2003-02-25 Lsi Logic Corporation Metal-insulator-metal capacitor formed by damascene processes between metal interconnect layers and method of forming same
US6803306B2 (en) * 2001-01-04 2004-10-12 Broadcom Corporation High density metal capacitor using via etch stopping layer as field dielectric in dual-damascence interconnect process
KR100531419B1 (ko) 2001-06-12 2005-11-28 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법
KR100422597B1 (ko) * 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
KR100428789B1 (ko) * 2001-12-05 2004-04-28 삼성전자주식회사 금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및그 형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100731138B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 반도체 소자의 ｍｉｍ 커패시터 형성방법
KR100853092B1 (ko) * 2006-08-29 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 제조 방법
KR100864927B1 (ko) * 2006-11-13 2008-10-23 동부일렉트로닉스 주식회사 반도체 소자의 엠아이엠 형성 방법
KR100834238B1 (ko) * 2006-12-26 2008-05-30 동부일렉트로닉스 주식회사 엠아이엠 캐퍼시터를 가지는 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP2005051247A (ja) 2005-02-24
US7220652B2 (en) 2007-05-22
KR100532455B1 (ko) 2005-11-30
CN100431098C (zh) 2008-11-05
US20050024979A1 (en) 2005-02-03
CN1599028A (zh) 2005-03-23

Similar Documents

Publication Publication Date Title
KR100532455B1 (ko) Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법
US6468894B1 (en) Metal interconnection structure with dummy vias
US7462535B2 (en) Semiconductor device with analog capacitor and method of fabricating the same
KR100442863B1 (ko) 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는반도체 소자의 제조 방법
US6800549B2 (en) Method of fabricating semiconductor device including forming contact hole with anisotropic and isotropic etching and forming discontinuous barrier layer
JP3672752B2 (ja) デュアルダマシン構造体とその形成方法
US20060205204A1 (en) Method of making a semiconductor interconnect with a metal cap
US20030044725A1 (en) Dual damascene process using metal hard mask
US20040175883A1 (en) Semiconductor device and method for fabricating the same
US20050263848A1 (en) Metal-insulator-metal capacitor having a large capacitance and method of manufacturing the same
US20030139034A1 (en) Dual damascene structure and method of making same
US7439130B2 (en) Semiconductor device with capacitor and method for fabricating the same
KR100505682B1 (ko) 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법
KR100429726B1 (ko) 반도체 디바이스 및 그 제조 방법
US7932187B2 (en) Method for fabricating a semiconductor device
KR100553679B1 (ko) 아날로그 커패시터를 갖는 반도체 소자 및 그 제조방법
US6410386B1 (en) Method for forming a metal capacitor in a damascene process
US6512260B2 (en) Metal capacitor in damascene structures
US7169680B2 (en) Method for fabricating a metal-insulator-metal capacitor
JPH11274428A (ja) 半導体装置及びその製造方法
US20020127849A1 (en) Method of manufacturing dual damascene structure
KR20050020481A (ko) 반도체 소자 제조 방법
KR100954685B1 (ko) 반도체 소자의 금속배선 형성 방법
KR20040074769A (ko) 금속-절연체-금속 커패시터의 제조 방법
KR20040056832A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081103

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee