JP2000003959A - 二重ダマシン型ビア・コンタクト構造を有する半導体装置およびその製造方法 - Google Patents

二重ダマシン型ビア・コンタクト構造を有する半導体装置およびその製造方法

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JP2000003959A JP11149742A JP14974299A JP2000003959A JP 2000003959 A JP2000003959 A JP 2000003959A JP 11149742 A JP11149742 A JP 11149742A JP 14974299 A JP14974299 A JP 14974299A JP 2000003959 A JP2000003959 A JP 2000003959A
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Toru Watanabe
徹 渡辺
Katsuya Okumura
勝弥 奥村
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Abstract

(57)【要約】 【目的】多層配線構造への適用を可能とする二重ダマシ
ン型ビア・コンタクト構造を実現することである。 【構成】ビア・コンタクト構造を、広い溝２8とその下
部のビア・コンタクト・ホール２６からなる二重ダマシ
ン型のビア・コンタクト構造とし、ビア・コンタクト・
ホール２６内に充填材料Ｗを充填しており、一方溝２８
内にはＡｌを充填している。ビア・コンタクト・ホール
２６内に充填材料Ｗを充填したので、リフロー性の低い
Ａｌは溝２８内に対してのみ用いればよい。広い溝への
充填材料には、リフロー性の高くないＡｌを用いても十
分に良好な充填ができる。このように、ビア・コンタク
ト・ホールへのＷの充填と溝へのＡｌの充填とを組み合
わせたので、高アスペクト比のビア・コンタクト充填が
得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、二重ダマシン
（ｄｕａｌ ｄａｍａｓｃｅｎｅ）型ビア・コンタクト
構造を有する半導体装置およびその製造方法に関し、特
に、ビア・コンタクト充填層部分の改良に関する。
【０００２】
【従来の技術】従来、配線層の形成にダマシン技術が用
いられている。製造工程が簡素でありしかも金属層のＲ
ＩＥ工程が要求されないからである。ＲＩＥ工程は、微
細な金属パターンの形成が困難である。
【０００３】図２７ないし図３３は、ＲＩＥ方式でビア
・コンタクト配線構造を形成する場合の各製造工程にお
ける構造の断面を示しており、図３４ないし図３９は、
ダマシン方式により二重ダマシン型ビア・コンタクトの
配線構造を形成する場合の各製造工程における構造の断
面を示している。
【０００４】ＲＩＥ方式においては、まず、図２７に示
されるように、一層目の金属配線、通常Ａｌ（アルミニ
ウム）配線２２、が形成された半導体基板１２上面に一
層目の層間絶縁膜２４をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学的気層成長）法
により形成し（工程１）、ついで、図２８に示されるよ
うに、この層間絶縁膜２４にＲＩＥ処理によりビア・コ
ンタクト・ホール３２を形成する（工程２）。半導体基
板１２と一層目のＡｌ配線２２との間にはＳｉＯ２から
なるバリア層１４が設けられている。ついで、図２９に
示されるように、スパッタ法によりＷ（タングステン）
を上記構造の半導体基板１２の上面全面に堆積してＷ層
６２を形成し、図２９に示されるように、ビア・コンタ
クト・ホールにＷを充填する（工程３）。ついで、層間
絶縁膜２４上面上のＷをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械
的研磨）処理により除去して、図３０に示されるよう
に、ビア・コンタクト・ホール内にのみＷを残してＷか
らなるビア・コンタクト充填層３８を形成する（工程
４）。ついで、上記構造の半導体基板１２の上面全面に
ＣＶＤ法あるいはスパッタ法により、図３１に示される
ように、金属配線材料、通常Ａｌ、を堆積し金属配線材
料層６４を形成する（工程５）。ついで、形成された金
属配線材料層６４をＲＩＥ処理によりパターニングし
て、図３２に示されるように、二層目の金属配線６６を
形成する（工程６）。ついで、上記構造の半導体基板１
２の上面全面にＣＶＤ法により二層目の層間絶縁膜６８
を形成する（工程７）。
【０００５】一方ダマシン方式においては、まず、図３
４に示されるように、一層目の金属配線２２、通常Ａｌ
配線、が形成された半導体基板１２上面に一層目の厚い
層間絶縁膜２４をＣＶＤ法により形成し（工程１）、つ
いでこの層間絶縁膜２４に、図３５に示されるように、
ＲＩＥ処理によりビア・コンタクト・ホール３２を形成
する（工程２）。ついで、図３６に示されるように、Ｒ
ＩＥ処理により浅い配線用溝２８をビア・コンタクト・
ホールの上部を含む層間絶縁膜２４部分に形成する（工
程３）。それにより、溝28とその下部のビア・コンタク
ト・ホール26からなる二重ダマシン型のビア・コンタク
ト構造が形成される。ついで、スパッタ法によりＷを上
記構造の半導体基板１２の上面全面に堆積してＷ層７２
を形成して溝２８および・コンタクト・ホール２６に、
図３７に示されるように、Ｗを充填する（工程４）。つ
いで、層間絶縁膜２４上面上のＷをＣＭＰ処理により除
去して、図３８に示されるように、溝およびビア・コン
タクト・ホール内にＷからなる二層目の金属配線７４を
形成する（工程５）。ついで、図３９に示されるよう
に、上記構造の半導体基板１２の上面全面にＣＶＤ法に
より二層目の層間絶縁膜４８を形成する（工程６）。
【０００６】ＲＩＥ方式およびダマシン方式についての
上記工程順の説明から明らかなように、ダマシン方式は
ＲＩＥ方式に比べて工程数が少なくてすむ。また、微細
な金属パターンの形成にもダマシン方式は適している。
このように、ダマシン方式はＲＩＥ方式に比べて優れた
点が多いが以下のような問題がある。
【０００７】すなわち、二重ダマシン型の溝およびビア
・コンタクト・ホール内にＡｌを充填しようとする場
合、Ａｌはリフロー性が高くないので、高アスペクト比
（高さ／幅）の高いビア・コンタクト・ホールの底部に
まで充填されにくい。Ａｌを堆積する時の温度を高くす
れば、Ａｌはリフロー性は高くなるが、あまり高くする
と表面張力によって丸まってしまう。すなわち、Ａｌに
よる高アスペクト比ビア・コンタクト充填を得ることは
困難である。一方、Ｗはリフロー性が高いので、高アス
ペクト比のビア・コンタクト・ホールの底部まで十分に
充填されるが配線抵抗が大きい。
【０００８】上述のように、従来の二重ダマシン型ビア
・コンタクトの配線構造においては、ビア・コンタクト
・ホールをＡｌで充填しようとする場合には高アスペク
ト比のビア・コンタクト・ホールの底部まで充填するこ
とが困難である。一方、またＷを充填した場合には配線
抵抗が高くなってしまう。このために、従来のデユアル
ダマシン形成方法は、多層配線構造への適用が困難であ
る。
【０００９】
【発明が解決しようとする課題】上述のように、従来の
二重ダマシン型ビア・コンタクト構造の形成において
は、金属材料のリフロー性の低さから高アスペクト比の
ビア・コンタクト・ホールの底部まで金属材料を充填す
ることが困難である。またＷを金属材料として用いた場
合には配線抵抗が高くなってしまうという問題がある。
【００１０】この発明は、このような事情に鑑みなされ
たものであり、高アスペクト比のビア・コンタクト・ホ
ールの底部まで金属材料を充填することができ、また、
二層目の金属配線形成時の金属材料堆積時の高温熱処理
のために一層目の金属配線が溶けてしまうという問題を
解消し、多層配線構造への適用を可能とする二重ダマシ
ン型ビア・コンタクト構造を有する半導体装置およびそ
の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の二重ダマシン型ビア・コンタクト構造
を有する半導体装置の製造方法にあっては、半導体基板
上に第1の金属配線を形成する工程と、 第１の金属配線
を含む半導体基板上に層間絶縁膜を形成する工程と、層
間絶縁膜内に第1の金属配線に通じる二重ダマシン型の
溝およびビア・コンタクト・ホールを形成する工程と、
層間絶縁膜に形成されたビア・コンタクト・ホール内に
充填材料を充填して第１の金属配線に接触するビア・コ
ンタクト充填層を形成する工程と、二重ダマシン構造の
溝内にビア・コンタクト充填層に接触する第2の金属配
線を形成する工程とを具備してなることを特徴とする。
【００１２】充填材料は選択ＣＶＤ法により充填するこ
とができる。
【００１３】充填材料はビア・コンタクト・ホールの上
面にまで充填してもよい。
【００１４】充填材料はビア・コンタクト・ホールの上
面面内に盛り上がるまで充填してもよい。
【００１５】充填材料はビア・コンタクト・ホールの上
面面内を超えて周辺に溢れるまで充填してもよい。
【００１６】層間絶縁膜内に二重ダマシン型の溝および
ビア・コンタクト・ホールを形成する工程に続いて、二
重ダマシン型の溝およびビア・コンタクト・ホールを介
して第１の金属配線の表面領域に溝を形成する工程を含
み、層間絶縁膜に形成されたビア・コンタクト・ホール
内に第１の金属配線に接触するビア・コンタクト充填層
を形成する工程において、第１の金属配線の表面領域の
溝内にまで充填材料を充填してもよい。
【００１７】第１の金属配線の表面領域の溝は二重ダマ
シン型の溝およびビア・コンタクト・ホールを介して第
１の金属配線を等方性エッチングすることにより形成す
ることができる。
【００１８】第１の金属配線の表面領域に形成する溝は
ビア・コンタクト・ホールの下面の面内にのみに形成し
てもよい。
【００１９】第１の金属配線の表面領域に形成する溝は
ビア・コンタクト・ホールの下面の面内を超えて周辺に
まで延びて形成してもよい。
【００２０】充填材料は第１の金属配線の表面領域に形
成された溝内にかつビア・コンタクト・ホールの上面に
まで充填してもよい。
【００２１】充填材料は第１の金属配線の表面領域に形
成された溝内にかつビア・コンタクト・ホールの上面面
内に盛り上がるまで充填してもよい。
【００２２】充填材料は第１の金属配線の表面領域に形
成された溝内にかつビア・コンタクト・ホールの上面面
内を超えて周辺にまで溢れるまで充填してもよい。
【００２３】ビア・コンタクト充填層はリベット形状で
あってよい。
【００２４】ビア・コンタクト充填層はリフロー性の高
い金属から成るものであってよい。
【００２５】ビア・コンタクト充填層は熱伝導率の低い
金属から成るものであってよい。
【００２６】ビア・コンタクト充填層はタングステンか
ら成るものであってよい。
【００２７】ビア・コンタクト充填層は銅から成るもの
であってよい。
【００２８】第1の金属配線および第２の金属配線は導
電率の高い金属から成るものであってよい。
【００２９】第1の金属配線および第２の金属配線はア
ルミニウムから成るものであってよい。
【００３０】第1の金属配線および第２の金属配線はア
ルミニウムの化合物から成るものであってよい。
【００３１】アルミニウムの化合物はＡｌＳｉ，ＡｌＣ
ｕ，ＡｌＴｉのいずれかであってよい。
【００３２】ビア・コンタクト充填層を形成する工程に
続いて、ビア・コンタクト充填層および層間絶縁膜上に
バリア層を形成する工程をさらに具備してもよい。
【００３３】バリア層はＴｉ、ＴｉＮ，ＷＮのいずれか
であってよい。
【００３４】第2の金属配線を形成する工程は、溝内お
よび層間絶縁膜上に金属材料を堆積して金属層を形成す
る工程と、形成した金属層を研磨して金属層を溝内にの
み残存させる工程とから成るものであってよい。
【００３５】金属層は溝内および層間絶縁膜上に金属材
料をＣＶＤ法により堆積することにより形成することが
できる。
【００３６】金属層を溝内にのみ残存させる工程は金属
層形成工程で形成された金属層をＣＭＰ法により研磨す
る工程から成るものであってよい。
【００３７】この発明の二重ダマシン型ビア・コンタク
ト構造を有する半導体装置の製造方法にあっては、ま
た、下地配線上に層間絶縁膜を形成する工程と、層間絶
縁膜内に下地配線に通じる二重ダマシン型の溝およびビ
ア・コンタクト・ホールを形成する工程と、二重ダマシ
ン型の溝およびビア・コンタクト・ホールを介して下地
配線の表面領域に溝を形成する工程と、充填材料を、層
間絶縁膜に形成されたビア・コンタクト・ホールおよび
下地内配線の表面領域に形成された溝内に充填しかつビ
ア・コンタクト・ホールから盛り上がるまで充填してリ
ベット形状のビア・コンタクト充填層を形成する工程
と、二重ダマシン構造の溝内にビア・コンタクト充填層
に接触する上層配線を形成する工程とを具備してなるこ
とを特徴とする。
【００３８】充填材料は選択ＣＶＤ法により充填するこ
とができる。
【００３９】下地配線の表面領域の溝は二重ダマシン型
の溝およびビア・コンタクト・ホールを介して下地配線
を等方性エッチングすることにより形成することができ
る。
【００４０】ビア・コンタクト充填層はリフロー性の高
い金属から成るものであってよい。
【００４１】ビア・コンタクト充填層は熱伝導率の低い
金属から成るものであってよい。
【００４２】ビア・コンタクト充填層はタングステンか
ら成るものであってよい。
【００４３】ビア・コンタクト充填層は銅から成るもの
であってよい。
【００４４】下地配線および上層配線は導電率の高い金
属から成るものであってよい。
【００４５】下地配線および上層配線はアルミニウムか
ら成るものであってよい。
【００４６】下地配線および上層配線はアルミニウムの
化合物から成るものであってよい。
【００４７】アルミニウムの化合物はＡｌＳｉ，ＡｌＣ
ｕ，ＡｌＴｉのいずれかであってよい。
【００４８】ビア・コンタクト充填層を形成する工程に
続いて、ビア・コンタクト充填層および層間絶縁膜上に
バリア層を形成する工程をさらに具備してもよい。
【００４９】バリア層はＴｉ、ＴｉＮ，ＷＮのいずれか
であってよい。
【００５０】上層配線を形成する工程は、溝内および層
間絶縁膜上に金属材料を堆積して金属層を形成する工程
と、形成した金属層を研磨して金属層を溝内にのみ残存
させる工程とから成るものであってよい。
【００５１】金属層は溝内および層間絶縁膜上に金属材
料をＣＶＤ法により堆積することにより形成することが
できる。
【００５２】金属層を溝内にのみ残存させる工程は金属
層形成工程で形成された金属層をＣＭＰ法により研磨す
る工程から成るものであってよい。
【００５３】この発明の二重ダマシン型ビア・コンタク
ト構造を有する半導体装置にあっては、半導体基板上に
形成された第1の金属配線と、第１の金属配線を含む半
導体基板上に形成された層間絶縁膜と、層間絶縁膜内に
形成された、第1の金属配線に通じる二重ダマシン型の
溝およびビア・コンタクト・ホールと、層間絶縁膜に形
成されたビア・コンタクト・ホール内に充填材料を充填
して形成され、第１の金属配線に接触するビア・コンタ
クト充填層と、二重ダマシン構造の溝内に形成され、ビ
ア・コンタクト充填層に接触する第2の金属配線とを具
備してなることを特徴とする。
【００５４】充填材料は選択ＣＶＤ法により充填するこ
とができる。
【００５５】充填材料はビア・コンタクト・ホールの上
面にまで充填してもよい。
【００５６】充填材料はビア・コンタクト・ホールの上
面面内に盛り上がるまで充填してもよい。
【００５７】充填材料はビア・コンタクト・ホールの上
面面内を超えて周辺にまで溢れるまで充填してもよい。
【００５８】第１の金属配線はその表面領域に、二重ダ
マシン型の溝およびビア・コンタクト・ホールを介して
形成された溝を有し、充填材料は第１の金属配線の表面
領域の溝内にまで充填してもよい。
【００５９】第１の金属配線の表面領域に形成される溝
はビア・コンタクト・ホールの下面の面内にのみに形成
してもよい。
【００６０】第１の金属配線の表面領域に形成される溝
はビア・コンタクト・ホールの下面の面内を超えて周辺
にまで延びて形成してもよい。
【００６１】充填材料は第１の金属配線の表面領域に形
成された溝内にかつビア・コンタクト・ホールの上面に
まで充填してもよい。
【００６２】充填材料は第１の金属配線の表面領域に形
成された溝内にかつビア・コンタクト・ホールの上面面
内に盛り上がるまで充填してもよい。
【００６３】充填材料は第１の金属配線の表面領域に形
成された溝内にかつビア・コンタクト・ホールの上面面
内を超えて周辺にまで溢れるまで充填してもよい。
【００６４】ビア・コンタクト充填層はリベット形状で
あってよい。
【００６５】ビア・コンタクト充填層はリフロー性の高
い金属から成ってもよい。
【００６６】ビア・コンタクト充填層は熱伝導率の低い
金属から成ってもよい。
【００６７】ビア・コンタクト充填層はタングステンか
ら成ってもよい。
【００６８】ビア・コンタクト充填層は銅から成っても
よい。
【００６９】第1の金属配線および第２の金属配線は導
電性の高い金属から成ってもよい。
【００７０】第1の金属配線および第２の金属配線はア
ルミニウムから成ってもよい。
【００７１】第1の金属配線および第２の金属配線はア
ルミニウムの化合物から成ってもよい。
【００７２】アルミニウムの化合物はＡｌＳｉ，ＡｌＣ
ｕ，ＡｌＴｉのいずれかであってよい。
【００７３】ビア・コンタクト充填層および層間絶縁膜
上に形成されたバリア層をさらに具備してもよい。
【００７４】バリア層はＴｉ、ＴｉＮ、ＷＮのいずれか
であってよい。
【００７５】この発明の二重ダマシン型ビア・コンタク
ト構造を有する半導体装置にあっては、また、下地配線
上に形成された層間絶縁膜と、層間絶縁膜内に形成され
た、下地配線に通じる二重ダマシン型の溝およびビア・
コンタクト・ホールと、二重ダマシン型の溝およびビア
・コンタクト・ホールを介して下地配線の表面領域に形
成された溝と、充填材料が、層間絶縁膜に形成されたビ
ア・コンタクト・ホールおよび下地内配線の表面領域に
形成された溝内に充填されかつビア・コンタクト・ホー
ルから盛り上がるまで充填されて形成されたリベット形
状のビア・コンタクト充填層と、二重ダマシン構造の溝
内に形成され、ビア・コンタクト充填層に接触する上層
配線とを具備してなることを特徴とする。
【００７６】充填材料は選択ＣＶＤ法により充填するこ
とができる。
【００７７】下地配線の表面領域の溝は二重ダマシン型
の溝およびビア・コンタクト・ホールを介して下地配線
を等方性エッチングすることにより形成してもよい。
【００７８】ビア・コンタクト充填層はリフロー性の高
い金属から成ってもよい。
【００７９】ビア・コンタクト充填層は熱伝導率の低い
金属から成ってもよい。
【００８０】ビア・コンタクト充填層はタングステンか
ら成ってもよい。
【００８１】ビア・コンタクト充填層は銅から成っても
よい。
【００８２】下地配線および上層配線は導電率の高い金
属から成ってもよい。
【００８３】下地配線および上層配線はアルミニウムか
ら成ってもよい。
【００８４】下地配線および上層配線はアルミニウムの
化合物から成ってもよい。
【００８５】アルミニウムの化合物はＡｌＳｉ，ＡｌＣ
ｕ，ＡｌＴｉのいずれかであってよい。
【００８６】ビア・コンタクト充填層および層間絶縁膜
上に形成されたバリア層をさらに具してもよい。
【００８７】バリア層はＴｉ、ＴｉＮ，ＷＮにいずれか
であってよい。
【００８８】
【発明の実施の形態】以下、図面を参照しながらこの発
明の実施の形態にかかる二重ダマシン型ビア・コンタク
ト構造を有する半導体装置およびその製造方法について
説明する。
【００８９】図1は、この発明の実施の形態にかかる二
重ダマシン型ビア・コンタクト構造を有する半導体装置
の断面を示している。図２ないし図１４は図1に示す半
導体装置の製造方法の各工程における装置構造の断面を
示している。
【００９０】図２に示されているように、シリコン（Ｓ
ｉ）半導体基板１２の上面上に例えばＳｉＯ２からなる
バリア層１４が形成され、バリア層１４上に一層目（下
層）の配線層であるＡｌ（アルミニウム）層（あるいは
Ａｌ化合物からなる層）１６が形成される。Ａｌ化合物
層としては、例えば、ＡｌＳｉ、ＡｌＣｕ，ＡｌＴｉな
どが挙げられる。Ａｌ，Ａｌ化合物は、リフロー性は低
いが導電性が高い。導電性が高いため、配線層材料とし
て広く用いられている。Ａｌ層１６およびバリア層１４
はＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：
反応性イオンエッチング）技術を用いて所定のパターン
に形成される。即ち、図３に示されるように、Ａｌ層１
６上にフォトレジストパターン１８を形成し、ついで、
フォトレジストパターン１８をマスクに用いてＲＩＥ技
術によりＡｌ層１６およびバリア層１４をエッチング処
理して、図４に示されるように、一層目（下層）のＡｌ
配線２２を形成する。このような構成の半導体基板１２
の上面全面上に、図５に示されるように、例えばＳｉＯ
２膜からなる層間絶縁膜２４をＣＶＤ法により形成す
る。層間絶縁膜２４には、ついで、ＲＩＥ技術により、
二重ダマシン構造の溝２８（図９）およびビア・コンタ
クト・ホール２６（図９）を形成する。すなわち、層間
絶縁膜２４上に、図６に示されるように、フォトレジス
トパターン３１を形成し、このレジストパターン３１を
マスクに用いて、層間絶縁膜２４をＲＩＥ技術によりエ
ッチングして、図７に示されるように、層間絶縁膜２４
に一層目のＡｌ配線２２に連通するビア・コンタクト・
ホール３２を形成する。ついで、フォトレジストパター
ン３１を除去する。ついで、図８に示されるように、層
間絶縁膜２４上にさらにレジストパターン３４を形成す
る。このレジストパターン３４をマスクに用いて、層間
絶縁膜２４をＲＩＥ技術によりエッチングし、、図９に
示されるように、層間絶縁膜２４の、ビア・コンタクト
・ホール３２の上部を含む部分に幅の広い溝２8を形成
する。それにより、溝２8とその下部のビア・コンタク
ト・ホール２６からなる二重ダマシン型のビア・コンタ
クト構造が形成される。ビア・コンタクト・ホール２６
および溝２8は互いに連通している。ビア・コンタクト
・ホール２６および溝２8はまた一層目のＡｌ配線２２
に連通している。ついで、弱酸性のエッチング剤あるい
はアルカリ性のエッチング剤を用いて、一層目のＡｌ配
線２２をわずかな程度等方性エッチングし、図１０に示
されるように、一層目のＡｌ配線２２の表面領域に浅い
溝３６を形成する。ついで、選択ＣＶＤ（ｓｅｌｅｃｔ
ｉｖｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ：化学的気層成長）法を用いて、浅い溝３６およ
びビア・コンタクト・ホール２６内に、図１１に示され
るように、Ｗ（タングステン）３８を充填する。Ｗはビ
ア・コンタクト・ホールの上面上に盛り上がりかつ周辺
に溢れる（オーバーフィル：ｏｖｅｒｆｉｌｌ）まで堆
積する。それにより、Ｗ層３８はその上側部分および下
側部分のいずれにおいても盛り上がりかつ周辺にまで溢
れて形成されており、全体として断面リベット形状のＷ
層３８が形成される。Ｗ層３８は、しかしながら、必ず
しも、周辺にまで形成しなくてもよい。さらにはまた、
盛り上げず平坦としてもよい。Ｗはリフロー性は高いが
抵抗率も高い。Ｗは抵抗率は高いが、しかしながら、Ｗ
層３８は実質的には、溝の下部のビア・コンタクト・ホ
ール内にのみ形成され、上部の溝内には形成されないの
で、その抵抗値は低減される。Ａｌリフロー用の下地層
（例えばＴｉ）４２をスパッタ法あるいはＣＶＤ法によ
って、図１２に示されるように、上記構造の半導体基板
１２の上面全面上、すなわちＷ層３８および層間絶縁膜
２４上、に薄く堆積形成する。Ａｌリフロー用の下地層
としては、Ｔｉの他にＴｉＮ、ＷＮ等を用いてもよい。
ついで、リフローＡｌ層４４（二層目の配線層）を上記
構成の半導体基板１２上面全面上、すなわちリフロー用
下地層４２上に、図１３に示されるように、ＣＶＤ法に
よって厚く堆積形成する。このリフローＡｌ層を、つい
で、ＣＭＰ法により研磨し、図１４に示されるように、
それにより溝内に二層目（上層）のＡｌ配線４６を形成
する。これにより、二層目（上層）Ａｌ配線４６と一層
目（下層）Ａｌ配線２２とがビア・コンタクト・ホール
内に充填されたＷ層３８を介して電気的に形成される。
このようにして、図1に示す二重ダマシン型ビア・コン
タクト構造を有する半導体装置が製造される。
【００９１】上記の実施の形態によれば、ビア・コンタ
クト・ホールすなわち深い充填部分にはリフロー性の高
い金属例えばＷを充填しているのでビア・コンタクト・
ホールには良好なＷ充填層３８が形成できる。ビア・コ
ンタクト・ホールにはこのようにＷ層３８が充填されて
いるので、二層目のＡｌ材料を従来におけるように深い
ビア・コンタクト・ホールにまで充填する必要なく、浅
くて広い溝にのみ充填すればよい。浅くて広い溝への充
填材料には、リフロー性の高くないＡｌを用いても十分
に良好な充填ができる。このように、ビア・コンタクト
・ホールへのＷの充填と溝へのＡｌの充填とを組み合わ
せたことにより、高アスペクト比のビア・コンタクトに
対しても良好な充填が達成される。即ち、高アスペクト
比ビア・コンタクト充填を得ることができる。ビア・コ
ンタクト・ホールへの充填材料としてはＷに限定される
ものではなく、リフロー性の高い金属であればよくＷに
代えて用いることができる。例えばＣｕ（銅）を用いて
もよい。
【００９２】上記の実施の形態によれば、また、二層目
の配線層４６の形成工程における金属材料４４の堆積時
の高温熱処理の際に、ビア・コンタクト・ホールに形成
されたＷ層３８が一層目のＡｌ配線２２への熱の伝導を
阻止するキャップ層として機能するので、上記高温熱処
理時における一層目のＡｌ配線２２の溶解を阻止するこ
とができる。したがって、この発明は多層配線構造に適
用することができる。また、図１５に、Ｗ層３８の上側
分部およびその近傍を拡大して示す。図１４に示される
ように、Ｗ層３８の上側部分および下側部分が開いた傘
状に盛り上がりかつ膨らんでいるので、換言するならば
Ｗ層３８と上層のＡｌ配線４６との界面およびＷ層３８
と下層のＡｌ配線２２との界面が盛り上がり形状をして
いるので、Ｗ層３８とＡｌ配線２２、４６それぞれとの
界面の面積が増大する。そのため、Ｗ層３８とＡｌ配線
２２、４６それぞれとの界面での電流密度が低下するの
で、ビア・コンタクト充填層３８を介するエレクトロマ
イグレーションが抑制される。Ｗ層３８は、しかしなが
ら、必ずしも、周辺にまで形成せず、図１６に示される
ように、ビア・コンタクト・ホールの上面上においての
み盛り上げてもよい。さらにまた、図１７に示されるよ
うに、盛り上げず平坦としてもよい。なお、図１６およ
び図１７においては、Ｗ層３８ーＡｌ配線相互間のバリ
ア層は図示省略した。
【００９３】図１８ないし図２５に示されるように、Ｗ
層３８の上側部分および下側部分について上述の形状を
組み合わせてもよい。図1８では、上側部分は周辺にま
で溢れており、下側部分は面上においてのみ盛り上がっ
ている。図１９では、上側部分は周辺にまで溢れてお
り、下側部分は平坦になっている。図２０では、上側部
分は面上においてのみ盛り上がっており、下側部分は周
辺にまで溢れている。図２１では、上側部分および下側
部分のいずれにおいても面上においてのみ盛り上がって
いる。図２２では、上側部分は面上においてのみ盛り上
がっており、下側部分は平坦になっている。図２３で
は、上側部分は平坦になっており、下側部分は周辺にま
で溢れている。図２４では、上側部分は平坦になってお
り、下側部分は面上においてのみ盛り上がっている。図
２５では、上側部分および下側部分のいずれにおいても
平坦になっている。このようにＷ層３８の上側部分およ
び下側部分の形状について種々の変形例が図１８ないし
図２５に示されているが、しかしながら、Ｗ層３８は、
図1の上記実施例に示されるように、上側部分および下
側部分共にビア・コンタクト・ホールの面上に盛り上が
りかつ周辺に溢れるまで堆積することが好ましい。
【００９４】さらに、図２６に示すように、Ｗの選択Ｃ
ＶＤ処理の際に不完全な選択性によって不所望な部分
（層間絶縁膜２４上面）５２に形成されたＷ層部分５４
が、二層目のＡｌ配線４６を形成するためのリフローＡ
ｌ層をＣＭＰ法により研磨する際に除去される。それに
より、上記Ｗ層部分５４が残存した場合における該Ｗ層
部分５４による不所望な短絡が防止される。
【００９５】
【発明の効果】以上述べたように、この発明によれば、
良好な高アスペクトビア・コンタクト充填を実現するこ
とができ、しかも、上層の金属配線形成時の金属材料堆
積時の高温熱処理のために下層の金属配線が溶けること
がなく多層配線構造への適用を可能とする二重ダマシン
型ビア・コンタクト構造を有する半導体装置およびその
製造方法が提供される。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る二重ダマシン型ビ
ア・コンタクト構造を有する半導体装置の断面図。
【図２】図1に示す半導体装置の製造方法の一工程にお
ける半導体構造の断面図。
【図３】図1に示す半導体装置の製造方法の一工程にお
ける半導体構造の断面図。
【図４】図1に示す半導体装置の製造方法の一工程にお
ける半導体構造の断面図。
【図５】図1に示す半導体装置の製造方法の一工程にお
ける半導体構造の断面図。
【図６】図1に示す半導体装置の製造方法の一工程にお
ける半導体構造の断面図。
【図７】図1に示す半導体装置の製造方法の一工程にお
ける半導体構造の断面図。
【図８】図1に示す半導体装置の製造方法の一工程にお
ける半導体構造の断面図。
【図９】図1に示す半導体装置の製造方法の一工程にお
ける半導体構造の断面図。
【図１０】図1に示す半導体装置の製造方法の一工程に
おける半導体構造の断面図。
【図１１】図1に示す半導体装置の製造方法の一工程に
おける半導体構造の断面図。
【図１２】図1に示す半導体装置の製造方法の一工程に
おける半導体構造の断面図。
【図１３】図1に示す半導体装置の製造方法の一工程に
おける半導体構造の断面図。
【図１４】図1に示す半導体装置の製造方法の一工程に
おける半導体構造の断面図。
【図１５】図１における半導体装置のＷ層３８の拡大
図。
【図１６】図１における半導体装置のＷ層３８の変形例
の拡大図。
【図１７】図１における半導体装置のＷ層３８のさらに
他の変形例の拡大図。
【図１８】図１１に示す半導体構造と同様の半導体構造
を示す図であって、 Ｗ層３８の上側部分および下側部
分の形状についての変形例を示す図。
【図１９】図１１に示す半導体構造と同様の半導体構造
を示す図であって、 Ｗ層３８の上側部分および下側部
分の形状についての変形例を示す図。
【図２０】図１１に示す半導体構造と同様の半導体構造
を示す図であって、 Ｗ層３８の上側部分および下側部
分の形状についての変形例を示す図。
【図２１】図１１に示す半導体構造と同様の半導体構造
を示す図であって、 Ｗ層３８の上側部分および下側部
分の形状についての変形例を示す図。
【図２２】図１１に示す半導体構造と同様の半導体構造
を示す図であって、 Ｗ層３８の上側部分および下側部
分の形状についての変形例を示す図。
【図２３】図１１に示す半導体構造と同様の半導体構造
を示す図であって、 Ｗ層３８の上側部分および下側部
分の形状についての変形例を示す図。
【図２４】図１１に示す半導体構造と同様の半導体構造
を示す図であって、 Ｗ層３８の上側部分および下側部
分の形状についての変形例を示す図。
【図２５】図１１に示す半導体構造と同様の半導体構造
を示す図であって、 Ｗ層３８の上側部分および下側部
分の形状についての変形例を示す図。
【図２６】図１１に示す半導体構造と同様の半導体構造
を示す図であって、不所望な部分（層間絶縁膜２４上
面）５２に形成されたＷ層３８部分５４を追加して示す
図。
【図２７】ビア・コンタクト構造を有する半導体装置
の、ＲＩＥ方式を用いた従来の製造方法の一工程におけ
る半導体構造の断面図。
【図２８】ビア・コンタクト構造を有する半導体装置
の、ＲＩＥ方式を用いた従来の製造方法の一工程におけ
る半導体構造の断面図。
【図２９】ビア・コンタクト構造を有する半導体装置
の、ＲＩＥ方式を用いた従来の製造方法の一工程におけ
る半導体構造の断面図。
【図３０】ビア・コンタクト構造を有する半導体装置
の、ＲＩＥ方式を用いた従来の製造方法の一工程におけ
る半導体構造の断面図。
【図３１】ビア・コンタクト構造を有する半導体装置
の、ＲＩＥ方式を用いた従来の製造方法の一工程におけ
る半導体構造の断面図。
【図３２】ビア・コンタクト構造を有する半導体装置
の、ＲＩＥ方式を用いた従来の製造方法の一工程におけ
る半導体構造の断面図。
【図３３】ビア・コンタクト構造を有する半導体装置
の、ＲＩＥ方式を用いた従来の製造方法の一工程におけ
る半導体構造の断面図。
【図３４】ビア・コンタクト構造を有する半導体装置
の、二重ダマシン方式を用いた従来の製造方法の一工程
における半導体構造の断面図。
【図３５】ビア・コンタクト構造を有する半導体装置
の、二重ダマシン方式を用いた従来の製造方法の一工程
における半導体構造の断面図。
【図３６】ビア・コンタクト構造を有する半導体装置
の、二重ダマシン方式を用いた従来の製造方法の一工程
における半導体構造の断面図。
【図３７】ビア・コンタクト構造を有する半導体装置
の、二重ダマシン方式を用いた従来の製造方法の一工程
における半導体構造の断面図。
【図３８】ビア・コンタクト構造を有する半導体装置
の、二重ダマシン方式を用いた従来の製造方法の一工程
における半導体構造の断面図。
【図３９】ビア・コンタクト構造を有する半導体装置
の、二重ダマシン方式を用いた従来の製造方法の一工程
における半導体構造の断面図。
【符号の説明】
１２…半導体基板、 １４…バリア層、 １６…Ａｌ（アルミニウム）層（あるいはＡｌ化合物か
らなる層）、 １８…フォトレジストパターン、 ２２…一層目（下層）のＡｌ配線、 ２４…層間絶縁膜、 ２６…溝、 ２８…ビア・コンタクト・ホール、 ３１…レジストパターン、 ３２…ビア・コンタクト・ホール、 ３４…レジストパターン、 ３６…浅い溝、 ３８…Ｗ層、 ４２…Ａｌリフロー用の下地層（例えばＴｉ）、 ４４…リフローＡｌ層（二層目の配線層）、 ４６…二層目（上層）のＡｌ配線、 ５２…不所望な部分（層間絶縁膜２４上面）、 ５４…不所望な部分（層間絶縁膜２４上面）５２に形成
されたＷ層部分、 ６２…Ｗ層、 ６４… 金属配線材料層、 ６６…二層目の金属配線、 ６８…二層目の層間絶縁膜、 ７２…Ｗ層、 ７４…二層目の金属配線。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第1の金属配線を形成す
    る工程と、 第１の金属配線を含む半導体基板上に層間絶縁膜を形成
    する工程と、 層間絶縁膜内に第1の金属配線に通じる二重ダマシン型
    の溝およびビア・コンタクト・ホールを形成する工程
    と、 層間絶縁膜に形成されたビア・コンタクト・ホール内に
    充填材料を充填して第１の金属配線に接触するビア・コ
    ンタクト充填層を形成する工程と、 二重ダマシン構造の溝内にビア・コンタクト充填層に接
    触する第2の金属配線を形成する工程と、を具備してな
    ることを特徴とする二重ダマシン型ビア・コンタクト構
    造を有する半導体装置の製造方法。
  2. 【請求項２】 層間絶縁膜内に二重ダマシン型の溝およ
    びビア・コンタクト・ホールを形成する工程に続いて、
    二重ダマシン型の溝およびビア・コンタクト・ホールを
    介して第１の金属配線の表面領域に溝を形成する工程を
    含み、層間絶縁膜に形成されたビア・コンタクト・ホー
    ル内に第１の金属配線に接触するビア・コンタクト充填
    層を形成する工程において、第１の金属配線の表面領域
    の溝内にまで充填材料を充填することを特徴とする二重
    ダマシン型ビア・コンタクト構造を有する請求項１に記
    載の半導体装置の製造方法。
  3. 【請求項３】 下地配線上に層間絶縁膜を形成する工程
    と、 層間絶縁膜内に下地配線に通じる二重ダマシン型の溝お
    よびビア・コンタクト・ホールを形成する工程と、 二重ダマシン型の溝およびビア・コンタクト・ホールを
    介して下地配線の表面領域に溝を形成する工程と、 充填材料を、層間絶縁膜に形成されたビア・コンタクト
    ・ホールおよび下地内配線の表面領域に形成された溝内
    に充填しかつビア・コンタクト・ホールから盛り上がる
    まで充填してリベット形状のビア・コンタクト充填層を
    形成する工程と、 二重ダマシン構造の溝内にビア・コンタクト充填層に接
    触する上層配線を形成する工程と、を具備してなること
    を特徴とする二重ダマシン型ビア・コンタクト構造を有
    する半導体装置の製造方法。
  4. 【請求項４】上層配線を形成する工程は、溝内および層
    間絶縁膜上に金属材料を堆積して金属層を形成する工程
    と、形成した金属層を研磨して金属層を溝内にのみ残存
    させる工程とからなることを特徴とする二重ダマシン型
    ビア・コンタクト構造を有する請求項３に記載の半導体
    装置の製造方法。
  5. 【請求項５】 半導体基板上に形成された第1の金属配線
    と、 第１の金属配線を含む半導体基板上に形成された層間絶
    縁膜と、 層間絶縁膜内に形成された、第1の金属配線に通じる二
    重ダマシン型の溝およびビア・コンタクト・ホールと、 層間絶縁膜に形成されたビア・コンタクト・ホール内に
    充填材料を充填して形成され、第１の金属配線に接触す
    るビア・コンタクト充填層と、 二重ダマシン構造の溝内に形成され、ビア・コンタクト
    充填層に接触する第2の金属配線と、を具備してなるこ
    とを特徴とする二重ダマシン型ビア・コンタクト構造を
    有する半導体装置。
  6. 【請求項６】第１の金属配線はその表面領域に、二重ダ
    マシン型の溝およびビア・コンタクト・ホールを介して
    形成された溝を有し、充填材料は第１の金属配線の表面
    領域の溝内にまで充填されていることを特徴とする二重
    ダマシン型ビア・コンタクト構造を有する請求項５に記
    載の半導体装置。
  7. 【請求項７】 下地配線上に形成された層間絶縁膜と、 層間絶縁膜内に形成された、下地配線に通じる二重ダマ
    シン型の溝およびビア・コンタクト・ホールと、 二重ダマシン型の溝およびビア・コンタクト・ホールを
    介して下地配線の表面領域に形成された溝と、 充填材料が、層間絶縁膜に形成されたビア・コンタクト
    ・ホールおよび下地内配線の表面領域に形成された溝内
    に充填されかつビア・コンタクト・ホールから盛り上が
    るまで充填されて形成されたリベット形状のビア・コン
    タクト充填層と、 二重ダマシン構造の溝内に形成され、ビア・コンタクト
    充填層に接触する上層配線と、を具備してなることを特
    徴とする二重ダマシン型ビア・コンタクト構造を有する
    半導体装置。
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US (1) US6433428B1 (ja)
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396697B1 (ko) * 2000-12-20 2003-09-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2015097243A (ja) * 2013-11-15 2015-05-21 富士通株式会社 電子部品、電子部品の製造方法及び電子装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211562B1 (en) * 1999-02-24 2001-04-03 Micron Technology, Inc. Homojunction semiconductor devices with low barrier tunnel oxide contacts
US6611060B1 (en) * 1999-10-04 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having a damascene type wiring layer
US7045455B2 (en) * 2003-10-23 2006-05-16 Chartered Semiconductor Manufacturing Ltd. Via electromigration improvement by changing the via bottom geometric profile
US20070202689A1 (en) * 2006-02-27 2007-08-30 Samsung Electronics Co., Ltd. Methods of forming copper vias with argon sputtering etching in dual damascene processes
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same
FR2935196B1 (fr) * 2008-08-19 2011-03-18 St Microelectronics Rousset Circuit integre a dimensions reduites
CN103681508B (zh) * 2012-09-24 2016-12-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN109904111B (zh) * 2017-12-11 2021-08-06 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
KR102674584B1 (ko) * 2019-01-04 2024-06-11 삼성전자주식회사 반도체 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4087314A (en) 1976-09-13 1978-05-02 Motorola, Inc. Bonding pedestals for semiconductor devices
JPS60138940A (ja) 1983-12-27 1985-07-23 Toshiba Corp 半導体装置の製造方法
US4630357A (en) 1985-08-02 1986-12-23 Ncr Corporation Method for forming improved contacts between interconnect layers of an integrated circuit
US4786962A (en) 1986-06-06 1988-11-22 Hewlett-Packard Company Process for fabricating multilevel metal integrated circuits and structures produced thereby
JP2921773B2 (ja) 1991-04-05 1999-07-19 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
US5612254A (en) * 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
US5409861A (en) 1993-09-15 1995-04-25 Hyundai Electronics Industries Co., Ltd. Method of forming a via plug in a semiconductor device
US5444022A (en) 1993-12-29 1995-08-22 Intel Corporation Method of fabricating an interconnection structure for an integrated circuit
US5470790A (en) 1994-10-17 1995-11-28 Intel Corporation Via hole profile and method of fabrication
US5567650A (en) 1994-12-15 1996-10-22 Honeywell Inc. Method of forming tapered plug-filled via in electrical interconnection
US6285082B1 (en) * 1995-01-03 2001-09-04 International Business Machines Corporation Soft metal conductor
KR100215846B1 (ko) * 1996-05-16 1999-08-16 구본준 반도체장치의 배선형성방법
US5693563A (en) * 1996-07-15 1997-12-02 Chartered Semiconductor Manufacturing Pte Ltd. Etch stop for copper damascene process
US5989623A (en) * 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
JPH11307636A (ja) * 1998-02-19 1999-11-05 Rohm Co Ltd 半導体装置の製造方法および半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396697B1 (ko) * 2000-12-20 2003-09-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2015097243A (ja) * 2013-11-15 2015-05-21 富士通株式会社 電子部品、電子部品の製造方法及び電子装置

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