KR20010068781A - 반도체 칩 패키지 - Google Patents

Abstract

본 발명은 반도체 칩의 실장수단으로서 인쇄회로기판을 이용하는 반도체 칩 패키지에 관한 것으로서, 복수의 본딩패드를 갖는 반도체 칩과, 반도체 칩이 실장되며 금속배선이 형성된 인쇄회로기판을 구비하는 반도체 칩 패키지에 있어서, 인쇄회로기판은 캐버티 형성에 의해 상면으로부터 단차를 가지며 금속배선이 노출된 제 1단차면과, 그 제 1단차면과 단차를 가지며 반도체 칩이 부착되는 제 2단차면과, 그 캐버티 외측의 인쇄회로기판의 상면과 하면에 금속배선과 전기적으로 연결된 비아 콘택에 의해 전기적으로 연결되는 상부 도금층과 하부 도금층이 동일 패턴으로 형성되어 있고, 본딩패드와 금속배선이 와이어 본딩되어 있으며, 반도체 칩과 본딩 와이어 및 그 접합 부위를 봉지하며 캐버티에 들어차도록 봉지부가 형성되어 있는 것을 특징으로 한다. 이에 따르면, 외부 접속 단자가 돌출되어 있지 않는 QFN 형태나 일면으로 면 배열되어 있는 BGA 형태 모두로 사용될 수 있고, 상하 구분이 없이 패키지 실장이 가능하며 적층 패키지 구현이 용이할 뿐만 아니라 기판 제작의 자유도를 극대화할 수 있다. 더욱이, 반도체 칩이 인쇄회로기판에 매립되어 있기 때문에 박형 패키지 구현이 가능하다.

Description

반도체 칩 패키지{Semiconductor chip package}

본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩의 실장수단으로서 인쇄회로기판을 이용하는 구조로서 박형화와 적층 칩 패키지 구현이 용이한 반도체 칩 패키지에 관한 것이다.

반도체 소자는 집적도가 증가하면서 점점 더 많은 수의 입출력 핀을 요구하기 때문에 소자의 크기를 소형화하는 것이 중요하다. 그러나, 소형의 반도체 소자가 많은 입출력 핀을 가지게 되면 반도체 칩 패키지의 리드 피치가 너무 작아져서 패키지의 리드가 외부의 충격에 손상되고, 전기적인 기생변수로 인한 칩 성능 저하도 발생되며, 패키지의 취급에 세심한 주의가 필요하다는 문제점이 생긴다. BGA(Ball Grid Array) 패키지는 PGA(Pin Grid Array) 패키지에서 리드의 길이가 길기 때문에 발생할 수 있는 유도성 성분에 의한 부정적 요소를 배제하면서 입출력 핀의 효율성이라는 장점을 취할 수 있는 패키지로서 많은 수의 입출력 단자가 필요한 소자에 적합하다. BGA 패키지의 예를 소개하기로 한다.

도 1은 일반적인 BGA 패키지를 나타낸 단면도이다.

도 1을 참조하면, 일반적인 BGA 패키지(100)는 금속배선(도시안됨)이 형성되어 있는 인쇄회로기판(121)의 상면에 접착제(115)로 반도체 칩(111)이 부착되어 있고, 그 반도체 칩(111)의 본딩패드(113)와 인쇄회로기판(121)의 금속배선(도시안됨)이 도전성 금속선(145)으로 와이어 본딩(wire bonding)되어 전기적인 연결을 이루고 있으며, 반도체 칩(111)과 도전성 금속선(145) 및 그 접합 부위를 외부환경으로부터 보호하기 위하여 성형 수지로 패키지 몸체(149)가 형성되어 있고, 인쇄회로기판(121)의 하면에 외부 접속 단자로서 솔더 볼(141)들이 부착되어 있는 구조를 가지고 있다.

그러나, 이와 같은 BGA 패키지와 같이 인쇄회로기판을 이용하는 반도체 칩 패키지 구조는 패키지 두께의 축소에 한계가 있으며, 외부 접속 단자로서 사용되는 솔더 볼이 한 면으로만 형성될 수 있기 때문에 기판에 실장시 일정한 한 방향으로만 가능하다. 동일한 제품이 항상 같은 기판에 실장된다면 문제가 없겠으나 고객들의 요구가 다양하고 또한 동일 제품에 대해서도 볼 형태를 요구하기도 하고 판널 형태를 요구하는 등 한 가지 디자인으로는 대응이 어려운 문제가 생긴다. 그리고, 종래의 BGA 패키지는 동일 패키지 두 개가 한 번에 기판 상에 실장되는 경우 평면 형태로 실장될 수밖에 없다.

본 발명의 목적은, 패키지 두께를 최소화하면서도 기판 실장에 대한 자유도를 향상시키며 적층 패키지 구현이 용이한 새로운 형태의 반도체 칩 패키지를 제공하는 데에 있다.

도 1은 일반적인 BGA(Ball Grid Array) 패키지를 나타낸 단면도,

도 2는 본 발명에 따른 반도체 칩 패키지를 나타낸 단면도,

도 3은 본 발명에 따른 반도체 칩 패키지의 평면도,

도 4는 본 발명에 따른 반도체 칩 패키지의 저면도,

도 5는 본 발명에 따른 반도체 칩 패키지를 이용한 적층 패키지를 나타낸 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10; 반도체 칩 패키지 11; 반도체 칩

13; 본딩패드 15; 접착제

21; 인쇄회로기판 23; 상부 랜드

25; 하부 랜드 27; 볼 접합 랜드

31; 제 1단차면 33; 제 2단차면

35; 금속배선 37; 비아 콘택

39; 보호막 41; 솔더 볼

45; 본딩 와이어 49; 봉지부

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 칩 패키지는, 복수의 본딩패드를 갖는 반도체 칩과, 상기 반도체 칩이 실장되며 금속배선이 형성된 인쇄회로기판을 구비하는 반도체 칩 패키지에 있어서, 상기 인쇄회로기판은 캐버티 형성에 의해 상면으로부터 단차를 가지며 금속배선이 노출된 제 1단차면과, 상기제 1단차면과 단차를 가지며 반도체 칩이 부착되는 제 2단차면과, 그 캐버티 외측의 상기 인쇄회로기판의 상면과 하면에 상기 금속배선과 전기적으로 연결된 비아 콘택에 의해 전기적으로 연결되는 상부 도금층과 하부 도금층이 동일 패턴으로 형성되어 있고, 상기 반도체 칩의 본딩패드와 상기 금속배선이 상기 본딩 와이어로 와이어 본딩되어 있으며, 상기 반도체 칩과 상기 본딩 와이어 및 그 접합 부위를 봉지하며 캐버티에 들어차도록 봉지부가 형성되어 있는 것을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명에 따른 반도체 칩 패키지를 보다 상세하게 설명하고자 한다.

도 2는 본 발명에 따른 반도체 칩 패키지를 나타낸 단면도이고, 도 3은 본 발명에 따른 반도체 칩 패키지의 평면도이며, 도 4는 본 발명에 따른 반도체 칩 패키지의 저면도이다.

도 2내지 도 4를 참조하면, 이 반도체 칩 패키지(10)는 반도체 칩(11)의 실장 수단으로서 인쇄회로기판(21)을 이용하고 있으며, 반도체 칩(11)이 인쇄회로기판(21)에 매립되는 형태로서, 외부 접속 단자로서 인쇄회로기판의 상면과 하면에 동일한 패턴으로 형성된 상부 도금층(23)과 하부 도금층(25)을 이용하는 형태이다. 이 패키지 구조를 좀 더 상세하게 설명하기로 한다.

인쇄회로기판(21)은 캐버티(cavity)가 형성되어 상면으로부터 소정 깊이로 형성된 제 1단차면(33)과, 그 제 1단차면(33)으로부터 다시 소정 깊이로 형성된 제 2단차면(31)을 갖는다. 제 1단차면(33)에는 금속배선(35)이 형성되어 있다. 제 2단차면(31)은 반도체 칩(11)이 실장되는 영역으로서 그 깊이와 크기는 반도체 칩(11)의 두께 및 본딩 와이어(45)의 와이어 루프(wire loop) 높이 및 인쇄회로기판(21)의 두께 등을 고려하여 결정된다.

인쇄회로기판(21)의 상면과 하면에는 캐버티 외측에 위치하며 서로 대칭이 되도록 각각 동일한 패턴으로 구리 도금에 의해 상부 도금층(23)과 하부 도금층(25)이 형성되어 있다. 이 상부 도금층(23)과 하부 도금층(25)은 인쇄회로기판(21)을 관통하도록 비아 홀(via hole) 도금 방식에 의해 형성된 비아 콘택(37)에 의해 전기적으로 연결되어 있다. 이때, 비아 콘택(37)은 제 1단차면(33)에 노출되도록 형성된 금속배선(35)과 인쇄회로기판(21)의 내부에서 접합되어 전기적으로 연결되어 있다.

그리고, 인쇄회로기판(21)은 하면에 형성된 하부 도금층(25)의 내측 영역에 그 하부 도금층(25)과 전기적으로 연결되도록 하여 솔더 볼(41)의 부착을 위한 볼 패드(27)가 형성되어 있으며 인쇄회로기판(21)의 하면은 보호막(39)에 의해 보호된다. 여기서, 볼 패드(27)는 외부 접속 단자로서 솔더 볼(41)을 사용하여 볼 그리드 어레이(Ball Grid Array) 형태를 갖도록 하는 데에 필요하다.

반도체 칩(11)은 복수의 본딩패드(13)가 가장자리에 형성되어 있는 에지패드(edge pad)형으로서, 인쇄회로기판(21)의 제 2단차면(31)에 접착제(15)에 의해 부착되어 있다. 본딩패드(13)는 제 1단차면(33)에 형성된 금속배선(35)에 금선과 같은 도전성의 본딩 와이어(45)로 와이어 본딩되어 있으며, 에지패드형의 반도체 칩(11)이기 때문에 와이어 본딩의 길이가 짧다. 이에 의해 반도체 칩(11)과 인쇄회로기판(21)이 전기적으로 연결된다. 이때, 본딩 와이어(45)의 와이어 루프높이는 인쇄회로기판(21)의 상면보다 아래쪽에 위치한다.

에폭시 성형 수지(epoxy molding compound)와 같은 수지 봉지재로 형성되는 봉지부(49)는 인쇄회로기판(21)의 제 1단차면(33)에 노출되는 금속배선(35)과 반도체 칩(11) 및 이들을 연결해주는 본딩 와이어(45)를 봉지하도록 형성되어 있다. 이에 의해 외부 환경으로부터 물리적으로나 화학적으로 보호된다.

이와 같은 본 발명의 반도체 칩 패키지는 상부 도금층과 하부 도금층을 외부 접속단자로 사용하여 QFN(Quad Flat Non-lead) 형태가 가능하고, 볼 패드에 솔더 볼을 형성함으로써 BGA 형태가 가능하다. 그리고, 상면과 하면에 동일 패턴으로 상부 도금층과 하부 도금층이 형성되기 때문에 상하 구분이 없이 페이스-업(face-up)과 페이스-다운(face-down) 형태로 실장이 가능하며, 이를 이용하여 적층 패키지 구현이 용이하다.

도 5는 본 발명에 따른 반도체 칩 패키지를 이용한 적층 패키지를 나타낸 단면도이다.

도 5를 참조하면, 이 적층 패키지는 전술한 본 발명의 반도체 칩 패키지 구조를 갖는 3개의 반도체 칩 패키지들(10a,10b,10c)을 각각의 상부 도금층과 하부 도금층이 접합되도록 하여 적층한 형태의 구조로서, 상위에 위치한 반도체 칩 패키지들(10a,10b)은 상부 도금층과 하부 도금층을 외부 접속단자로 사용하는 QFN 형태이고, 최하위에 위치한 반도체 칩 패키지(10c)는 솔더 볼을 외부 접속단자로 사용하는 BGA 형태이다. 물론, 최하위에 위치한 반도체 칩 패키지(10c)를 QFN 형태를 갖도록 할 수도 있다.

이상과 같은 본 발명에 의한 반도체 칩 패키지 구조에 따르면, 외부 접속 단자가 돌출되어 있지 않는 QFN 형태나 일면으로 면 배열되어 있는 BGA 형태 모두로 사용될 수 있다. 또한, 인쇄회로기판의 상면과 하면에 동일 패턴으로 상부 도금층과 하부 도금층이 형성되어 있기 때문에 상하 구분이 없이 패키지 실장이 가능하며 적층 패키지 구현이 용이할 뿐만 아니라 기판 제작의 자유도를 극대화할 수 있다. 더욱이, 반도체 칩이 인쇄회로기판에 매립되어 있기 때문에 박형 패키지 구현이 가능하며 전기적 특성이 우수한 패키지 구현이 가능하다. 그리고, 기존의 자재 및 공정 설비를 그대로 이용할 수 있기 때문에 생산비용이 저렴하다.

Claims (3)

1. 복수의 본딩패드를 갖는 반도체 칩과, 상기 반도체 칩이 실장되며 금속배선이 형성된 인쇄회로기판을 구비하는 반도체 칩 패키지에 있어서, 상기 인쇄회로기판은 캐버티 형성에 의해 상면으로부터 단차를 가지며 금속배선이 노출된 제 1단차면과, 상기 제 1단차면과 단차를 가지며 반도체 칩이 부착되는 제 2단차면과, 그 캐버티 외측의 상기 인쇄회로기판의 상면과 하면에 상기 금속배선과 전기적으로 연결된 비아 콘택에 의해 전기적으로 연결되는 상부 도금층과 하부 도금층이 동일 패턴으로 형성되어 있고, 상기 반도체 칩의 본딩패드와 상기 금속배선이 상기 본딩 와이어로 와이어 본딩되어 있으며, 상기 반도체 칩과 상기 본딩 와이어 및 그 접합 부위를 봉지하며 캐버티에 들어차도록 봉지부가 형성되어 있는 것을 특징으로 하는 반도체 칩 패키지.
2. 제 1항에 있어서, 상기 반도체 칩은 에지패드형인 것을 특징으로 하는 반도체 칩 패키지.
3. 제 1항에 있어서, 상기 인쇄회로기판은 상기 하부 도금층의 내측 영역에 볼 패드가 더 형성되어 있으며, 상기 볼 패드에 솔더 볼이 부착되어 있는 것을 특징으로 하는 반도체 칩 패키지.