KR19990025444A - 반도체 기판과 적층형 반도체 패키지 및 그 제조방법 - Google Patents

반도체 기판과 적층형 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 기판과 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로, 패턴화된 복수의 전도선들(22)이 내설된 비전도성 기판 몸체(21)가 있고, 상기 기판 몸체(21)의 상면 중앙부에는 스텝부(23)를 가진 캐비티(Cavity)(24)가 형성되어 있으며, 상기 캐비티(24)의 주변에는 상기 기판 몸체(21)를 상·하로 관통하는 비아홀들(25)이 형성되어 있다. 상기 각 전도선(22)의 일단부는 상기 스텝부(23)의 상면에 노출되어 있고 타단부는상기 각 비아홀(25)내로 노출되어 있다. 또한, 상기 비아홀들(25)내에는 솔더바와 같은 도전성 금속바들(Metal Bar)(26)이 각각 채워져 있고, 상기 기판 몸체(21)의 상면 및 하면에는 도전성 외부단자들(27)이 상기 각 금속바(26)의 양단에 각각 전기적으로 접속되도록 부착되어 있으며, 상기 캐비티(24)의 저면에 접착부재(31)를 매개로 반도체 칩(33)이 부착되고 있고, 상기 반도체 칩(33)과 상기 각 전도선(22)의 일단은 복수개의 도전성 와이어들(35)에 의해 상호 전기적으로 연결되어 있으며, 상기 캐비티(24)내에는 몰딩화합물(37)이 채워져서 상기 반도체 칩(33)과 상기 와이어들(35)을 밀봉하고 있다.

Description

반도체 기판과 적층형 반도체 패키지 및 그 제조 방법
본 발명은 반도체 기판과 적층형 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히 볼 그리드 어레이(Ball Grid Array:BGA) 반도체 패키지에 관한 것이다.
도 1은 종래의 BGA 반도체 패키지의 구성을 보인 종단면도로서, 이에 도시된 바와 같이, 기판 몸체(11)가 있고, 그 기판몸체(11)의 내부에는 패턴화된 복수의 도전성 배선들(미도시)이 내설되어 있다. 상기 기판 몸체(11)의 상면에 복수의 칩패드를 (미도시)을 가진 반도체 칩(13)이 접착제(15)에 의해 부착되어 있고, 상기 칩패드들과 상기 도전성 배선들의 각 일단이 복수의 금속와이어들(17)에 의해 각각 전기적으로 연결되어 있으며, 상기 반도체 칩(13)과 금속와이어(17)를 감싸도록 상기 기판 몸체(11) 상부의 일정면적을 에폭시(EPOXY) 몰딩화합물로 몰딩한 몰딩부(18)가 형성되어 있다. 또한, 상기 기판(11)의 하면에는그 기판(11)에 내설된 상기 도전성 배선들의 다른 일단에 각각 연결되도록 복수개의 솔더볼들(19)이 부착되어 있다. 이와 같이 구성된 종래의 BGA 반도체 패키지는 그 구조의 특성상의 적층할 수 없기 때문에 제한된 면적내에서 고집적화된 메모리모듈을 제작할 수 없는 단점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 그 목적은 반도체 기판과 그 기판을 이용한 적층용 반도체 패키지 및 그들의 제조 방법을 제공하여 제한된 면적내에서 고집적화된 반도체 모듈을 제작할 수 있도록 하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 기판은; 패턴화된 복수의 전도선들이 내설된 비전도성 기판 몸체와; 상기 기판 몸체의 상면 중앙부에 형성된 캐비티(Cavity)와; 그리고, 상기 몸체를 상하로 관통하는 비아홀들을 포함하여 구성된다.
이와 같은 반도체 기판은 적층형 반도체 패키지의 제작에 사용할 수 있다.
또한, 상기 캐비티의 측벽에는 스텝(Step)부가 형성되고, 상기 각 전도선의 양단부는 상기 스텝부의 상면과 상기 각 비아홀에 각각 노출되도록 형성된 것을 특징으로 한다. 이와 같은 스텝부와 전도선들의 구성은 적층형 반도체 패키지의 제작시 와이어 본딩공정을 용이하게 해준다.
또한, 상기 각 비아홀내에는 솔더바와 같은 도전성 금속바(Metal Bar)가 채워져 있고, 상기 각 금속바의 양단에는 솔더볼과 같은 도전성 외부단자가 부착되어 있는 것을 특징으로 한다. 상기 도전성 금속바는 상기 기판내에 내설된 각 전도선의 전기적 신호를 그 기판의 상면 및 하면으로 전달하는 역할을 하며, 상기 외부단자는 기판들을 복수의 층으로 적층하거나 그 기판을 인쇄회로기판(PCB)에 실장할 때 각 기판들간 또는 기판과 인쇄회로기판간의 전기적인 접속이 용이하도록 한다.
상기와 같은 목적을 달성하기위한 본 발명의 적층형 반도체 패키지는; 패턴화된 복수의 전도선들이 내설된 비전도성 기판 몸체와; 상기 기판 몸체의 상면 중앙부에 형성된 캐비티(Cavity)와; 상기 기판 몸체를 상하로 관통하는 비아홀들과; 상기 캐비티의 저면에 부착되어 있는 반도체 칩과; 상기 반도체 칩과 상기 전도선들을 전기적으로 연결하는 복수개의 도전성 와이어와; 상기 비아홀들내에 각각 채워져(삽입되어) 있는 도전성 금속바들과; 상기 각 금속바의 양단부에 전기적으로 접속되도록 상기 기판 몸체의 상하면에 부착된 복수개의 도전성 외부단자들과; 그리고, 상기 반도체 칩과 와이어들을 밀봉하도록 상기 캐비티내에 채워져 있는 몰딩화합물을 포함하여 구성된다.
이와 같이 구성된 적층형 반도체 패키지는, 각 패키지간의 적층이 가능하므로 제한된 면적내에서 고집적화된 반도체 모듈을 제작할 수 있다.
또한, 상기 캐비티의 측벽에는 스텝(Step)부가 형성되어 있고, 상기 각 도전선의 양단부는 상기 스텝부의 상면과 상기 각 비아홀에 각각 노출되도록 형성된 것을 특징으로 한다. 이와 같은 스텝부와 전도선들의 구성은 와이어 본딩 공정을 용이하게 함과 더불어 그 와이어의 길이 및 높이를 줄여준다.
상기와 같은 목적을 달성하기 위한 본 발명 적층형 반도체 패키지의 제조 방법은; 패턴화된 복수의 전도선들이 내설된 비전도성 기판 몸체를 제공하는 공정과; 상기 기판 몸체의 상면 중앙부에 스텝부를 가진 캐비티를 형성하는 공정과; (상기 캐비티 주위에) 상기 기판 몸체를 (상하로) 관통하는 비아홀들을 형성하는 공정과; 상기 캐비티의 바닥면에 반도체 칩을 부착하는 공정과; 상기 반도체 칩과 상기 전도선들 사이를 각각 전기적으로 연결하는 와이어 본딩 과정과; 그리고, 상기 캐비티내에 몰딩화합물을 채워서 상기 반도체 칩과 와이어들을 밀봉하도록 하는 몰딩공정을 포함하여 구성되고, 상기 각 전도선의 양단부는 상기 스텝부의 상면과 상기 각 비아홀에 각각 노출되도록 형성된 것을 특징으로 한다.
또한, 상기 각 비아홀내에 도전성 금속물질을 채우는 금속충진공정이 부가 구성되고, 상기 금속충진공정은 상기 비아홀내에 솔더 바(Solder Bar)를 삽입하는 공정과, 그 솔더바를 리플로우(Reflow)시킨 후 굳히는 공정으로 구성된다. 상기 금속충진공정은 반도체 칩의 전기적인 신호를 외부로 전달할 수 있도록 한다.
또한, 상기 기판몸체의 상하면에 상기 각 도전성 금속물질에 전기적으로 접속되도록 솔더볼과 같은 도전성 외부단자들을 부착하는 공정으로 부가하여, 적층형 반도체 패키지를 인쇄회로기판에 실장할 때 그 인쇄회로기판과의 전기적인 접속이 보다 잘 되도록 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 적층된 반도체 패키지 모듈의 제조 방법은; 각 적층형 반도체 패키지에 형성된 비아홀들이 서로 대응되도록 정렬시켜서 상기 적층형 반도체 패키지들을 복수의 층으로 적층하는 공정과; 상기 정렬된 비아홀들내에 도전성 금속물질을 채우는 금속충진공정과; 상기 최상층의 반도체 패키지의 상면 및 최하층의 반도체 패키지의 하면에 상기 도전성 금속물과 전기적으로 접속되도록 도전성 외부단자들을 부착하는 공정을 포함하여 구성된다.
이와 같은 적층된 반도체 패키지 모듈의 제조방법은 제한된 면적내에서 고집적화된 반도체 패키지 모듈을 제작할 수 있으며, 또한 각 적층형 반도체 패키지의 적층시 상기 비아홀에 의해 보다 쉽게 정렬하여 적층할 수가 있다.
도 1은 종래의 볼 그리드 어레이 반도체 패키지의 종단면도.
도 2는 본 발명의 일실시예에 따른 반도체 기판의 종단면도.
도 3은 본 발명의 일실시예에 따른 적층형 반도체 패키지의 종단면도.
도 4(a) 내지 도 4(d)는 본 발명의 일실시예에 따른 적층형 반도체 패키지의 제조방법을 순차적으로 설명하기 위한 종단면도.
도 5(a) 내지 도 5(c)는 본 발명의 일실시예에 따른 적층된 반도체 패키지 모듈의 제조 방법을 순차적으로 설명하기 위한 종단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 기판 몸체22 : 전도선
23 : 스텝부(Step portion)24 : 캐비티(Cavity)
25 : 비아 홀(Via Hole)26 : 도전성 물질
27 : 외부단자31 : 접착부재
33 : 반도체 칩35 : 도전성 와이어
37 : 몰딩화합물100,110,120 : 적측형 반도체 패키지
이하, 첨부 도면을 참조하여 본 발명의 일실시예에 따른 반도체 기판과, 그 기판을 이용한 적층형 반도체 패키지가 반도체 모듈, 및 그들의 제조 방법에 대하여 상세히 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 기판의 종단면도를 나타낸 것으로, 이에 도시된 바와 같이, 패턴화된 복수의 전도선들(22)이 내설된 비전도성 기판 몸체(21)가 있고, 상기 기판 몸체(21)의 상면 중앙부에는 스텝부(23)를 가진 캐비티(Cavity)(24)가 형성되어 있으며, 상기 캐비티(24)의 주변에는 상기 기판 몸체(21)를 상·하로 관통하는 비아홀들(25)이 형성되어 있다. 상기 각 전도선(22)의 일단부는 상기 스텝부(23)의 상면에 노출되어 있고 타단부는 상기 각 비아홀(25)내로 노출되어 있다.
또한, 상기 비아홀들(25)내에는 솔더바와 같은 도전성 금속바들(Metal Bar)(26)이 각각 채워져 있고, 상기 기판 몸체(21)의 상면 및 하면에는 도전성 외부단자들(27)이 상기 각 금속바(26)의 양단에 각각 전기적으로 접속되도록 부착되어 있다. 상기 금속바(26)와 외부단자(27)는 선택적으로 구성할 수 있다
도 3은 본 발명의 일실시예에 따른 적층형 반도체 패키지의 종단면도를 도시한 것으로, 도 2의 반도체 기판을 사용하여 반도체 칩을 패키징한 것이다. 도 3에서 도 2의 구성과 동일한 구성은 동일 부호를 부가하였으며 그것의 설명은 생략하도록 한다.
도 3을 보면, 캐비티(24)의 저면에 접착부재(31)를 매개로 부착되어 있는 반도체 칩(33)이 있고, 상기 반도체 칩(33)과 상기 각 전도선(22)의 일단을 전기적으로 연결하고 있는 복수개의 도전성 와이어들(35)이 있으며, 상기 반도체 칩(33)과 상기 와이어들(35)을 밀봉하도록 상기 캐비티(24)내에 채워져 있는 몰딩화합물(37)이 구성되어 있다.
도 4(a) 내지 도 4(d)를 참조하여 본 발명의 일실시예에 따른 적층형 반도체 패키지의 제조 방법을 설명하면 다음과 같다.
먼저, 도 4(a)에 도시된 바와 같이, 패턴화된 복수의 전도선들(22)이 내설된 비전도성 기판 몸체(21)를 제공하고, 상기 기판 몸체(21)의 상면 중앙부에 스텝부(23)를 가진 캐비티(24)를 형성한 후, (상기 캐비티 주위에) 상기 기판 몸체(21)를 (상하로)로 관통하는 비아홀들(25)을 형성한다. 상기 전도선들(22)은 그의 일단부가 상기 스텝부(23)의 상면으로 노출되고 타단부가 상기 비아홀(25)내로 노출되도록 패터닝 되어 있다.
이어, 도 4(b)에 도시된 바와 같이, 상기 캐비티(24)의 바닥면에 접착부재(31)를 매개하여 반도체 칩(33)을 부착하고, 상기 반도체 칩(33)과 상기 전도선들(22) 사이를 전도성 와이어(35)를 이용하여 각각 전기적으로 연결하는 와이어 본딩 공정을 수행한다.
이어, 도 4(c)에 도시된 바와 같이, 상기 캐비티(24)내에 몰딩화합물(37)을 채워서 상기 반도체 칩(33)과 와이어들(35)을 밀봉하도록 하는 몰딩공정을 수행한다.
또한, 도 4(d)에 도시된 바와 같이, 상기 각 비아홀(25)내에 솔더바와 같은 도전성 금속물질(26)을 채우는 금속충진공정 및, 상기 기판몸체(21)의 상·하면에 상기 각 도전성 금속물질(26)의 양단에 전기적으로 접속되도록 (솔더볼과 같은) 도전성 외부단자들(27)을 부착하는 공정을 선택적으로 부가 구성할 수 있다. 상기 금속충진 공정은 상기 비아홀(25)내에 솔더바(Solder Bar)를 삽입하는 공정과, 그 솔더바를 리플로우(Reflow)시킨 후 굳히는 공정으로 구성된다.
도 5(a) 내지 도 5(c)는 본 발명의 일실시예에 따른 적층된 반도체 패키지 모듈의 제조 방법을 설명하기 위한 종단면도이다.
먼저, 도 5(a)에 도시된 바와 같이, 도 4(c)에 도시된 ㅈ거층형 반도체 패키지들(100)(110)(120)을 복수의 층으로 적층하도록 한다. 적층시, 각 적층형 반도체 패키지(100)(110)(120)에 형성된 비아홀들(25)을 이용하여 정확하게 정렬하여 적층하도록 한다.
이어, 도 (5b)에 도시된 바와 같이, 상기 정렬된 비아홀들(25)내에 도전성 금속물질(26)을 각각 채우는 금속충진공정을 수행한다. 상기 금속충진공정은 상기 정렬된 비아홀(25)내에 솔더 바(Solder Bar)를 삽입하는 공정과, 그 솔더바를 리플로우(Reflow)시킨 후 굳히는 공정으로 구성된다.
마지막으로, 도 5(c)에 도시된 바와 같이, 상기 최상층의 반도체 패키지(120)의 상면 및 최하층의 반도체 패키지(100)의 하면에 상기 각 도전성 금속물질(27)의 양단과 전기적으로 접속되도록 도전성 외부단자들(27)을 부착하는 공정을 수행하여 본 발명의 적층된 반도체 패키지 모듈을 완성하도록 한다.
이상 상세히 설명한 바와 같이, 본 발명에 따른 반도체 기판을 이용하여 반도체 칩을 패키징하면 적층형 반도체 패키지를 제작할 수 있다. 또한, 본 발명의 적층형 반도체 패키지를 이용하면 제한된 면적내에서 고집적화된 반도체 패키지 모듈을 제작할 수 있다. 또한, 적층형 패키지에 형성된 비아홀들을 이용하여 각 패키지들을 정확하게 정렬하여 적층할 수 있고, 그 비아홀내에 채워진 도전성 금속물질(솔더바)에 의해 각 패키지의 각 반도체 칩을 전기적으로 정확하고 쉽게 연결할 수 있다.

Claims (8)

  1. 패턴화된 복수의 전도선들(22)이 내설된 비전도성 기판 몸체(21)와;
    상기 기판 몸체(21)의 상면 중앙부에 형성되고, 그의 측벽에 스텝(Step)부(23)를 가진 캐비티(Cavity)(24)와; 그리고
    상기 기판 몸체(21)의 에지부(edge portions)를 상하로 관통하는 비아홀들(26)을 포함하여 구성된 것을 특징으로 하는 반도체 기판.
  2. 제1항에 있어서, 상기 각 비아홀(26)내에 채워진 도전성 금속바(Metal Bar)(26)와, 상기 금속바(26)의 양단에 전기적으로 접속되도록 상기 기판몸체(21)의 상면 및 하면에 형성된 도전성 외부단자들(27)이 부가 형성된 것을 특징으로 하는 반도체 기판.
  3. 패턴화된 복수의 전도선들(22)이 내설된 비전도성 기판 몸체(21)와;
    상기 기판 몸체(21)의 상면 중앙부에 형성되고, 그의 측벽에 스텝부(23)를 가진 캐비티(Cavity)(24)와;
    상기 기판 몸체(21)의 에지부를 상하로 관통하는 비아홀들(25)과;
    상기 캐비티(24)의 저면에 부착되어 있는 반도체 칩(33)과;
    상기 반도체 칩(33)과 상기 전도선들(22)을 전기적으로 연결하는 복수개의 도전성 와이어(35)와;
    상기 비아홀들(25)내에 각각 채워져 있는 도전성 금속바들(26)과;
    상기 각 금속바(26)의 양단부에 전기적으로 접속되도록 상기 기판 몸체(21)의 상면 및 하면에 부착된 복수개의 도전성 외부단자들(27)과; 그리고
    상기 반도체 칩(33)과 와이어들(35)을 밀봉하도록 상기 캐비티(24)내에 채워져 있는 몰딩화합물(37)을 포함하여 구성된 것을 특징으로 하는 적층형 반도체 패키지.
  4. 패턴화된 복수의 전도선들(22)이 내설된 비전도성 기판 몸체(21)를 제공하는 공정과;
    상기 기판 몸체(21)의 상면 중앙부에 스텝부(23)를 가진 캐비티(24)를 형성하는 공정과;
    상기 기판 몸체(21)의 에지부를 상하로 관통하는 비아홀들(25)을 형성하는 공정과;
    상기 캐비티(24)의 바닥면에 반도체 칩(33)을 부착하는 공정과;
    상기 반도체 칩(33)과 상기 전도선들(22) 사이를 도전성 와이어들(35)을 사용하여 각각 전기적으로 연결하는 와이어 본딩 공정과; 그리고
    상기 캐비티(24)내에 몰딩화합물(37)을 채워서 상기 반도체 칩(33)과 와이어들(35)을 밀봉하도록 하는 몰딩공정을 포함하여 구성된 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  5. 제4항에 있어서, 상기 각 비아홀(26)내에 도전성 금속물질(26)을 채우는 금속충진 공정과, 상기 기판몸체(21)의 상면 및 하면에 상기 각 도전성 금속물질(26)과 전기적으로 접속되도록 도전성 외부단자(27)을 부착하는 단자부착공정을 부가 구성하는 것을 특징으로하는 적층형 반도체 패키지의 제조방법.
  6. 제5항에 있어서, 상기 금속충진공정은 상기 비아홀(25)내에 솔더 바(Solder Bar)를 삽입하는 공정과, 그 솔더바를 리플로우(Reflow)시킨 후 굳히는 공정으로 구성된 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  7. 제4항에 있어서, 상기 적층형 반도체 패키지들(100)(110)(120)을 제공하는 공정과;
    각 적층형 반도체 패키지(100)(110)(120)에 형성된 비아홀들(26)이 서로 대응되도록 정렬시켜서 상기 적층형 반도체 패키지들(100)(110)(120)을 적층하는 공정과;
    상기 정렬된 비아홀들(26)내에 도전성 금속물질(26)을 채우는 금속충진공정과;
    상기 최상층의 반도체 패키지(120)의 상면 및 최하층의 반도체 패키지(100)의 하면에 상기 도전성 금속물질(26)과 전기적으로 접속되도록 도전성 외부단자들(27)을 부착하는 공정을 포함하여 구성된 것을 특징으로 하는 적층된 반도체 패키지 모듈의 제조방법.
  8. 제7항에 있어서, 상기 금속충진공정은 상기 정렬된 비아홀내(25)에 솔더 바(Solder Bar)를 삽입하는 공정과, 그 솔더바를 리플로우(Reflow)시킨 후 굳히는 공정으로 구성된 것을 특징으로 하는 적층된 반도체 패키지 모듈의 제조방법.
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