KR20000005586A

KR20000005586A - 반도체장치

Info

Publication number: KR20000005586A
Application number: KR1019990004334A
Authority: KR
Inventors: 이시가끼요시유끼; 후지이야스히로
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1998-06-09
Filing date: 1999-02-08
Publication date: 2000-01-25
Also published as: TW425713B; JPH11354652A; KR100282755B1; DE19860119A1; US6268627B1; CN1238562A; CN1179417C; DE19860119C2

Abstract

실리콘 기판(1)상에 형성된 액세스 트랜지스터 A1의 드레인 영역은 n^-, n⁺형 드레인 영역(6a), (8a)이고, 소스 영역은 n^-, n⁺형 소스 영역(6b), (8b)이다. 드라이버 트랜지스터의 소스 영역은 n^-, n⁺⁺형 소스 영역(6c), (10)이고, 드레인 영역은 n^-, n⁺형 드레인 영역(6b), (8b)이다. n⁺⁺형 소스 영역(10)은 n⁺형 드레인 영역(8b)보다도 깊게 형성되어 있다. 이것에 의해, 제조 코스트의 상승이 억제되고, 스태틱 노이즈 마진의 향상이 도모되는 반도체 장치가 얻어진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관하여, 특히 메모리 셀의 안정 동작이 도모되는 반도체 장치에 관한 것이다.

종래 반도체 장치로서, 스태틱·랜덤·액세스·메모리(이하, 「SRAM」이라 함.)을 구비한 반도체 장치에 대하여 설명한다. SRAM은 휘발성 반도체 장치이다. SRAM에서는 매트릭스 형상으로 배치된 상보형 데이터선(비트선)과 워드선의 교차 부분에 메모리 셀이 배치된다. 그 메모리 셀의 등가 회로를 도 20(a), (b)에 도시한다. 도 20(a), (b)를 참조하여, 메모리 셀은 플립플롭 회로 F와 2개의 액세스트랜지스터 A1, A2에 의해 구성된다. 플립플롭 회로 F에서는 부하 소자 L1과 드라이버 트랜지스터 D1로 이루어지는 하나의 인버터 INV1 및 부하 소자 L2와 드라이버 트랜지스터 D2로 이루어지는 또 하나의 인버터 INV2의 입력 단자와 출력 단자를 각각 교차 접속시키는 것에 의해, 2개의 기억 노드 N1, N2가 구성된다.

기억 노드 N1에는 액세스 트랜지스터 A1의 소스 영역이 접속되고, 그 액세스 트랜지스터 A1의 드레인 영역이 상보형 비트선중 한쪽 비트선에 접속되어 있다. 마찬가지로, 노드 N2에는 액세스 트랜지스터 A2의 소스 영역이 접속되고, 그 액세스 트랜지스터 A2의 드레인 영역이 상보형 비트선중 다른쪽 비트선에 접속되어 있다. 드라이버 트랜지스터 D1의 드레인 영역은 액세스 트랜지스터 A1의 소스 영역에 접속(공통)되고, 소스 영역은 그라운드선 V_EE에 접속되어 있다. 드라이버 트랜지스터 D1의 게이트 전극은 액세스 트랜지스터 A2의 소스 영역에 접속되어 있다.

또한, 드라이버 트랜지스터 D2의 드레인 영역은 액세스 트랜지스터 A2의 소스 영역에 접속(공통)되고, 소스 영역은 그라운드선 V_EE에 접속되어 있다. 드라이버 트랜지스터 D2의 게이트 전극은 액세스 트랜지스터 A1의 소스 영역에 접속되어 있다. 부하 소자 L1의 한쪽은 액세스 트랜지스터 A1의 소스 영역에 접속되고, 다른쪽은 전원선(V_CC선)에 접속되어 있다. 또한, 부하 소자 L2의 한쪽은 액세스 트랜지스터 A2의 소스 영역에 접속되고, 다른쪽은 전원선(V_CC선)에 접속되어 있다.

액세스 트랜지스터 A1, A2의 게이트 전극은 워드선(WL)에 접속되어 있다. 워드선(WL)에 의해, 액세스 트랜지스터 A1, A2의 도통이 제어된다. 기억 노드 N1,N2에서는 한쪽 기억 노드의 전압이 하이 레벨일 때는 다른쪽 기억 노드의 전압이 로우 레벨인 상태든가 또는 그 반대 상태의 2가지 안정 상태가 있다. 이것을 쌍안정 상태라고 한다. 소정의 전원 전압이 메모리 셀에 인가되고 있는 한, 메모리 셀은 그 쌍안정 상태를 계속 유지할 수 있다.

이어서 동작에 대하여 설명한다. 먼저, 특정 메모리 셀에 데이터를 기록할 때에는 그 메모리 셀에 대응하는 워드선(WL)에 의해, 액세스 트랜지스터 A1, A2를 도통시킴과 동시에 소망 논리값에 따라 상보형 비트선쌍에 강제적으로 전압을 인가한다. 이것에 의해, 플립플롭 회로 F의 2개의 기억 노드 N1, N2의 전위가 상술한 쌍안정 상태로 설정되어, 데이터가 전위차로서 유지된다.

그리고, 데이터를 판독할 때에는 액세스 트랜지스터 A1, A2를 도통시키는 것에 의해, 기억 노드 N1, N2의 전위가 비트선으로 전달되어, 데이터가 판독된다.

이어서, 상술한 메모리 셀의 동작 특성을 나타내는 입출력 전달 특성에 대하여 도면을 사용하여 설명한다. 먼저, 도 20(b)에 도시된 한쌍의 인버터에 있어서의 입출력 전달 특성을 도 21에 나타낸다. 도 21에 있어서, 종축은 기억 노드 N2의 전위이고, 횡축은 기억 노드 N1의 전위이다. 한쌍의 인버터의 입출력 상대 관계는 곡선 C, C1로 나타내어져 있다. 플립플롭으로서 기능하기 위해서는 곡선 C, C1이 2개의 교점, 즉 안정점 S1, S2를 갖고 있을 필요가 있다. 특히, 메모리 셀이 실사용에 견디기 위해서는 곡선 C, C1로 둘러싸인 영역이 충분히 크게 되도록 설계해야 한다. 이때, 그의 지표로서 동도에 도시한 바와 같이, 곡선 C,C1에 내접하는 원의 직경이 사용된다. 특히, 이 원의 직경은 스태틱 노이즈 마진(SNM)이라고 하고 있다.

이어서, 도 22는 메모리 셀의 스탠바이시에 있어서의 입출력 전달 특성을 나타내고 있다. 스탠바이시에는 액세스 트랜지스터 A1, A2가 도통되어 있지 않다. 이 때문에, 메모리 셀의 인버터는 드라이버 트랜지스터 A1, D2 및 부하 소자 L1, L2에 의해 각각 구성된다. 이때, 부하 소자 L1, L2는 비교적 높은 인피던스로 되므로, 인버터이 출력 천이 부분의 기울기는 급준하게 된다. 따라서, 이 경우에는 스태틱 노이즈 마진이 비교적 크고 데이터가 안정하게 유지된다.

이어서, 도 23은 데이터를 판독할때의 메모리 셀에 있어서의 입출력 전달 특성을 나타내고 있다. 데이터를 판독할 때 메모리 셀에서는 액세스 트랜지스터 A1, A2가 도통되고, 칼럼 전류가 로우 레벨측의 기어 노드로 유입한다. 이것에 의해, 부하 소자에 병렬로 비교적 낮은 임피던스의 부하가 접속된 것과 등가로 된다. 이 때문에, 높은 임피던스의 부하 소자 L1, L2는 존재하지 않는 것과 마찬가지로 된다. 따라서, 인버터는 액세스 트랜지스터를 부하로 한 NMOS 엔헨스먼트형으로서 취급된다. 이때 인버터의 입출력 관계는 곡선 C, C1과 같이 나타내어지고, 특히 스탠바이시에 있어서의 인버터의 출력과 비교하면, 인버터의 출력 천이 부분의 기울기가 완만하게 되어 있는 것을 알 수 있다. 이것은 인버터의 게인이 스탠바이시에 있어서의 게인보다도 저하하는 것을 나타내고 있다.

이어서, 도 24는 데이터를 기록할때 메모리 셀에 있어서의 입출력 전달 특성을 나타내고 있다. 데이터를 기록할 때 메모리 셀에서는 액세스 트랜지스터 A1, A2가 도통되고, 상보형 비트선중 한쪽 비트선의 전압을 보다 접지 전위로 까지 내리는 것(이것을 「풀다운」이라 함)에 의해 한쪽 기억 노드의 전위를 로우 레벨로 한다.

이것에 대하여 도 24를 사용하여 설명한다. 최조 메모리 셀이 S2로 안정하고 있었다고 한다. 즉, (N1, N2) = ("L", "H")였다고 한다. 이 데이터와 반대 데이터 즉, (N1, N2) = ("H", "L")로 리라이트하기 위해, 액세스 트랜지스터 A2에 접속되어 있는 비트선의 전압을 보다 접지 전위로 까지 내린다. 이것에 의해, 기억 노드 N1이 입력이고, 기억 노드 N2가 출력인 인버터에 있어서의 입출력 전달 특성은 곡선 C1에서 곡선 C2로 변화한다. 이것에 의해, 안정점은 S1'로만 되고, 단안정 상태로 된다. 그 결과, 데이터가 리라이트된다. 데이터의 기록을 종료하기 위해, 풀다운을 정지하면, 인버터는 교점 S1로 천이하여 안정한다.

종래 반도체 장치에서는 상술한 SRMA의 메모리 셀의 동작을 안정시키기 위해, 몇가지 방법이 취해지고 있다. 예를 들면, 특개평4-61377호 공보에서는 액세스 트랜지스터의 드레숄드 전압보다도 드라이버 트랜지스터의 드레숄드 전압쪽이 높게 되도록 설정되어 있다. 즉, 액세스 트랜지스터의 드레숄드 전압보다도 낮게되도록 설정된다.

이것에 대하여 설명한다. 특히, 데이터를 판독할 때에는 하이 레벨측의 기억 노드 전위가 스탠바이시에 있어서의 전원 전압에서, 전원 전압에서 액세스 트랜지스터의 드레숄드 전압을 뺀 전압으로 까지 저하하여, 일시적으로 스태틱 노이즈 마진이 약간 저하하는 일이 있다. 이때에는 인버터가 충분한 스태틱 노이즈 마진을 갖고 있지 않으면, 쌍안정 상태가 상실되어 데이터가 파괴되게 된다. 따라서,이것을 방지하기 위해 통상 액세스 트랜지스터의 드레숄드 전압을 보다 낮게 하여 인버터의 스태틱 노이즈 마진을 향상시켜, 메모리 셀의 안정한 동작을 확보하고 있는 것이다.

또한, 기록 동작 직후에 있어서는 하이 레벨측의 기억 노드 전위가 전원 전압에서 액세스 트랜지스터의 드레숄드 전압을 뺀 전압으로 까지밖에 올라가지 않으므로, 외부로 부터의 노이즈나 α선 등에 의해 데이터가 파괴되기 쉽다고 하는 문제가 있다. 이 문제는 전원 전압의 저전압화에 따라, 그 전압이 보다 낮게 되는만큼 심각하게 된다. 이것으로 부터도, 액세스 트랜지스터의 드레숄드 전압이 보다 낮은 쪽이 그 전압을 보다 높게 할 수 있고, 이와 같은 데이터의 파괴가 억제되어 메모리 셀의 안정 동작이 가능하게 된다.

또한, α선에 의한 소프트 에러라 함은 α선이 메모리 셀내의 하이 레벨측 기억 노드에 입사하면, α선의 비정에 따라 전자/정공쌍이 발생하고, 공핍층내에서 전자가 전계에 의해 기억 노드로 끌어 당겨져서, 하이 레벨측 기억 노드의 전위가 저하하여, 플립플롭이 반전하는 것에 의해 데이터가 파괴되는 현상을 말한다.

또한, 인버터의 스태틱 노이즈 마진을 크게하는 방법으로서, 드라이버 트랜지스터의 그라운드측(접지 배선)을 할 수 있는만큼 저저항화하여, 그라운드 전위를 안정시키는 방법이 있다. 예를 들면, 특개평2-312271호 공보에는 드라이버 트랜지스터의 소스 영역(그라운측에 대향하는) 표면에 티탄 실리사이드막을 형성하여, 그라운드측의 저항을 저저항화한 반도체 장치가 기재되어 있다. 또한, 그라운드 전위를 안정시킨다고 하는 것은 전류가 흘렀을 때 0 V레벨로 부터의 전위 상승을 최소한으로 억제하는 것을 의미하고 있다.

또한, 스태틱 노이즈 마진을 크게 하기 위한 다른 방법으로서, 액세스 트랜지스터의 전류 구동 능력에 대한 드라이버 트랜지스터의 전류 구동 능력의 비(베타비)를 크게 하는 방법이 있다. 이 베타비가 향상하는 것에 의해, 인버터의 게인이 크게 되고, 메모리 셀의 동작이 안정하는 것이다. 그 베타비를 크게 하는 방법으로서는 통상 드라이버 트랜지스터의 게이트 폭이 액세스 트랜지스터의 게이트폭보다도 길게 되도록 설정된다. 그러나, 게이트폭을 보다 길게 되도록 설정하면, 메모리 셀 영역의 점유 면적을 삭감하는 것이 곤란하게 되어, 용이하게 반도체 장치의 고집적화를 도모할 수 없다.

그래서, 드라이버 트랜지스터의 전류 구동 능력을 크게 하는 것에 의해, 베타비를 향상시키는 방법이 채용되게 되었다. 그 하나로서, 드라이버 트랜지스터의 소스·드레인 영역의 불순물 농도를 보다 높게 설정하여, 기생 저항을 저감하는 것에 의해, 드라이버 트랜지스터의 전류 구동 능력을 향상시키는 방법이 있다.

또한, 스태틱 노이즈 마진을 크게 하는 또 다른 방법으로서, 드라이버 트랜지스터의 드레숄드 전압을 보다 높게 설정하는 방법이 있다. 스탠바이시에는 액세스 트랜지스터가 도통되어 있지 않으므로, 메모리 셀의 인버터는 드라이버 트랜지스터 D1, D2 및 부하 소자 L1, L2에 의해 각각 구성된다. 이때, 하이 레벨측의 기억 노드를 포함하는 인버터에 있어서, 드라이버 트랜지스터의 서브 드레숄드 리크 전류가 부하 소자를 흐르는 전류보다도 작게 되면, 기억 노드에서 그 드라이버 트랜지스터를 거쳐 그라운드측으로 전류가 흘러가 버려서, 하이 레벨을 유지할 수 없게 된다. 따라서, 그 서브 드레숄드 리크 전류를 저감하기 위해서는 드라이버 트랜지스터의 드레숄드 전압은 보다 높은 쪽이 바람직하다.

상술한 바와 같이, 반도체 장치에 있어서의 인버터의 스태틱 노이즈 마진을 크게 하기 위해, 각 트랜지스터의 드레숄드 전압에 있어서는 액세스 트랜지스터의 드레숄드 전압은 보다 낮고, 드라이버 트랜지스터의 드레숄드 전압은 보다 높게 설정하는 것이 바람직하고, 드라이버 트랜지스터의 드레숄드 전압이 액세스 트랜지스터의 드레숄드 전압보다도 높은 것이 바람직하다. 트랜지스터의 드레숄드 전압은 반도체 기판으로의 소정량의 불순물 주입에 의해 제어되고 있다. 이 때문에, 상술한 드레숄드 전압의 관계를 얻기 위해서는 드라이버 트랜지스터의 게이트 전극 바로 아래의 반도체 기판 영역에 있어서의 불순물 농도를 액세스 트랜지스터인 경우의 불순물 농도보다도 높게 설정할 필요가 있다.

그러나, 동일 반도체 기판상에 있어서, 액세스 트랜지스터와 드라이버 트랜지스터의 게이트 전극 바로 아래 영역에 각각 분순물 농도가 다른 영역을 형성하기 위해서는 각각의 게이트 전극 바로 아래 영역에 불순물을 주입할 때에 주입 마스크가 필요하게 된다. 주입 마스크로서는 포토 레지스트의 패턴이 사용되므로, 새로운 마스크가 필요하게 되어 제조 코스트가 상승하는 일이 있었다.

또한, 반도체 장치의 미세화에 따라, 상술한 포토 레지스트의 패터닝에 있어서, 얼라인먼트의 어긋남을 무시할 수 없게 되었다. 이 때문에, 예를 들면, 액세스 트랜지스터의 드레숄드 전압이 상승하는 등의 각 트랜지스터의 드레숄드 전압이변동하여, 반도체 장치의 안정한 동작을 얻는 것이 곤란하게 되었다.

또한, 상술한 바와 같이, 인버터의 스태틱 노이즈 마진을 크게 하기 위해, 드라이버 트랜지스터의 전류 구동 능력을 향상시키고자 하여, 예를 들면, 드라이버 트랜지스터의 소스 영역 및 드레인 영역 양자의 불순물 농도를 액세스 트랜지스터의 소스 영역 및 드레인 영역의 불순물 농도보다도 높게 설정한 경우에는 드라이버 트랜지스터에 있어서의 실효적인 게이트 길이가 짧아져 버리는 일이 있다. 이것에 의해, 드라이버 트랜지스터가 펀치 스루 현상을 일으켜 버리는 일이 있다. 그 결과, 반도체 장치의 소망 동작을 얻은 것이 곤란하게 되었다.

본 발명의 목적은 상기 문제점을 해결하기 위해 이루어진 것으로, 제조 코스트의 상승을 억제함과 동시에, 펀치 스루 현상의 억제 및 스태틱 노이즈 마진의 향상이 도모되어, 안정한 동작을 실행하는 반도체 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 관한 반도체 장치의 일 단면도.

도 2는 동 실시예에 있어서, 도 1에 도시한 반도체 장치의 일 평면도.

도 3은 동 실시예에 있어서 도 1에 도시한 반도체 장치의 제조 방법의 일 공정을 도시한 단면도.

도 4는 동 실시예에 있어서 도 3에 도시한 공정후에 실행되는 공정을 도시한 단면도.

도 5는 동 실시예에 있어서 도 4에 도시한 공정후에 실행되는 공정을 도시한 단면도.

도 6은 동 실시예에 있어서 도 5에 도시한 공정의 일 평면도.

도 7은 동 실시예에 있어서 도 5에 도시한 공정에 있어서의 복수의 메모리 셀의 구조를 도시한 일 평면도.

도 8은 동 실시예에 있어서, 도 5에 도시한 공정후에 실행되는 공정을 도시한 단면도.

도 9는 동 실시예에 있어서, 도 8에 도시한 공정에 있어서의 일 평면도.

도 10은 동 실시예에 있어서, 도 8에 도시한 공정후에 실행되는 공정을 도시한 단면도.

도 11은 동 실시예에 있어서 도 10에 도시한 공정에 있어서의 일 평면도.

도 12는 동 실시예에 있어서, 도 10에 도시한 공정후에 실행되는 공정을 도시한 단면도.

도 13은 동 실시예에 있어서, 도 12에 도시한 공정에 있어서의 일 평면도.

도 14는 동 실시예에 있어서, 각 트랜지스터의 드레숄드 전압의 게이트 길이 의존성을 도시한 도면.

도 15는 본 발명의 실시예 2에 관한 반도체 장치의 일 단면도.

도 16은 동 실시예에 있어서, 도 15에 도시한 반도체 장치의 제조 방법의 일공정을 도시한 단면도.

도 17은 동 실시예에 있어서, 도 16에 도시한 공정에 있어서의 일 평면도.

도 18은 본 발명의 실시예 3에 관한 반도체 장치의 일 단면도.

도 19는 본 발명의 실시예 4에 관한 반도체 장치의 일 단면도.

도 20은 종래 SRAM 메모리 셀의 등가 회로를 도시한 도면으로서, (a)는 하나의 메모리 셀의 등가 회로를 도시한 도면이고, (b)는 플립플롭 회로의 등가 회로를 도시한 도면.

도 21은 SRAM 메모리 셀의 입출력 특성을 도시한 도면.

도 22는 SRAM 메모리 셀의 스탠바이시에 있어서의 입출력 특성을 도시한 도면.

도 23은 SRAM 메모리 셀의 판독시에 있어서의 입출력 특성을 도시한 도면.

도 24는 SRAM 메모리 셀의 기록시에 있어서의 입출력 특성을 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : n형 실리콘 기판

2 : 필드 절연막

3 : p형 웰

4 : 게이트 절연막

5a, 5d : 워드선

5b, 5c : 게이트 전극

6a : n^-형 드레인 영역

6b : n^-형 소스·드레인 영역

6c : n^-형 소스 영역

7a∼7f : 측벽 산화막

8a : n⁺형 드레인 영역

8b : n⁺형 소스·드레인 영역

8c : n⁺형 소스 영역

9 : 포토레지스트

10 : n⁺⁺형 소스 영역

11, 13, 20 : 실리콘 산화막

12a, 12b, 12c : 불순물 영역

14a∼14c : 콘택트 홀

15a, 15b : 배선

16 : 층간 절연막

17a, 17b : 비트선 콘택트 홀

18a, 18b : 비트선

19 : 티탄 실리사이드막

D1 : 드라이버 트랜지스터

A1 : 액세스 트랜지스터

L1 : TFT 트랜지스터

본 발명의 하나의 특징에 있어서의 반도체 장치는 제1도전형 영역, 제2도전형의 제1불순물 영역, 제2도전형의 제2불순물 영역, 제2도전형의 제3불순물 영역, 제2도전형의 제4불순물 영역, 제1게이트 전극, 제2게이트 전극, 및 제2도전형의 제5불순물 영역을 구비하고 있다. 제1도전형 영역은 반도체 기판의 주표면에 형성되어 있다. 제2도전형의 제1불순물 영역, 제2불순물 영역 및 제3불순물 영역은 제1도전형 영역의 주표면에 있어서 각각 거리를 두고 형성되고, 제1불순물 농도를 갖고 있다. 제2도전형의 제4불순물 영역은 주표면에 있어서 제3불순물 영역내에 형성되고, 제3불순물 영역보다도 깊고, 제1불순물 농도보다도 높은 제2불순물 농도를 갖고 있다. 제1게이트 전극은 제1불순물 영역 및 제2불순물 영역에 의해 끼워진 제1도전형 영역의 표면상에 게이트 절연막을 개재시켜 형성되어 있다. 제2게이트 전극은 제2불순물 영역 및 제3불순물 영역에 의해 끼워진 제1도전형 영역의 표면상에 게이트 절연막을 개재시켜 형성되어 있다. 제2도전형의 제5불순물 영역은 주표면에 있어서 제1불순물 영역내에 형성되고, 제2불순물 영역보다도 깊고, 제2불순물 농도보다도 높은 제3불순물 농도를 갖고 있다.

이 구성에 의하면, 먼저 제1게이트 전극, 제1불순물 영역, 제5불순물 영역 및 제2불순물 영역을 포함하는 하나의 MOS 트랜지스터가 구성된다. 또한, 제2게이트 전극, 제2불순물 영역, 제3불순물 영역 및 제4불순물 영역을 포함하는 다른 MOS 트랜지스터가 구성된다. 그 하나의 MOS 트랜지스터의 제5불순물 영역쪽이 다른 MOS 트랜지스터의 제2불순물 영역보다도 그의 불순물 농도가 높고, 또한 깊게 형성되어 있다. 이것에 의해, 각 불순물 영역을 형성할 때에, 반도체 기판에 발생하는 점결함의 확산에 기인하는 역쇼트 채널 효과에 의해, 하나의 MOS 트랜지스터의 드레숄드 전압을 다른 MOS 트랜지스터의 드레숄드 전압보다도 높게 할 수 있다. 또한, 이것에 의해, 하나의 MOS 트랜지스터에 있어서 펀치 스루 현성이 발생하는 것도 방지할 수 있다.

또한, 하나의 MOS 트랜지스터의 제5불순물 영역에서는 불순물 농도가 상대적으로 가장 높은 제3불순물 농도이고, 또한 제1∼제4불순물 영역보다도 깊게 형성되어 있으므로, 하나의 MOS 트랜지스터의 제5불순물 영역의 저항이 저감된다. 이것에 의해, 제5불순물 영역을 흐르는 전류가 증가하여, 하나의 MOS 트랜지스터의 전류 구동 능력이 향상한다. 그리고, 이것에 의해, 다른 MOS 트랜지스터의 전류 구동 능력에 대한 하나의 MOS 트랜지스터의 전류 구동 능력의 비(베타비)가 향상한다.

또한, 다른 MOS 트랜지스터의 제2불순물 영역에서는 불순물 농도가 상대적으로 가장 낮은 제1불순물 농도이고, 게다가 상대적으로 얕은 영역이므로, 제2불순물 영역을 흐르는 전류가 저하한다. 이것에 의해, 다른 MOS 트랜지스터의 전류 구동 능력이 저하하여, 베타비가 향상한다. 이상의 결과, 반도체 장치의 스태틱 노이즈 마진이 향상하여 동작이 안정한다.

또한, 하나의 MOS 트랜지스터 및 다른 MOS 트랜지스터의 드레숄드 전압은 각 불순물 영역의 불순물 농도 등에 의해 제어되고 있으므로, 각 MOS 트랜지스터의 채널 영역 부분에 선택적으로 소정의 불순물을 주입하는 것에 의해, 각 MOS 트랜지스터의 드레숄드 전압을 제어하는 경우와 비교하면, 부가적인 프로세스를 필요로 하지 않고, 제조 코스트의 상승을 억제할 수도 있다.

바람직하게는 제5불순물 영역의 표면상에 형성된 도전층을 포함하고 있다.

이 경우에는 제5불순물 영역의 저항이 더 저감되어 그의 전위가 안정하고, 또한 그 하나의 MOS 트랜지스터의 전류 구동 능력이 향상한다. 이것에 의해, 베타비가 향상하여, 반도체 장치의 스태틱 노이즈 마진이 향상한다.

또한, 바람직하게는 도전층은 금속 실리사이드막이다.

이 경우에는 금속막과 반도체 기판중의 실리콘을 반응시키는 것에 의해, 용이하게 제5불순물 영역의 표면에 형성할 수 있다.

또한, 바람직하게는 주표면에 있어서 제2불순물 영역내에 형성되고, 제1불순물 농도보다도 높고 제3불순물 농도보다도 낮은 제4불순물 농도를 갖고, 제2불순물 영역보다도 깊고 제5불순물 영역보다도 얕은 제2도전형의 제6불순물 영역을 포함하고 있다.

이 경우에는 하나의 MOS 트랜지스터의 드레숄드 전압을 다른 MOS 트랜지스터의 드레숄드 전압보다도 높게 유지한 상태에서, 제1게이트 전극 및 제2게이트 전극의 각 측벽 바로 아래 근방의 영역에 있어서의 전계를 완화할 수 있다.

바람직하게는 게이트와 드레인이 교차 접속된 한쌍의 드라이버 트랜지스터와 각 드라이버 트랜지스터의 드레인과 전원 사이에 각각 접속된 부하 소자로 이루어지는 플립플롭과 각 드라이버 트랜지스터의 드레인과 한쌍의 비트선 사이에 각각 접속되고, 또한 게이트가 워드선에 접속된 액세스 트랜지스터를 포함하는 스태틱 메모리 셀을 구비하고, 액세스 트랜지스터의 드레인 영역은 제3불순물 영역 및 제4불순물 영역이고, 액세스 트랜지스터의 소스 영역은 제2불순물 영역을 포함하고, 드라이버 트랜지스터의 드레인 영역은 제2불순물 영역을 포함하고, 드라이버 트랜지스터의 소스 영역은 제1불순물 영역 및 상기 제5불순물 영역이고, 드라이버 트랜지스터의 게이트는 제1게이트 전극이고, 드라이버 트랜지스터의 게이트는 제1게이트 전극이다.

이 경우에는 스태틱 메모리 셀에 있어서의 드라이버 트랜지스터의 드레숄드 전압을 액세스 트랜지스터의 드레숄드 전압보다도 높게 설정할 수 있다. 또한, 드라이버 트랜지스터의 전류 구동 능력이 향상한다. 이것에 의해, 베타비가 향상하여, 스태틱 노이즈 마진이 향상한다. 그 결과, 메모리 셀의 동작이 안정한다.

실시예 1

본 발명의 실시예 1에 관한 반도체 장치로서, SRAM의 메모리 셀을 구비한 반도체 장치에 대하여 도 1, 도 2 및 도 20(a)를 사용하여 설명한다. 도 1 및 도 2는 도 20(a)의 등가 회로에 도시한 SRAM의 하나의 메모리 셀의 단면과 평면 구조의 일예를 도시한 것으로, 도 1은 도 2의 A-A에 있어서의 단면 구조를 도시한 것이다.

도 1 및 도 2를 참조하여, n형 실리콘 기판(1)의 표면에 p형 웰(3)이 형성되어 있다. 그 p형 웰(3)의 표면상에 게이트 절연막(4)을 개재시켜, 워드선(5a)이 형성되어 있다. 워드선(게이트 전극)(5a)은 폴리사이드 구조를 갖고, 하층에는 인을 도프한 폴리실리콘막이 형성되고, 상층에는 텅스텐 실리사이드막 등의 금속 실리사이드막이 형성되어 있다. 그 워드선(5a)을 사이에 두고, p형 웰(3)의 표면에는 n^-, n⁺형 드레인 영역(6a), (8a)과 n^-, n⁺형 소스 영역(6b), (8b)이 형성되어 있다. 워드선(게이트 전극)(5a), n^-, n⁺형 드레인 영역(6a), (8a) 및 n^-, n⁺형 소스 영역(6b), (8b)에 의해, 액세스 트랜지스터 A1이 구성된다.

또한, p형 웰(3)의 표면상에 게이트 절연막(4)을 개재시켜 게이트 전극(5b), (5c)이 형성되어 있다. 게이트 전극(5b), (5c)은 워드선(5a)과 마찬가지로, 폴리사이드 구조를 갖고 있다. 그 게이트 전극(5b)을 사이에 두고 p형 웰(3)의 표면에는 n^-, n⁺형 드레인 영역(6b), (8b)과 n^-, n⁺⁺형 소스 영역(6c), (10)이 형성되어 있다. 게이트 전극(5b), n^-, n⁺형 드레인 영역(6b), (8b) 및 n^-, n⁺⁺형 소스 영역(6c), (10)에 의해, 드라이버 트랜지스터 D1이 구성된다. 도 1에 도시되어 있는 바와 같이, 액세스 트랜지스터 A1의 n^-, n⁺형 소스 영역(6b), (8b)과 드라이버 트랜지스터 D1의 n^-, n⁺형 드레인 영역(6b), (8b)은 공통이다.

워드선(게이트 전극)(5a) 및 게이트 전극(5b)을 덮도록 n형 실리콘 기판(1)상에 실리콘 산화막(11)이 형성되어 있다. 그 실리콘 산화막(11)상에는 채널 영역으로 되는 인이 도프된 불순물 영역(12a), (12b), (12c)이 형성되어 있다. 불순물 영역(12a), (12b), (12c)을 덮도록 실리콘 산화막(13)이 형성되어 있다. 그 실리콘 산화막(13)상에는 배선(15a), (15b)이 형성되어 있다. 배선(15b), 실리콘 산화막(13) 및 불순물 영역(12b)에 의해, 부하 소자 L1로 되는 p채널형 TFT(Thin Film Transistor)가 구성된다. 그의 부하 소자의 한쪽끝은 드라이버 트랜지스터 D1 및 액세스 트랜지스터 A1의 n^-·n⁺형 소스·드레인 영역(6b), (8b)에 전기적으로 접속되어 있다. 부하 소자의 다른쪽끝은 전원에 접속되어 있다.

배선(15a), (15b)을 덮도록 층간 절연막(16)이 형성되어 있다. 그 층간 절연막(16)상에 비트선(18a), (18b)이 형성되어 있다. 예를 들면, 비트선(18a)은 비트선 콘택트 홀(17a)에 매립된 도체 및 배선(15a)을 거쳐 액세스 트랜지스터 A1의 n^-, n⁺형 드레인 영역(6a), (8a)에 전기적으로 접속되어 있다. 또한, 비트선(18b)은 비트선 콘택트 홀(17b)에 매립된 도체 및 배선을 거쳐 다른 액세스 트랜지스터(도시하지 않음)의 드레인 영역에 전기적으로 접속되어 있다. 본 실시예에 관한 반도체 장치는 상기와 같이 구성된다.

이어서, 상술한 반도체 장치의 제조 방법에 대하여 도면을 사용하여 설명한다. 먼저, 도 3을 참조하여, 실리콘 산화막과 실리콘 질화막을 사용하여 선택적으로 열산화하는 방법으로서, 예를 들면, LOCOS(Local Oxidation of Silicon)법을 사용하여, n형 실리콘 기판(1)상에 실리콘 산화막으로 이루어진 막두께 약 3000 Å의 필드 절연막(2)을 형성한다. 그후, 실리콘 기판(1)상에 선택적으로 열산화시키기 위해 사용한 실리콘 산화막 및 실리콘 질화막을 제거한다. 이어서, n형 실리콘 기판(1)의 표면 전면에 예를 들면, 보론 등의 p형 불순물을 주입 에너지 200∼700 KeV, 도즈량 1. 0×10¹²∼1. 0×10¹³/㎠에서 주입함과 동시에, 또 보론 등의 p형 불순물을 주입 에너지 30∼70 KeV, 도즈량 3. 0×10¹²/㎠에서 주입하는 것에 의해, p형 웰(3)을 형성한다. 이와 같이 하여 형성된 p형 웰 영역(3)의 불순물 농도는 1.0×10¹⁶∼1. 0×10¹⁸/㎤이다.

그후, 열산화법에 의해, 실리콘 산화막으로 이루어진 막두께 약 40∼100 Å의 게이트 절연막(4)을 형성한다. 그 게이트 절연막(4)상에 호스핀(PH₃) 등의 가스를 적용한 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해, 막두께 약 1000 Å, 인 농도 약 1. 0×10²⁰∼8. 0×10²⁰/㎤의 인이 도프된 다결정 실리콘막(도시하지 않음)을 형성한다. 그 다결정 실리콘막상에 텅스텐 실리사이드막(도시하지않음)을 형성한다.

그후, 포토리소그래피법에 의해, 텅스텐 실리사이드막상에 소정의 포토레지스트(도시하지 않음)를 패터닝한다. 그 포토레지스트를 마스크로 하여, RIE(Reactive Ion Etching)법에 의해, 텅스텐 실리사이드막 및 다결정 실리콘막에 에칭을 실시하는 것에 의해, 워드선(5a), 게이트 전극(5b), (5c)을 형성한다.

또한, 워드선(5a), 게이트 전극(5b), (5c)은 텅스텐 실리사이드막 및 인이 도프된 다결정 실리콘막으로 이루어진 폴리사이드 구조이지만, 인이 도프된 다결정 실리콘막만의 구조라도 좋다.

그후, 실리콘 기판(1)의 전면에 예를 들면, 비소를 주입 에너지 30∼70 KeV, 주입 각도 45°경사 회전 주입, 도즈량 1. 0×10¹³∼5. 0×10¹³/㎠에서 주입하는 것에 의해, 워드선(5a), 게이트 전극(5b), (5c)으로 차폐되는 영역외의 영역에 n^-형 드레인 영역(6a), n^-형 소스·드레인 영역(6b), n^-형 소스 영역(6c)을 각각 형성한다. 이와 같이 하여, 형성된 n^-형 소스·드레인 영역(6a), (6b), (6c)는 약 1.0×10¹⁷∼1. 0×10¹⁹/㎤의 불순물 농도를 갖고 있다.

이어서, 도 4를 참조하여, 워드선(5a), 게이트 전극(5b), (5c)을 덮도록 실리콘 기판(1)상에 LPCVD법에 의해 막두께 500∼1500 Å의 실리콘 산화막(도시하지 않음)을 형성한다. 그 실리콘 산화막에 RIE법에 의한 에칭을 실시하는 것에 의해, 워드선(5a) 및 게이트 전극(5b), (5c)의 양측벽면상에 폭 약 500∼1500 Å의 측벽산화막(7a)∼(7f)를 각각 형성한다.

그후, 실리콘 기판(1)의 전면에 예를 들면, 비소를 주입 에너지 30∼70 KeV, 도즈량 1. 0×10¹⁵∼5. 0×10¹⁵/㎠에서 주입하는 것에 의해, 워드선(5a), 게이트 전극(5b), (5c) 및 측벽 산화막(7a)∼(7f)으로 차폐되는 영역이외의 영역에 n⁺형 드레인 영역(8a), n⁺형 소스·드레인 영역(8b), n⁺형 소스 영역(8c)를 각각 형성한다. 이와 같이 하여, 형성된 n⁺형 소스·드레인 영역(8a), (8b), (8c)의 불순물 농도는 약 10×10²⁰∼10×10²¹/㎤이고, 그의 깊이는 약 0. 05∼1. 15 ㎛이다.

이어서, 도 5를 참조하여 도 4에 도시한 n⁺형 소스 영역(8c)의 표면을 노출하는 포토레지스트(9)를 형성한다. 이 포토레지스트(9)를 마스크로 하여 비소를 주입 에너지 50∼100 KeV, 도즈량 1. 0×10¹⁵∼5. 0×10¹⁵/㎠에서 주입하는 것에 의해, n⁺형 소스·드레인 영역(8a), (8b), (8c)보다도 높은 불순물 농도를 갖고, 또한 이들보다 깊은 n⁺⁺형 소스 영역(10)을 형성한다. 이와 같이 하여 형성된 n⁺⁺형 소스 영역(10)의 불순물 농도는 약 5×10²⁰∼1×10²²/㎤이고, 그의 깊이는 약 0.10∼0. 25 ㎛이다.

이것에 의해, LDD(Lightly Doped Drain) 구조의 액세스 트랜지스터 A1과 드라이버 트랜지스터 D1이 형성되고, 드레인 영역 근방의 전계가 완화된다. 그후,레지스트(9)를 제거한다. 또한, 이 공정에 있어서의 SRAM의 메모리 셀 하나당 평면 구조를 도 6에 도시하고, 2×3개당 평면 구조를 도 7에 도시한다. 특히, 도 5는 도 6의 A-A에 있어서의 단면 구조를 도시한 것이다.

이어서, 도 8을 참조하여, 워드선(5a), 게이트 전극(5b), (5c)을 덮도록, 실리콘 기판(1)상에 LPCVD법에 의해, 막두께 2000∼10000 Å의 실리콘 산화막(11)을 형성한다. 그 실리콘 산화막(11)상에 LPCVD법에 의해, 막두께 약 200∼1000 Å의 다결정 실리콘막을 형성한다. 그 다결정 실리콘막에 인을 주입 에너지 30 KeV, 도즈량 1. 0×10¹²∼1. 0×10¹⁴/㎠에서 주입한다.

그후, 인이 주입된 다결정 실리콘막상에 포토리소그래피법에 의해, 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다. 그 포토레지스트 패턴을 마스크로 하여, RIE법에 의해, 다결정 실리콘막을 에칭하는 것에 의해, 채널 영역으로 되는 불순물 영역(12a), (12b), (12c)을 형성한다. 이 공정에 있어서의 메모리 셀의 평면 구조를 도 9에 도시한다. 도 8은 도 9의 A-A에 있어서의 단면 구조를 도시한 것이다.

이어서, 도 10을 참조하여, 불순물 영역(12a), (12b), (12c)을 덮도록 실리콘 산화막(11)상에 LPCVD법에 의해 막두께 100∼300 Å의 실리콘 산화막(13)을 형성한다. 그 실리콘 산화막(13)상에 포토리소그래피법에 의해 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다. 그 포토레지스트 패턴을 마스크로 하여, 실리콘 산화막(13), (11) 등에 이방성 에칭을 실시하는 것에 의해, n⁺형 드레인 영역(8a),n⁺형 소스·드레인 영역(8b), 게이트 전극(5c)의 표면을 노출하는 콘택트 홀(14a), (14b), (14c)를 각각 형성한다. 이 공정에 있어서의 메모리 셀의 단면 구조를 도 11에 도시한다. 도 10은 도 11의 A-A에 있어서의 단면 구조를 도시한 것이다.

이어서, 도 12를 참조하여, 콘택트 홀(14a), (14b), (14c)를 매립하도록 실리콘 산화막(13)상에 LPCVD법에 의해 막두께 1000∼2000 Å, 인 농도 1. 0×10²⁰∼8.0×10²⁰/㎤의 인이 도프된 다결정 실리콘막(도시하지 않음)을 형성한다. 그 다결정 실리콘막상에 포토리소그래피법에 의해 소정의 포토레지스트 패턴(도시하지 않음)을 형성한다. 그 포토레지스트 패턴을 마스크로 하여, RIE법에 의해, 인이 도프된 다결정 실리콘막에 에칭을 실시하는 것에 의해, 배선(15a), (15b)을 형성한다. 불순물 영역(12b), 실리콘 산화막(13) 및 배선(15b)은 각각 채널 영역, 게이트 절연막 및 게이트 전극으로서, SRAM의 메모리 셀의 부하 소자로서의 p채널형 TFT(Thin Film Transistor)로 된다. 또한, 이 공정에 있어서의 메모리 셀의 평면 구조를 도 13에 도시한다. 도 12는 도 13의 A-A에 있어서의 단면 구조를 도시한 것이다.

그후, 기지의 방법에 의해, 배선(15a), (15b)을 덮도록 층간 절연막(16)을 형성함과 동시에, 비트선 콘택트 홀 및 알루미늄 배선 등으로 이루어진 비트선을 형성하는 것에 의해 도 1에 도시한 반도체 장치가 완성된다.

상술한 반도체 장치에 의하면, 액세스 트랜지스터 A1의 n^-, n⁺형 드레인 영역(6a), (8a), (6b), (8b)보다도 드라이버 트랜지스터 D1의 n⁺⁺형 소스 영역(10)쪽이 불순물 농도가 높고, 또한 깊게 형성되어 있다. 이 때문에, 역쇼트 채널 효과에 의해, 드라이버 트랜지스터 D1의 드레숄드 전압을 액세스 트랜지스터 A1의 드레숄드 전압보다도 높게 할 수 있다.

이 역쇼트 채널 효과에 대하여 설명한다. 문헌(C. S. Rafferty et al. :IEDM Tech. Digest (1993) pp.311-314)에 의하면, 먼저 드라이버 트랜지스터 D1의 n⁺⁺형 소스 영역(10) 및 드레인 영역(6b), (8b)을 형성할 때의 이온 주입에 의해, 실리콘 기판(1)에는 점결함이 발생한다. 이 점결함은 n⁺⁺형 소스 영역(10) 및 드레인 영역(6b), (8b)에서 채널 방향으로 확산한다. 이것에 따라, 드라이버 트랜지스터 D1의 채널 영역에 있어서의 불순물(보론) 확산이 증속된다. 이때, 드라이버 트랜지스터 D1의 게이트 길이가 짧은 만큼 n⁺⁺형 소스 영역(10)과 드레인 영역(6b), (8b)의 거리가 줄어들므로, 확산한 점결함이 과잉으로 되기 쉽고, 불순물(보론)의 확산을 더욱 증속시키게 된다. 이 점결함은 게이트 전극(5b) 바로 아래 게이트 절연막(4)과 실리콘 기판(1)의 계면에 있어서 삭감한다. 이 때문에 점결함 자체는 채널 영역에 있어서, 그의 계면 근방을 농도의 피크로 한 농도 구배를 갖고 있다. 이것에 의해, 결과적으로 채널 영역 바로 아래에 있어서의 불순물(보론)이 파일업(집적)하여, 드라이버 트랜지스터의 드레숄드 전압이 상승하게 된다. 특히, 이 현상은 일반적으로 트랜지스터의 게이트 길이가 0. 4 ㎛이하로 되면 현저하게 나타나게 되는 것이 알려져 있다.

또한, 드라이버 트랜지스터 D1의 n⁺⁺형 소스 영역(10)에서는 n⁺형 드레인 영역(6a), (8a), (6b), (8b)보다도 불순물 농도를 보다 고농도로 설정한 것에 의해, 또한 보다 깊게 형성한 것에 의해, n⁺⁺형 소스 영역(10)의 저항이 저감한다. 이것에 의해, n⁺⁺형 소스 영역(10)을 흐르는 전류가 증가한다. 이것에 의해, 드라이버 트랜지스터의 전류 구동 능력이 향상하여, 액세스 트랜지스터의 전류 구동 능력에 대한 드라이버 트랜지스터의 전류 구동 능력의 비인 베타비가 크게 된 결과, 스태틱 노이즈 마진이 크게 된다. 즉, 메모리 셀의 동작 안정성이 향상한다.

또한, 드라이버 트랜지스터 D1의 드레인 영역(6b), (8b)에서는 불순물 농도가 n⁺⁺형 소스 영역(10)의 불순물 농도보다도 낮고, 또한 n⁺⁺형 소스 영역(10)보다도 얕게 형성되어 있으므로, 드라이버 트랜지스터 D1에 있어서의 펀치 스루 현상의 발생을 용이하게 방지할 수 있다.

이어서, 상술한 반도체 장치에 있어서의 액세스 트랜지스터 A1과 드라이버 트랜지스터 D1의 드레숄드 전압의 게이트 길이 의존성을 보기 위해, 상술한 방법과 마찬가지 방법에 의해, 액세스 트랜지스터와 드라이버 트랜지스터에 각각 상당하는 트랜지스터를 작성하였다. 즉, 소스·드레인 영역이 n^-, n⁺형 소스·드레인 영역(6b), (8b), (6a), (8a)과 같은 불순물 농도와 깊이를 갖는 트랜지스터를 작성함과 동시에, 소스 영역이 n^-, n⁺⁺형 소스 영역(6c), (10)과 드레인 영역이 n^-, n⁺형 드레인 영역(6b), (8b)와 각각 같은 불순물 농도와 깊이를 갖는 트랜지스터를 작성하였다.

이들 트랜지스터의 드레숄드 전압(Vth)의 게이트 길이(L) 의존성을 도 14에 도시한다. 도 14에 의하면, 역쇼트 채널 효과에 의해, 드라이버 트랜지스터에 상당하는 트랜지스터의 드레숄드 전압은 액세스 트랜지스터에 상당하는 트랜지스터의 드레숄드 전압보다도 높게 되어 있다. 예를 들면, 게이트 길이 L이 0. 25 ㎛인 경우에는 드라이버 트랜지스터에 상당하는 트랜지스터의 드레숄드 전압은 0. 83 V인 것에 대하여, 액세스 트랜지스터에 상당하는 트랜지스터의 드레숄드 전압은 0. 75 V였다.

이상의 결과, SRAM 메모리 셀의 스태틱 노이즈 마진이 향상하는 것에 의해, 메모리 셀의 동작이 안정한다.

또한, 상술한 반도체 장치에서는 예를 들면, 드라이버 트랜지스터 등의 드레숄드 전압을 제어하기위해, 그의 게이트 전극 바로 아래의 실리콘 기판에 선택적으로 불순물을 주입할 필요가 없으므로, 부가적인 프로세스를 필요로 하지 않아, 생산 코스트의 상승도 억제할 수 있다.

실시예 2

본 발명의 실시예 2에 관한 반도체 장치에 대하여 도면을 사용하여 설명한다. 도 15를 참조하여, 드라이버 트랜지스터 D1의 n⁺⁺형 소스 영역(10)상에는 티탄실리사이드막(19)이 형성되어 있다. 워드선(5a), 게이트 전극(5b), (5c)를 덮도록, 실리콘 산화막(20)이 형성되어 있다. 이이외의 구성에 대해서는 실시예 1에 있어서 설명한 도 1에 도시한 반도체 장치의 구성과 마찬가지이므로, 동일 부재에는 동일 부호를 붙이고 그의 설명을 생략한다.

이어서, 상술한 반도체 장치의 제조 방법에 대하여 도면을 사용하여 설명한다. 도 16을 참조하여, n⁺형 드레인 영역(8a), n⁺형 드레인 영역(8b) 및 n⁺형 소스 영역(8c)(도시하지 않음)을 형성하기 까지는 실시예 1에 있어서 설명한 도 3 및 도 4에 도시한 공정과 마찬가지이다. 그후, 워드선(5a), 게이트 전극(5b), (5c) 등을 덮도록, 실리콘 기판(1)상에 LPCVD법에 의해 막두께 300∼1000 Å의 실리콘 산화막(도시하지 않음)을 형성한다. 그후, 포토리소그래피법 및 RIE법에 의해 드라이버 트랜지스터 D1의 n⁺형 소스 영역(8c)상에 위치하는 실리콘 산화막을 선택적으로 제거한다. 이와 같이 하여, 실리콘 산화막(20)이 형성된다.

그후, 도 5에 있어서 설명한 방법과 마찬가지 방법에 의해, 드라이버 트랜지스터 D1의 n⁺⁺형 소스 영역(10)을 형성한다. 이어서, n⁺⁺형 소스 영역(10)을 덮도록 실리콘 산화막(20)상에 스퍼터법에 의해 막두께 약 300 Å의 티탄막을 형성한다. 그후, 예를 들면, 온도 700∼800 ℃, 시간 약1분에서 RTA(Rapid Thermal Anneal)처리를 실시한다. 이것에 의해, 드라이버 트랜지스터 D1의 n⁺⁺형 소스 영역(10)상에만 선택적으로 티탄 실리사이드막(19)이 형성된다. 그후, 예를 들면, 황산 등을사용하여, 실리콘 산화막(20)상에 남아 있는 티탄막을 제거한다. 그리고, 온도 700∼900 ℃, 시간 약1분간에서 다시 RTA 처리를 실시한다.

이와 같이 하여 형성된 티탄 실리사이드막(19)의 시트 저항은 약 5∼10Ω/㎠이다. 또한, 금속 실리사이드막으로서 티탄 실리사이드막을 형성하였지만, 그밖에 코발트 실리사이드막이나 니켈 실리사이드막 등의 다른 고융점 금속 실리사이드막을 적용하여도 좋다. 이 공정에 있어서의 메모리 셀의 평면 구조를 도 17에 도시한다. 도 16은 도 7의 A-A에 있어서의 평면 구조를 도시한 것이다. 그후, 실시예 1에 있어서 설명한 도 8에서 도 12에 도시한 공정과 마찬가지 공정을 거치는 것에 의해, 도 15에 도시한 반도체 장치가 완성한다.

상술한 반도체 장치에서는 드라이버 트랜지스터 D1의 n⁺⁺형 소스 영역(10)상에만 티탄 실리사이드막(19)이 형성되어 있다. 이 n⁺⁺형 소스 영역(10)은 도 20(a)의 등가 회로에 도시되어 있는 바와 같이, 그라운드측에 접속되어 있다. 이것에 의해, 실시예 1에 있어서 설명한 효과에 더하여, 드라이버 트랜지스터 D1의 그라운드측의 배선이 보다 저저항화되어 그라운드 전위가 안정하고, 또한 드라이버 트랜지스터 D1의 전류 구동 능력이 향상하고, 베타비가 향상하는 효과가 얻어진다. 그 결과, 스태틱 노이즈 마진이 향상하고, 메모리 셀의 동작이 더욱 안정한다.

또한, 드라이버 트랜지스터 D1의 n⁺⁺형 소스 영역(10)이 그라운드측에 접속되어 있음과 동시에 p형 웰(3)도 그라운드측의 전위에 고정되어 있으므로, n⁺⁺형 소스 영역(10)과 p형 웰(3) 사이에 전위차는 생기지 않는다. 이 때문에, 양자사이에서 접합 리크 전류가 흐르는 것을 방지할 수 있다.

또한, 티탄 실리사이드막(9)이 n⁺⁺형 소스 영역(10)상에 형성되어 있는 것에 의해, n⁺⁺형 소스 영역(10)이 형성되어 있지 않고, n⁺형 소스 영역(8c)상에 티탄 실리사이드막이 형성되어 있는 경우와 비교하면, 소스 영역에서 비소가 티탄 실리사이드막중으로 이상 확산하여 티탄 실리사이드막과 소스 영역의 접속 저항이 상승하는 것을 효과적으로 방지할 수 있다.

또한, 티탄 실리사이드막(9)은 n⁺⁺형 소스 영역(10)상에만 형성되어 있지만, 예를 들면, 액세스 트랜지스터 A1의 n⁺형 드레인 영역(8a)상에도 형성한 경우에는 비트선이 하이 레벨로 되었을 때에 n⁺형 드레인 영역(8a)에서 p형 웰(3)로 접합 리크 전류가 발생하고, 소비 전류가 증가하는 문제가 생긴다. 이 때문에, 티탄 실리사이드막(9)은 n⁺⁺형 소스 영역(10)상에만 형성하는 것이 바람직하다.

실시예 3

본 발명의 실시예 3에 관한 반도체 장치에 대하여 도면을 사용하여 설명한다. 도 18을 참조하여, 드라이버 트랜지스터 D1의 드레인 영역은 n^-형 드레인 영역(6b)뿐이고, 액세스 트랜지스터 A1의 소스 영역은 n^-형 소스 영역(6b)(공통)뿐이다. 그이외의 구성에 대해서는 실시예 1에 있어서 설명한 도 1에 도시한 반도체장치와 마찬가지이므로, 동일 부재에는 동일 부호를 붙이고 그의 설명을 생략한다.

이 반도체 장치에서는 실시예 1에 있어서 설명한 도 4에 도시한 공정에 있어서, n⁺형 소스·드레인 영역(8b)을 형성시키지 않는 것을 제외하면, 실시예 1에 있어서 설명한 공정과 마찬가지 공정을 얻는 것에 의해, 이것을 제조할 수 있다.

상술한 반도체 장치에 의하면, 액세스 트랜지스터 A1의 드레인 영역으로서는 n^-형 소스 영역(6b)뿐이다. 이것에 의해, 액세스 트랜지스터 A1의 소스 영역을 흐르는 전류가 작게 되고, 액세스 트랜지스터 A1의 전류 구동 능력이 저하한다. 이것에 의해, 실시예 1에 있어서 설명한 효과에 더하여, 베타비가 더욱 향상하는 효과가 얻어진다. 그 결과, 메모리 셀의 스태틱 노이즈 마진이 더욱 향상하여 동작이 안정한다.

실시예 4

본 발명의 실시예 4에 관한 반도체 장치에 대하여 도면을 사용하여 설명한다. 도 19를 참조하여 드라이버 트랜지스터 D1의 드레인 영역은 n^-형 드레인 영역(6b)뿐이고, 액세스 트랜지스터 A1의 소스 영역은 n^-형 소스 영역(6b)(공통)뿐이다. 이이외의 구성에 대해서는 실시예 2에 있어서 설명한 도 15에 도시한 반도체 장치와 마찬가지 구성이므로, 동일 부재에는 동일 부호를 붙이고 그의 설명을 생략한다.

이 반도체 장치에서는 실시예 1에 있어서 설명한 도 4에 도시한 공정에 있어서, n⁺형 소스·드레인 영역(8b)을 형성시키지 않는 것을 제외하면, 실시예 1 및 실시예 2에 있어서 설명한 마찬가지 공정을 거치는 것에 의해 이것을 제조할 수 있다.

상술한 반도체 장치에 의하면, 액세스 트랜지스터 A1의 소스 영역은 n^-형 소스 영역(6b)뿐이다. 이것에 의해, n^-형 소스 영역(6b)를 흐르는 전류가 작게 되고, 액세스 트랜지스터 A1의 전류 구동 능력이 저하한다. 이것에 의해, 실시예 2에 있어서 설명한 효과에 더하여, 실시예 3에 관한 반도체 장치와 마찬가지로 베타비가 향상하는 효과가 얻어진다. 그 결과, 메모리 셀의 스태틱 노이즈 마진이 더욱 향상하고 동작이 안정한다.

이상 설명한 바와 같이, 본 발명의 하나의 특징에 있어서의 반도체 장치에 의하면, 역쇼트 채널 효과에 의해, 하나의 MOS 트랜지스터의 드레숄드 전압을 다른 MOS 트랜지스터의 드레숄드 전압보다도 자동적으로 높게 할 수 있다. 또한, 하나의 MOS 트랜지스터에 있어서 펀치 스루 현상이 발생하는 것도 방지할 수 있다.

Claims

반도체 기판(1)의 주표면에 형성된 제1도전형 영역(3);

상기 제1도전형 영역(3)의 주표면에 있어서, 각각 거리를 두고 형성된 제1불순물 농도를 갖는 제2도전형의 제1불순물 영역(6c), 제2불순물 영역(6b) 및 제3불순물 영역(6a);

주표면에 있어서, 상기 제3불순물 영역(6a)내에 형성되고, 상기 제3불순물 영역(6a)보다도 깊고, 상기 제1불순물 농도보다도 높은 제2불순물 농도를 갖는 제2도전형의 제4불순물 영역(8a);

상기 제1불순물 영역(6c) 및 상기 제2불순물 영역(6b)에 의해 끼워진 상기 제1도전형 영역의 표면상에 게이트 절연막(4)을 개재시켜 형성된 제1게이트 전극(5b);

상기 제2불순물 영역(6b) 및 상기 제3불순물 영역(6a)에 의해 끼워진 상기 제1도전형 영역의 표면상에 게이트 절연막(4)을 개재시켜 형성된 제2게이트 전극(5a); 및

주표면에 있어서 상기 제1불순물 영역(6c)내에 형성되고, 상기 제2불순물 영역(6b)보다도 깊고, 상기 제2불순물 농도보다도 높은 제3불순물 농도를 갖는 제2도전형의 제5불순물 영역(10)

을 포함하는 반도체 장치.
제 1 항에 있어서,

상기 제5불순물 영역(10)의 표면상에만 형성된 도전층(19)을 포함하는 반도체 장치.
제 1 항에 있어서,

게이트와 드레인이 교차 접속된 한쌍의 드라이버 트랜지스터(D1, D2)와 각 드라이버 트랜지스터(D1, D2)의 드레인과 전원 사이에 각각 접속된 부하 소자로 이루어지는 플립플롭과,

각 드라이버 트랜지스터(D1, D2)의 드레인과 한쌍의 비트선 사이에 각각 접속되고 또한 게이트가 워드선에 접속된 액세스 트랜지스터(A1, A2)

를 포함하는 스태틱 메모리 셀을 구비하고,

상기 액세스 트랜지스터의 드레인 영역은 상기 제3불순물 영역(6a) 및 상기 제4불순 영역(8a)이고,

상기 액세스 트랜지스터의 소스 영역은 상기 제2불순물 영역(6b)을 포함하고,

상기 액세스 트랜지스터의 게이트는 상기 제2게이트 전극(5a)이고,

상기 드라이버 트랜지스터의 드레인 영역은 상기 제2불순물 영역(6b)을 포함하고,

상기 드라이버 트랜지스터의 소스 영역은 상기 제1불순물 영역(6c) 및 상기 제5불순물 영역(10)이고,

상기 드라이버 트랜지스터의 게이트는 상기 제1게이트 전극(5b)인 반도체 장치.