JP3467416B2 - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
及びその製造方法に係り、より詳しくは、ＳＲＡＭ(Sta
tic Random Access Memory)からなる半導体記憶装置及
びその製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ（大規模集積回路）の代表として
知られているメモリは、ＳＲＡＭとＤＲＡＭ(Dynamic R
andom Access Memory)とに分類される。これらのメモリ
はほとんどが、集積度の点で優れているＭＯＳ(Metal O
xide Semiconductor)トランジスタによって構成されて
いる。ＳＲＡＭはＤＲＡＭに比較して動作が速いという
利点を備えているので、特に高速動作が要求されるキャ
ッシュメモリ等の用途に広く適用されている。
【０００３】ＳＲＡＭは、基本的にフリップフロップ回
路によって構成されている。このフリップフロップ回路
は、一対の駆動用ＭＯＳトランジスタを用いて互いの入
力電極と出力電極とを接続するとともに、各出力電極に
負荷素子（プルアップ素子）を接続したものである。そ
して、ＳＲＡＭはそのフリップフロップ回路の負荷素子
としてＭＯＳトランジスタを用いたＣＭＯＳ(Complemen
tary Metal Oxide Semiconductor)型（図２８参照）
と、同負荷素子として多結晶シリコン等の高抵抗薄膜を
用いた高抵抗負荷型（図２９参照）とに大別され、一対
の出力電極に各々アドレス選択用ＭＯＳトランジスタを
接続することにより、１個のメモリセルが構成される。
なお、図２８及び図２９において、符号５１、５２はＮ
型ＭＯＳトランジスタからなる駆動用ＭＯＳトランジス
タ、符号５３、５４はＰ型ＭＯＳトランジスタからなる
負荷素子、符号５５、５６は高抵抗薄膜からなる負荷素
子、符号５７、５８はＮ型ＭＯＳトランジスタからなる
アドレス選択用ＭＯＳトランジスタを示している。
【０００４】ここで、ＣＭＯＳ型ＳＲＡＭは６個のＭＯ
Ｓトランジスタで１個のメモリセルが構成されるので、
半導体基板内における１個のメモリセルの占有面積が大
きくなる欠点がある。この点で、高抵抗負荷型ＳＲＡＭ
は４個のＭＯＳトランジスタで１個のメモリセルを構成
し、その高抵抗薄膜はＭＯＳトランジスタの上部位置に
形成することができるので、セル面積の縮小を図ること
ができる。
【０００５】ところで、高抵抗負荷型ＳＲＡＭでセル面
積の縮小を図る場合は、ポリシリコン等からなる高抵抗
負荷素子を用いたメモリセルを限られたスペースに積層
構造で形成しなければならないので、メモリセル構造が
複雑になるのが避けられず、このため製造工程が増加す
ることになる。
【０００６】図３０は、そのような不都合を解消するた
めになされたＳＲＡＭのメモリセルを示すもので、特開
平７−３０２８４７号公報に開示されている構成を示す
ものである。同メモリセルは、Ｎ型ＭＯＳトランジスタ
からなる一対の駆動用ＭＯＳトランジスタ６１、６２
と、Ｐ型ＭＯＳトランジスタからなる一対のアドレス選
択用ＭＯＳトランジスタ６３、６４とから構成されて、
駆動用ＭＯＳトランジスタ６１、６２の出力ノード６１
ａ、６２ａには負荷が接続されていない構成になってい
る。なお、６５ａ、６５ｂはビットライン、６６はワー
ドライン、６７は電源（Ｖｃｃ）、６８、６９はパスト
ランジスタである。同メモリセルによれば、駆動用ＭＯ
Ｓトランジスタ６１、６２の出力ノード６１ａ、６２ａ
に通常接続される負荷素子を不要にしたことにより、メ
モリセル構造が複雑になるのを避けることができるの
で、製造工程の削減を図ることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記公
報記載の従来のＳＲＡＭは、動作させる場合に中間電位
を必要としているので、電源電位（Ｖｃｃ）と接地電位
（Ｖｓｓ）とに加えて３種類の電位が必要になるという
問題がある。すなわち、同公報のＳＲＡＭでは負荷素子
を不要にしたことにより、メモリセルに記憶されている
データを保持するために、待機時にアドレス選択用ＭＯ
Ｓトランジスタ６３、６４を負荷素子として動作させる
ようにして同ＭＯＳトランジスタ６３、６４に副しきい
電圧値（サブスレショルド）電流を流して、電荷消失を
補償するようにしているが、このサブスレショルド電流
を流すために同ＭＯＳトランジスタ６３、６４のゲート
に中間電位を与えている。
【０００８】このように、本来必要な電源電位と接地電
位との２種類の電位以外に第３の電位となる中間電位を
設定することは、新たな電源回路の構成が必要になるの
で、ＳＲＡＭの周辺回路を複雑にさせることになる。ま
た、中間電位を発生させる回路は一般的に待機時の消費
電流（スタンバイ電流）を増加させるという欠点もあ
る。
【０００９】この発明は、上述の事情に鑑みてなされた
もので、負荷素子を不要にしても電源構成を複雑にする
ことも、スタンバイ電流を増加させることもなく、メモ
リセルのデータを保持する半導体記憶装置及びその製造
方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、一方の入力電極と他方の出
力電極、及び一方の出力電極と他方の入力電極が、互い
に接続された、ともに第１導電型からなる一対の駆動用
ＭＩＳトランジスタと、これら一対の駆動用ＭＩＳトラ
ンジスタの上記各出力電極と対応するビットラインとの
間に介挿されるとともに、各入力電極が共通のワードラ
インに接続された、ともに第２導電型からなる一対のア
ドレス選択用ＭＩＳトランジスタとが、第２導電型の半
導体基板内に形成されている半導体記憶装置であって、
上記各駆動用第１導電型のＭＩＳトランジスタのしきい
電圧値が、上記各アドレス選択用ＭＩＳトランジスタの
それよりも０．１〜０．５Ｖ大きくなるように設定され
ており、さらに、しきい電圧値が略等しく設定された第
１導電型及び第２導電型のＭＩＳトランジスタを含んだ
周辺回路を備えることを特徴としている。
【００１１】請求項３記載の発明は、一方の入力電極と
他方の出力電極、及び一方の出力電極と他方の入力電極
が、互いに接続された、ともに第１導電型からなる一対
の駆動用ＭＩＳトランジスタと、これら一対の駆動用Ｍ
ＩＳトランジスタの前記各出力電極と対応するビットラ
インとの間に介挿されるとともに、各入力電極が共通の
ワードラインに接続された、ともに第２導電型からなる
一対のアドレス選択用ＭＩＳトランジスタとが、第２導
電型の半導体基板内に形成されている半導体記憶装置で
あって、前記各駆動用第１導電型のＭＩＳトランジスタ
のしきい電圧値が、前記各アドレス選択用ＭＩＳトラン
ジスタのそれよりも０．１〜０．５Ｖ大きくなるように
設定されており、かつ、前記一対の駆動用ＭＩＳトラン
ジスタ及び前記アドレス選択用ＭＩＳトランジスタは、
それぞれを流れる電流の方向が略直交するように配置さ
れていることを特徴としている。
【００１２】請求項３記載の発明は、請求項１又は２記
載の半導体記憶装置に係り、上記第１導電型がＮ導電型
からなる一方、上記第２導電型がＰ導電型からなる構成
では、記憶保持時には、上記アドレス選択用のＭＩＳト
ランジスタのゲート電極には電源電位が与えられること
を特徴としている。
【００１３】請求項４記載の発明は、請求項３記載の半
導体記憶装置に係り、上記駆動用の一対のＮ型のＭＩＳ
トランジスタのチャネル幅が、上記アドレス選択用の一
対のＰ型のＭＩＳトランジスタのそれよりも０．７〜
２．０倍大きくなるように設定されていることを特徴と
している。
【００１４】請求項５記載の発明は、請求項１又は２記
載の半導体記憶装置に係り、上記第１導電型がＰ導電型
からなる一方、上記第２導電型がＮ導電型からなる構成
では、記憶保持時、上記アドレス選択用のＭＩＳトラン
ジスタのゲート電極には接地電位が与えられることを特
徴としている。
【００１５】請求項６記載の発明は、請求項１乃至５の
いずれか１に記載の半導体記憶装置に係り、しきい電圧
値が略等しく設定された第１導電型及び第２導電型のＭ
ＩＳトランジスタを含んだ周辺回路が形成されているこ
とを特徴としている。
【００１６】請求項７記載の発明は、請求項６記載の半
導体記憶装置に係り、上記一対の駆動用ＭＩＳトランジ
スタのしきい電圧値が、上記周辺回路の同一導電型のＭ
ＩＳトランジスタのそれよりも大きく設定されているこ
とを特徴としている。
【００１７】請求項８記載の発明は、請求項１乃至７の
いずれか１に記載の半導体記憶装置に係り、上記一対の
駆動用ＭＩＳトランジスタ及びアドレス選択用ＭＩＳト
ランジスタは、それぞれを流れる電流の方向が略直交す
るように配置されていることを特徴としている。
【００１８】請求項９記載の発明は、請求項１乃至８の
いずれか１に記載の半導体記憶装置に係り、上記一対の
駆動用ＭＩＳトランジスタ及びアドレス選択用ＭＩＳト
ランジスタを構成する活性領域の形状が略長方形である
ことを特徴としている。
【００１９】請求項１０記載の発明は、請求項９記載の
半導体記憶装置に係り、上記一対の駆動用ＭＩＳトラン
ジスタを構成する活性領域がそれぞれ一直線状に配置さ
れる一方、上記一対のアドレス選択用ＭＩＳトランジス
タを構成する活性領域がそれぞれに並行に配置されてい
ることを特徴としている。
【００２０】また、請求項１０記載の発明は、一方の入
力電極と他方の出力電極、及び一方の出力電極と他方の
入力電極が、互いに接続された、ともに第１導電型から
なる一対の駆動用ＭＩＳトランジスタと、これら一対の
駆動用ＭＩＳトランジスタの上記各出力電極と対応する
ビットラインとの間に介挿されるとともに、各入力電極
が共通のワードラインに接続された、ともに第２導電型
からなる一対のアドレス選択用ＭＩＳトランジスタと
が、第２導電型の半導体基板内に形成されている半導体
記憶装置の製造方法であって、上記各駆動用ＭＩＳトラ
ンジスタを形成するために、予め形成された第２導電型
のウエル内に、上記各アドレス選択用ＭＩＳトランジス
タを形成するために、第１導電型のウエルを形成するウ
エル形成工程と、上記第１導電型のウエルを除いた領域
に第２導電型の不純物を導入して、上記各駆動用ＭＩＳ
トランジスタのしきい電圧値が上記各アドレス選択用Ｍ
ＩＳトランジスタのそれよりも大きくなるように調整す
るしきい電圧値調整工程と、上記半導体基板表面にゲー
ト絶縁膜を介してゲート電極を形成した後、該ゲート電
極をマスクとしたセルフアラインにより上記半導体基板
内に第１導電型の不純物を導入して、第１導電型のソー
ス領域及びドレイン領域を形成する駆動用ＭＩＳトラン
ジスタ形成工程と、上記第１導電型のウエルにゲート絶
縁膜を介してゲート電極を形成した後、該ゲート電極を
マスクとしたセルフアラインにより上記ウエル内に第２
導電型の不純物を導入して、第２導電型のソース領域及
びドレイン領域を形成する各アドレス選択用ＭＩＳトラ
ンジスタ形成工程と、上記各アドレス選択用ＭＩＳ型ト
ランジスタ及び上記駆動用ＭＩＳトランジスタの表面を
覆うように層間絶縁膜を形成する層間絶縁膜形成工程
と、上記層間絶縁膜に開口部を形成する開口部形成工程
と、上記開口部を通じて上記ソース領域又はドレイン領
域と接続される導電層を形成する導電層形成工程と、を
含むことを特徴としている。
【００２１】請求項１１記載の発明は、請求項１０記載
の半導体記憶装置の製造方法に係り、上記しきい電圧値
調整工程における上記第２導電型の不純物の導入をイオ
ン打ち込み法により行うことを特徴としている。
【００２２】
【００２３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体記憶装置の
構成を示す平面図、図２は図１のＸ−Ｘ矢視断面図、図
３は図１のＹ−Ｙ矢視断面図、また、図４乃至図２０
は、同半導体記憶装置の製造方法を工程順に示す工程図
である。この例の半導体記憶装置は、図１乃至図３に示
すように、例えばＳｉ単結晶からなるＰ型半導体基板１
にＮ型ウエル２ｎが形成されて、このＮ型ウエル２ｎに
はＰ型ＭＯＳトランジスタからなる一対のアドレス選択
用ＭＯＳトランジスタ５、６が形成されるとともに、Ｐ
型半導体基板１のＰ型ウエル２ｐにはＮ型ＭＯＳトラン
ジスタからなる一対の駆動用ＭＯＳトランジスタ３、４
が形成されている。そして、同ＭＯＳトランジスタ３、
４及び同ＭＯＳトランジスタ５、６は、図３０に示した
のと同様なメモリセルを構成している。
【００２４】駆動用ＭＯＳ型トランジスタ３、４は、図
２に示すように、Ｎ−型領域７ａとＮ＋型領域７ｂとか
らなるＮ型ソース領域７及びＮ−型領域８ａとＮ＋型領
域８ｂとからなるＮ型ドレイン領域８を有し、Ｎ型ソー
ス領域７とＮ型ドレイン領域８との間のＰ型半導体基板
１の表面には、酸化膜（ＳｉＯ2）等のゲート絶縁膜９
を介してゲート電極１０が形成されている。また、ゲー
ト絶縁膜９及びゲート電極１０の側面は、酸化膜等の絶
縁膜スペーサ１１によって覆われている。なお、同図で
は紙面の都合で１個のＭＯＳトランジスタ３のみを示し
ている。
【００２５】一方、アドレス選択用ＭＯＳトランジスタ
５、６は、図３に示すように、Ｐ−型領域１３ａとＰ＋
型領域１３ｂとからなるＰ型ソース領域１３及びＰ−型
領域１４ａとＰ＋型領域１４ｂとからなるＰ型ドレイン
領域１４を有し、Ｐ型ソース領域１３とＰ型ドレイン領
域１４との間のＮ型ウエル２ｎの表面には、酸化膜等の
ゲート絶縁膜１５を介してゲート電極１６が形成されて
いる。また、ゲート絶縁膜１５及びゲート電極１６の側
面は、酸化膜等の絶縁膜スペーサ１７によって覆われて
いる。なお、同図では紙面の都合で１個のＭＯＳトラン
ジスタ５のみを示している。ここで、ゲート電極１６は
Ｎ型ウエル２ｎの上面で延長されてワードラインを構成
している。また、各Ｎ-型領域７ａ、８ａ及び各Ｐ−型
領域１３ａ、１４ａは、いわゆるＬＤＤ(Lightly Doped
Drain)領域を構成している。
【００２６】Ｎ型ＭＯＳトランジスタを形成するＰ型半
導体基板１と、Ｐ型ＭＯＳトランジスタを形成するＮ型
ウエル２ｎとの間には素子分離トレンチ１９が形成され
て、両者間は電気的に絶縁されている。この素子分離ト
レンチ１９は、半導体基板１の表面にエッチングにより
形成されたトレンチ内に酸化膜等の絶縁物が埋め込まれ
て構成されている。
【００２７】ゲート電極１０、１６等の表面は、ＣＶＤ
法等で形成された酸化膜、ＢＳＧ(Boron-Silicate Glas
s)膜、ＰＳＧ(Phospho-Silicate Glass)膜、ＢＰＳＧ(B
oron-Phospho-Silicate Glass)膜等からなる第１層間絶
縁膜２０で覆われている。この第１層間絶縁膜２０の、
ＭＯＳトランジスタ３、４のＮ型ソース領域７及びＭＯ
Ｓトランジスタ５、６のＰ型ソース領域１３の表面には
各々コンタクトホール２１ａ、２２ａが形成されて、同
ホール２１ａ、２２ａ内には各々ソース電極となるタン
グステン（Ｗ）プラグ２３ａ、２４ａが形成されてい
る。同様にして、第１層間絶縁膜２０の、ＭＯＳトラン
ジスタ３、４のＮ型ドレイン領域８及びＭＯＳトランジ
スタ５、６のＰ型ドレイン領域１４の表面には各々コン
タクトホール２１ｂ、２２ｂが形成されて、同ホール２
１ｂ、２２ｂ内には各々ドレイン電極となるＷプラグ２
３ｂ、２４ｂが形成されている。
【００２８】Ｗプラグ２３ａ、２３ｂ及びＷプラグ２４
ａ、２４ｂ等の表面は、ＣＶＤ法等で形成された酸化
膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜等からなる第２層
間絶縁膜２６で覆われている。そして、この第２層間絶
縁膜２６にはビアホール２７ａ、２７ｂが形成されて、
同ビアホール２７ａ、２７ｂ内には各々Ｗプラグ２３ａ
とコンタクトするようにＷプラグ２８ａが、Ｗプラグ２
４ａとコンタクトするようにＷプラグ２８ｂが形成され
ている。第２層間絶縁膜２６上には、接地電位を与える
第１金属配線２９ａがＷプラグ２８ａと、また中間配線
２９ｂがＷプラグ２８ｂとコンタクトするように形成さ
れている。
【００２９】第１金属配線２９ａ等の表面は、ＣＶＤ法
等で形成された酸化膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ
膜等からなる第３層間絶縁膜３０で覆われている。そし
て、この第３層間絶縁膜３０にはビアホール３１が形成
されて、同ホール３１内には中間配線２９ｂとコンタク
トするようにＷビアプラグ３２が形成されている。第３
層間絶縁膜３０上には、ビットラインを構成する第２金
属配線３３がＷビアプラグ３２とコンタクトするように
形成されている。一対の駆動用ＭＯＳトランジスタ３、
４及びアドレス選択用ＭＯＳトランジスタ５、６は、そ
れぞれを流れる電流の方向が略直交するように配置され
ている。また、各Ｎ型ＭＯＳトランジスタ３、４及びＰ
型ＭＯＳトランジスタ５、６を構成している、Ｎ型ソー
ス領域７及びドレイン領域８、Ｐ型ソース領域１３及び
ドレイン領域１４を含む活性領域は略長方形状に形成さ
れている。
【００３０】ここで、Ｎ型ＭＯＳトランジスタからなる
一対の駆動用ＭＯＳトランジスタ３、４のしきい電圧値
Ｖｔｈｎは、同ＭＯＳトランジスタ３、４のチャネル領
域にしきい電圧値設定層３４が形成されることにより、
Ｐ型ＭＯＳトランジスタからなる一対のアドレス選択用
ＭＯＳトランジスタ５、６のしきい電圧値Ｖｔｈｐより
も、絶対値で大きくなるように設定されている。（｜Ｖ
ｔｈｎ｜＞｜Ｖｔｈｐ｜） このため、同ＭＯＳトラン
ジスタ３、４の製造に際しては、後述するように予めＮ
型半導体基板１の表面にしきい電圧値を、上述の関係を
満足するように設定するためのＰ型不純物のイオン打ち
込みが行われる。
【００３１】このように同ＭＯＳトランジスタ３、４の
しきい電圧値を設定するのは、負荷素子を不要にしたＳ
ＲＡＭにおいて、電源電位と接地電位との２種類の電位
以外の第３の電位を用いなくともメモリセルに記憶され
ているデータを保持できるようにするためである。すな
わち、上述したような関係を満足することにより、アド
レス選択用ＭＯＳトランジスタ５、６のリーク電流ＩＬ
ｐを、駆動用ＭＯＳトランジスタ３、４のリーク電流Ｉ
Ｌｎよりも大きくすることができる。（ＩＬｐ＞ＩＬ
ｎ） これによって、待機時にアドレス選択用ＭＯＳトランジ
スタ５、６のゲート電極に電源電位を与えたとき、同ト
ランジスタ５、６にサブスレショルド電流を流すことに
より電荷消失を補償することができるので、駆動用トラ
ンジスタ３、４の出力ノードを電源電位に保つことがで
きる。この結果、メモリセルの電荷消失を補償すること
ができるので、データを保持することができる。
【００３２】また、Ｎ型ＭＯＳトランジスタからなる一
対の駆動用ＭＯＳトランジスタ３、４及びＰ型ＭＯＳト
ランジスタからなる一対のアドレス選択用ＭＯＳトラン
ジスタ５、６により構成されるメモリセルの周囲には、
Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを
含んだ周辺回路が形成されている。この周辺回路では、
通常、高速動作と待機時の低スタンバイ電流とを両立さ
せるために、上述のＮ型及びＰ型ＭＯＳトランジスタの
しきい電圧値は略等しく設定されている。ここで、上述
のＮ型ＭＯＳトランジスタからなる駆動用ＭＯＳトラン
ジスタ３、４のしきい電圧値は、周辺回路のＮ型ＭＯＳ
トランジスタのそれよりも大きく設定されている
【００３３】次に、図４乃至図２０を参照して、この例
の半導体記憶装置の製造方法について工程順に説明す
る。まず、図４に示すように、予め素子分離トレンチ１
９を形成したＰ型半導体基板１を用いて、熱酸化法によ
り膜厚が略１５ｎｍの酸化膜３６を形成する。なお、同
半導体基板１の中央部から右側領域にはメモリセルを形
成し、同中央部から左側領域には周辺回路を形成するも
のとする。続いて、メモリセルの一対のアドレス選択用
ＭＯＳトランジスタとなるＰ型ＭＯＳトランジスタを形
成する領域、及び周辺回路のＰ型ＭＯＳトランジスタを
形成する領域をフォトレジスト膜３７でマスクする。続
いて、Ｐ型不純物としてボロン（Ｂ）を用いて、まずエ
ネルギーが略１２０Ｋｅｖでドーズ量が略４×１０12／
ｃｍ2の条件でイオン打ち込みした後、同不純物を用い
てエネルギーが略３０Ｋｅｖでドーズ量が略５×１０12
／ｃｍ2の条件でイオン打ち込みして、Ｐ型ウエル２ｐ
を形成する。
【００３４】次に、図５に示すように、Ｐ型半導体基板
１のＮ型ＭＯＳトランジスタを形成する領域をフォトレ
ジスト膜３８でマスクする。続いて、Ｎ型不純物として
リン（Ｐ）を用いて、エネルギーが略３００Ｋｅｖでド
ーズ量が略４×１０12／ｃｍ 2の条件でイオン打ち込み
した後、Ｎ型不純物として砒素（Ａｓ）を用いて、エネ
ルギーが略１００Ｋｅｖでドーズ量が略５×１０12／ｃ
ｍ2の条件でイオン打ち込みして、Ｎ型ウエル２ｎを形
成する。この時点で、Ｐ型ウエル２ｐとＮ型ウエル２ｎ
との不純物濃度は、各ウエル２ｐ、２ｎ内に形成される
Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのし
きい電圧値が略等しくなるように設定されている。
【００３５】次に、図６に示すように、Ｐ型半導体基板
１のメモリセルの一対の駆動用ＭＯＳトランジスタを形
成する領域を除いた全面をフォトレジスト膜３９でマス
クする。続いて、Ｐ型不純物としてボロンを用いて、エ
ネルギーが略３０Ｋｅｖでドーズ量が略２×１０12／ｃ
ｍ2の条件でイオン打ち込みして、しきい電圧値設定層
３４を形成する。これによって、一対の駆動用ＭＯＳト
ランジスタを構成するＮ型ＭＯＳトランジスタの形成領
域のみに予めボロンを打ち込んで、この後の工程で形成
されるＮ型ＭＯＳトランジスタのしきい電圧値（Ｖｔｈ
ｎ）を、一対のアドレス選択用ＭＯＳトランジスタを構
成するＰ型ＭＯＳトランジスタのそれ（Ｖｔｈｐ）より
も大きくなるように設定（調整）する。
【００３６】次に、図７に示すように、フォトレジスト
膜３９を除去した後、酸化膜３６上にＣＶＤ法等で膜厚
が略２００ｎｍの多結晶シリコン膜を形成した後、フォ
トリソグラフィ法で不要部を除去して、Ｎ型ＭＯＳトラ
ンジスタのゲート電極１０及びＰ型ＭＯＳトランジスタ
のゲート電極１６を形成する。
【００３７】次に、図８に示すように、Ｐ型半導体基板
１のＰ型ＭＯＳトランジスタを形成する領域をフォトレ
ジスト膜４０でマスクする。続いて、Ｎ型不純物として
Ａｓを用いて、エネルギーが略２０Ｋｅｖでドーズ量が
略３×１０13／ｃｍ2 の条件でイオン打ち込みして、Ｎ
型ＭＯＳトランジスタのＮ型ソース領域及びドレイン領
域のＬＤＤ領域となるＮ−型領域７ａ及びＮ−型領域８
ａを形成する。これらの領域７ａ、８ａはゲート電極１
０によるセルフアラインによって形成される。
【００３８】次に、図９に示すように、Ｐ型半導体基板
１のＮ型ＭＯＳトランジスタを形成する領域をフォトレ
ジスト膜４１でマスクする。続いて、Ｐ型不純物として
フッ化ボロン（ＢＦ2）を用いて、エネルギーが略１０
Ｋｅｖでドーズ量が略１×１０13／ｃｍ2の条件でイオ
ン打ち込みして、Ｐ型ＭＯＳトランジスタのＰ型ソース
領域及びドレイン領域のＬＤＤ領域となるＰ−型領域１
３ａ及びＰ−型領域１４ａを形成する。これらの領域１
３ａ、１４ａはゲート電極１６によるセルフアラインに
よって形成される。
【００３９】次に、図１０に示すように、フォトレジス
ト膜４１を除去した後、全面にＣＶＤ法等で酸化膜等の
絶縁膜を形成した後、フォトリソグラフィ法で不要部を
除去して、ゲート絶縁膜９、ゲート電極１０、ゲート絶
縁膜１５及びゲート電極１６を、またゲート電極１０、
１６の側面にそれぞれ絶縁膜スペーサ１１、１７を形成
する。この絶縁膜スペーサ１１、１７の形成は、この後
の工程で行われる不純物のイオン打ち込みからゲート絶
縁膜９、１５を保護したり、あるいはゲートとソース及
びドレインとの間に形成される絶縁容量を減少させるこ
と等を目的として行われる。
【００４０】次に、図１１に示すように、Ｐ型半導体基
板１のＰ型ＭＯＳトランジスタを形成する領域をフォト
レジスト膜４２でマスクする。続いて、Ｎ型不純物とし
てＡｓを用いて、エネルギーが略５０Ｋｅｖでドーズ量
が略３×１０15／ｃｍ2の条件でイオン打ち込みして、
Ｎ型ＭＯＳトランジスタのゲート電極１０の両側にＮ ＋
型領域７ｂ及びＮ＋型領域８ｂを形成する。これによっ
て、Ｎ−型領域７ａとＮ＋型領域７ｂとからなるＮ型ソ
ース領域７及びＮ−型領域８ａとＮ＋型領域８ｂとから
なるＮ型ドレイン領域８が、Ｎ型トランジスタの活性領
域として形成される。
【００４１】次に、図１２に示すように、Ｐ型半導体基
板１のＮ型ＭＯＳトランジスタを形成する領域をフォト
レジスト膜４３でマスクする。続いて、Ｐ型不純物とし
てボロンを用いて、エネルギーが略５Ｋｅｖでドーズ量
が略３×１０15／ｃｍ2の条件でイオン打ち込みして、
Ｐ型ＭＯＳトランジスタのゲート電極１６の両側にＰ ＋
型領域１３ｂ及びＰ＋型領域１４ｂを形成する。これに
よって、Ｐ−型領域１３ａとＰ＋型領域１３ｂとからな
るＰ型ソース領域１３及びＰ−型領域１４ａとＰ＋型領
域１４ｂとからなるＰ型ドレイン領域１４が、Ｐ型トラ
ンジスタの活性領域として形成される。
【００４２】次に、図１３に示すように、フォトレジス
ト４３を除去することにより、Ｐ型半導体基板１のメモ
リセルに、Ｎ型ＭＯＳトランジスタからなる一対の駆動
用ＭＯＳトランジスタ３、４及びＰ型ＭＯＳトランジス
タからなる一対のアドレス選択用ＭＯＳトランジスタ
５、６の主要部が形成される。なお、同Ｎ型ＭＯＳトラ
ンジスタ及びＰ型ＭＯＳトランジスタは、紙面の都合で
各々１個のみ示している。同様にして、周辺回路にＮ型
ＭＯＳトランジスタ４５及びＰ型ＭＯＳトランジスタ４
６が形成される。
【００４３】次に、図１４に示すように、Ｐ型ＭＯＳト
ランジスタのＰ型ソース領域１３のＰ＋型領域１３ｂの
表面に窓開けを行った後、全面にＣＶＤ法等で酸化膜、
ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜等からなる第１層間絶
縁膜２０を形成する。
【００４４】次に、図１５に示すように、ＭＯＳトラン
ジスタ５、６のＰ型ソース領域１３の表面及びＰ型ドレ
イン領域１４の表面にコンタクトホール２２ａ、２２ｂ
を形成する。なお、同時に、ＭＯＳトランジスタ３、４
のＮ型ソース領域７の表面及びＮ型ドレイン領域８の表
面にもコンタクトホール２１ａ、２１ｂ（図２参照）を
形成するが、紙面の都合で図時を省略している。続い
て、Ｐ型不純物としてＢＦ2を用いて、エネルギーが略
２０Ｋｅｖでドーズ量が略５×１０14／ｃｍ2の条件で
イオン打ち込みして、Ｐ型ソース領域１３及びＰ型ドレ
イン領域１４に高濃度コンタクト領域を形成する。
【００４５】次に、図１６に示すように、Ｐ型半導体基
板１のＰ型ＭＯＳトランジスタを形成する領域をフォト
レジスト膜４４でマスクする。続いて、Ｎ型ＭＯＳトラ
ンジスタ３、４のＮ型ソース領域７の表面及びＮ型ドレ
イン領域８の表面にコンタクト領域を形成するために、
Ｎ型不純物としてリンを用いて、エネルギーが略４０Ｋ
ｅｖでドーズ量が略２×１０15／ｃｍ2の条件でイオン
打ち込みする。すなわち、各コンタクトホール２１ａ、
２１ｂ内にイオン打ち込みするが、紙面の都合でコンタ
クト領域の図示を省略している。この工程のリンのドー
ズ量は、図１５の工程のボロンのドーズ量よりも高いの
で、ボロンは完全に補償されて高濃度Ｎ型コンタクト領
域が形成される。
【００４６】次に、図１７に示すように、第１層間絶縁
膜２０のコンタクトホール２２ａ、２２ｂ内に、ＣＶＤ
法等でＷを埋め込むことにより、Ｗプラグ２４ａ、２４
ｂを形成する。なお、同時に、コンタクトホール２１
ａ、２１ｂ内にもＷプラグ２３ａ、２３ｂ（図２参照）
を形成するが、紙面の都合で図時を省略している。
【００４７】次に、図１８に示すように、全面にＣＶＤ
法等で酸化膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜等から
なる第２層間絶縁膜２６を形成した後、フォトリソグラ
フィ法によりビアホール２７ａ、２７ｂを形成する。続
いて、同ビアホール２７ａ、２７ｂ内にＣＶＤ法等でＷ
を埋め込むことにより、各々Ｗプラグ２８ａ、２８ｂを
形成する。
【００４８】次に、図１９に示すように、全面にＣＶＤ
法等でＷ膜を形成した後、フォトリソグラフィ法により
不要部を除去して、Ｗプラグ２８ａとコンタクトするよ
うに接地電位を与える第１金属配線２９ａ、及びＷプラ
グ２８ｂをビット線に接続するための中間配線２９ｂを
形成する。
【００４９】次に、図２０に示すように、全面にＣＶＤ
法等で酸化膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜等から
なる第３層間絶縁膜３０を形成した後、ビアホール３１
を形成する。続いて、ビアホール３１内にＣＶＤ法等で
Ｗを埋め込むことにより、中間配線２９ｂとコンタクト
するＷプラグ３２を形成する。続いて、第３層間絶縁膜
３０上にビットラインを構成する第２金属配線３３をＷ
ビアプラグ３２とコンタクトするように形成することに
より、この例の半導体記憶装置が製造される。
【００５０】この例の半導体記憶装置において、前述し
たように（｜Ｖｔｈｎ｜＞｜Ｖｔｈｐ｜）の関係を満足
させるには、２つの方法が考えられる。第１の方法は、
図６の工程で説明したように、メモリセルの駆動用ＭＯ
Ｓトランジスタを構成するＮ型ＭＯＳトランジスタの形
成領域のみに予めボロンを打ち込んでしきい電圧値設定
層３４を形成して、Ｎ型ＭＯＳトランジスタのしきい電
圧値（Ｖｔｈｎ）を高くする方法である。第２の方法
は、図示はしていないが、アドレス選択用ＭＯＳトラン
ジスタを構成するＰ型ＭＯＳトランジスタの形成領域の
みに予めボロンを打ち込んで、Ｎ型ＭＯＳトランジスタ
のしきい電圧値（Ｖｔｈｐ）を低くする方法である。
【００５１】図２１及び図２２は、各々上述の第１及び
第２の方法によって得られたメモリセルのスタテックノ
イズマージン特性を示している。図２１において、横軸
は駆動用ＭＯＳトランジスタとなるＮ型ＭＯＳトランジ
スタのしきい電圧値を、縦軸はスタテックノイズマージ
ンを示している。このとき、しきい電圧は略−４．０Ｖ
に設定した。また、図２２において、横軸は同様に駆動
用ＭＯＳトランジスタとなるＰ型ＭＯＳトランジスタの
しきい電圧値を、縦軸はスタテックノイズマージンを示
している。このときの、しきい電圧は略４．０Ｖに設定
した。図２１及び図２２において、特性Ａは、駆動用Ｍ
ＯＳトランジスタのチャネル幅とアドレス選択用トラン
ジスタのそれとの比率を略１：１に設定した場合を、特
性Ｂは同じく２：１に設定した場合を示している。各図
とも、特性Ｂの方が特性Ａよりもスタテックノイズマー
ジンに余裕があることを示している。
【００５２】ここで、チャネル幅の比はメモリセルの面
積に影響する。上述のようにチャネル幅の比を１：１に
設定した場合は、メモリセルの面積を最小になるように
設計できるのに対して、その比が大きくなると駆動用Ｍ
ＯＳトランジスタの面積を大きく設計せざるを得ないの
で、メモリセルの面積が増加するという欠点が生ずる。
メモリを量産する場合に歩留を悪化させないためには、
一般に、略３００ｍＶ以上のスタテックノイズマージン
を確保することが条件といわれているが、図２１及び図
２２から明らかなように、特性Ａのようにチャネル幅の
比が１：１の場合でも、ＶｔｈｎとＶｔｈｐとの絶対値
の差が０．５Ｖ以下（｜Ｖｔｈｎ｜−｜Ｖｔｈｐ｜＜
０．５）であれば、メモリセルの安定性には問題がない
ことが理解される。また、さらにメモリセルに安定性を
持たせるためには、特性Ｂにより近い状態に、すなわち
駆動用ＭＯＳトランジスタのチャネル幅をアドレス用Ｍ
ＯＳトランジスタの１．５〜２．０倍に大きくとれば良
い。しかしながら、この範囲は０．７〜２．０倍に選ん
でも実用上十分な効果が得られる。このように、メモリ
セルの安定性とセル面積とはトレードオフの関係にあ
り、用途に応じて適当なチャネル幅の比としきい電圧値
を選択することが望ましい。
【００５３】また、駆動用ＭＯＳトランジスタのしきい
電圧値を、アドレス選択用ＭＯＳトランジスタのそれよ
りも０．１〜０．６Ｖ大きくなるように設定されていれ
ば、望ましい効果を得ることができる。上述のしきい電
圧値の範囲は、両ＭＯＳトランジスタのオフ電流で比較
すると、駆動用ＭＯＳトランジスタのオフ電流をアドレ
ス選択用ＭＯＳトランジスタのそれよりも１桁から５桁
ほど小さく設定することに相当する。すなわち、駆動用
ＭＯＳトランジスタのソースとゲートとが略同電位のと
きに流れるドレイン電流（オフ電流）が、アドレス選択
用ＭＯＳトランジスタのそれよりも１０〜１０００００
分の１小さくなるように設定されていれば望ましい効果
が得られる。
【００５４】また、図２１と図２２とを比較すると明ら
かなように、相対的に前者の方がスタテックノイズマー
ジンに余裕があることが理解できる。ここで、今後益々
微細化される（例えばゲート長が０．２５μｍ以下）ロ
ジック製品では、周辺回路のしきい値は比較的低く設定
される（例えば０．４Ｖ以下）傾向にあり、このことを
考慮するとメモリセルを安定に動作させるには、スタテ
ックノイズマージンに余裕があることが有利になる。し
たがって、第１の方法により、Ｎ型ＭＯＳトランジスタ
のしきい電圧値（Ｖｔｈｎ）を高くすることにより、上
述の関係を満足させることが望ましい。
【００５５】図２３は、周辺回路の構成を示す回路図で
ある。同周辺回路は、メモリセル７０にデータを書き込
む書き込み部４７と、メモリセル７０と、ビット線に接
続された全てのメモリセルが非選択のときにビット線に
電源電位を供給しておくビット線プリチャージ部４８
と、メモリセル７０から読み出したデータを増幅してバ
スラインに転送するセンスアンプ４９とを含んでいる。
【００５６】同書き込み部４７は、インバータ５０と、
例えばＮ型ＭＯＳトランジスタからなるトランスファゲ
ートトランジスタＱ４、Ｑ５とから構成されている。同
ビット線プリチャージ部４８は、Ｐ型ＭＯＳトランジス
タからなるトランスファゲートトランジスタＱ１〜Ｑ３
から構成されている。同トランスファゲートトランジス
タＱ１〜Ｑ３は、電源電位を完全にビット線に伝えると
いう役割を担うので、Ｎ型ＭＯＳトランジスタを用いた
場合は、ゲート・ソース間の電位差がなくなるので、そ
の役割を担うことができない。同センスアンプ４９は、
例えばカレント・ミラー型アンプ等の増幅回路によって
構成されている。なお、周辺回路を構成している各トラ
ンジスタは、全て前述したしきい値に設定されている。
また、電源電圧は２．５Ｖに設定されている。
【００５７】次に、図２４の動作波形を参照して、周辺
回路の動作について説明する。書き込み動作は、ビット
線の一方の電位を引き下げることによってメモリセル７
０のデータを反転させる。読み出し時にビット線に出力
される信号は、ビット線プリチャージ部４８のトランス
ファゲートトランジスタＱ１〜Ｑ３がＰ型ＭＯＳトラン
ジスタから構成されているため、低電位側の信号が接地
電位まで下がらないので、センスアンプ４９によって増
幅されてバスラインに信号を出力する。
【００５８】図２４で、横軸は時間（ｓｅｃ）、縦軸は
電圧（ｖｏｌｔ）を示し、全ての信号振幅は略１．８Ｖ
を示している。同図は、プリチャージ、「０」書き込
み、プリチャージ、「０」読み出し、プリチャージ、
「１」書き込み、プリチャージ、「１」読み出し、の順
に動作している様子を示している。まず、プリチャージ
中には、プリチャージ制御信号ＰＤＬには「Ｈｉｇｈ］
が出力され、対になる２本のビット線はどちらも電源電
位になり、書き込み制御信号ＷＳには「Ｌｏｗ」、ワー
ド線ＳＷＬには「Ｈｉｇｈ］が出力され、書き込み部４
７もメモリセル７０もビット線から切り離された状態に
ある。
【００５９】書き込み動作時には、ＰＤＬが「Ｈｉｇ
ｈ］となってビット線プリチャージ部４８を電源から切
り離すと、略同時にワード線に「Ｌｏｗ」が入力されて
メモリセル７０がビット線と接続される。また、ＷＳが
「Ｈｉｇｈ］となり入力信号ＩＮに入力された信号がＭ
ＯＳトランジスタＱ５を介して、またその反転信号がＭ
ＯＳトランジスタＱ４を介してビット線及びメモリセル
７０に伝達される。
【００６０】読み出し時には、ＰＤＬが「Ｈｉｇｈ］と
なってビット線をビット線プリチャージ部４８から切り
離すと、略同時にワード線に「Ｌｏｗ」が入力され、特
定のメモリセルが選択されてビットと接続される。ここ
までは書き込み動作と同じだが、ＷＳは「Ｈｉｇｈ］の
ままなので、書き込み部４７は切り離された状態で、ビ
ット線にメモリセル７０の電位が出力された状態とな
る。具体的には、メモリセル７０内のオン状態にある駆
動用ＭＯＳトランジスタを介して片方のビット線を接地
電位に接続する。このとき、波形からも明らかなよう
に、低電位側のビット線電位は接地電位まで下がらな
い。これは、メモリセルのワード線がＰ型ＭＯＳトラン
ジスタから構成されているからであるが、この相補信号
をセンスアンプ４９で増幅してデータバスに出力するの
で特に問題が生じない。
【００６１】以上の全ての動作状態で、メモリセル内接
点対の電位は、電源電位〜接地電位のフルスイング信号
が保たれている。これにより、十分なソフトエラー耐性
を得ることができる。また、この例のメモリセルを用い
る場合、動作波形に示したように一定サイクルでプリチ
ャージ動作にすることが必要である。なぜなら、書き込
みや読み出しの状態が続くとビット線の一方が電源電位
よりも低くなっているため、同じビット線に接続されて
いる（他のワード線に接続された）非選択セルの「Ｈｉ
ｇｈ］電位を維持できなくなるためである。特に、書き
込み状態が恒久的に続くと、アドレス選択用トランジス
タのリーク電流によって低電位側のビット線に接続され
た非選択セルの「Ｈｉｇｈ］電位が下がって、全てのセ
ルデータが破壊されてしまうことになる。このときに低
下したメモリセル内接点の電位は、略同じ時間のプリチ
ャージで回復するので、動作サイクル中の半分の時間を
プリチャージ期間に当てるのが望ましい。
【００６２】このように、この例の構成によれば、負荷
素子を不要にした構成のＳＲＡＭのメモリセルにおい
て、Ｎ型ＭＯＳトランジスタからなる一対の駆動用ＭＯ
Ｓトランジスタ３、４のしきい電圧値（Ｖｔｈｎ）を、
Ｐ型ＭＯＳトランジスタからなる一対のアドレス選択用
ＭＯＳトランジスタ５、６のそれ（Ｖｔｈｐ）よりも大
きくなるように設定したので、第３の電位を用いること
なく通常の電源電位と接地電位との２種類の電位を用い
るだけで、メモリセルのデータを保持することができ
る。
【００６３】すなわち、上述のように（｜Ｖｔｈｎ｜＞
｜Ｖｔｈｐ｜）の関係を満足させることにより、アドレ
ス選択用ＭＯＳトランジスタ５、６のリーク電流ＩＬｐ
と、駆動用ＭＯＳトランジスタ３、４のリーク電流ＩＬ
ｎとの関係を（ＩＬｐ＞ＩＬｎ）に設定することができ
る。この結果、待機時に同ＭＯＳトランジスタ５、６の
ゲート電極に電源電位を与えたとき、同ＭＯＳトランジ
スタ５、６にサブスレショルド電流を流すことにより電
荷消失を補償することができるので、駆動用トランジス
タ３、４の出力ノードを電源電位に保つことにより、メ
モリセルのデータを保持することができる。また、２種
類の電位を用いるだけで第３の電位を不要にしたことに
より、ＳＲＡＭの周辺回路を複雑にすることがなくな
る。
【００６４】◇第２実施例 図２５は、この発明の第２実施例である半導体記憶装置
の構成を示す平面図、図２６は図２５のＸ−Ｘ矢視断面
図、図２７は図２５のＹ−Ｙ矢視断面図である。この例
の半導体記憶装置の構成が、上述した第１実施例の構成
と大きく異なるところは、駆動用ＭＯＳトランジスタと
アドレス選択用トランジスタとの配置を変更するように
した点である。この例の半導体記憶装置は、図２５乃至
図２７に示すように、Ｎ型ＭＯＳトランジスタからなる
一対の駆動用ＭＯＳトランジスタ１０３、１０４を構成
している活性領域であるＮ型ソース領域１０７及びドレ
イン１０８は、Ｐ型半導体基板１にそれぞれ一直線状に
配置されている。一方、Ｐ型ＭＯＳトランジスタからな
る一対のアドレス選択用ＭＯＳトランジスタ１０５、１
０６を構成している活性領域であるＰ型ソース領域１１
３及びドレイン１１４は、Ｐ型半導体基板１にそれぞれ
並行に配置されている。
【００６５】特に、駆動用ＭＯＳトランジスタ１０３、
１０４の活性領域であるＮ型ソース領域１０７及びドレ
イン１０８を、上述したように一直線状に配置すること
により、一対の駆動用ＭＯＳトランジスタ１０３、１０
４をバランスよく配置できるので、その特性を略一致さ
せることができるようになる。これにより、メモリセル
の特性を決定する駆動用ＭＯＳトランジスタ１０３、１
０４の特性のばらつきを防止できるようになる。
【００６６】駆動用ＭＯＳトランジスタ１０３、１０４
のドレイン電極となるＷプラグ２３ｂによってゲート電
極１０とＮ型ドレイン領域８とが接続され、また、アド
レス選択用ＭＯＳトランジスタ１０５、１０６のドレイ
ン電極となるＷプラグ２４ｂによってゲート電極１０と
Ｐ型ドレイン領域１４とが接続されている。Ｗプラグ２
３ａ、２３ｂ及びＷプラグ２４ａ、２４ｂ上にはＷ等か
らなる局所配線２５によって駆動用ＭＯＳトランジスタ
１０４のドレイン接点とアドレス選択用ＭＯＳトランジ
スタ１０５のドレイン接点とが接続されている。また、
この局所配線２５は、上層配線との中継として駆動用Ｍ
ＯＳトランジスタ１０３のドレイン接点とアドレス選択
用ＭＯＳトランジスタ１０６のドレイン接点とも接続し
ている。また、この局所配線２５の表面はＣＶＤ法等で
形成された酸化膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜等
からなる第２層間絶縁膜２６で覆われている。これ以外
は、上述した第１実施例と略同様であるので、図２５乃
至図２７において、図１乃至図３と対応する各部には、
同一の番号を付してその説明を省略する。
【００６７】このように、この例の構成によっても、第
１実施例において述べたのと略同様の効果を得ることが
できる。加えて、この構成によれば、一対の駆動用ＭＯ
Ｓトランジスタの特性をばらつきなく形成することがで
きる。
【００６８】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、ＭＯＳ
トランジスタに限らず、酸化物（Oxide）に代えて、窒
素物（Nitride）あるいは酸化物と窒化物との二重膜等
を用いるようにしたＭＩＳ(Metal Insulator Semicondu
ctor)トランジスタに適用することができる。
【００６９】また、半導体基板あるいは各半導体領域の
導電型は、Ｎ型とＰ型とを逆にしてもよい。すなわち、
駆動用ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに
より構成し、アドレス選択用ＭＯＳトランジスタをＮ型
ＭＯＳトランジスタにより構成するようにしてもよい。
この場合には、メモリセルのデータを保持するには、駆
動用ＭＯＳトランジスタの出力ノードを接地電位に保つ
ようにする。また、ＭＯＳトランジスタのしきい電圧値
を設定する方法あるいは工程は、実施例に示した条件に
限らず、必要に応じて変更が可能である。
【００７０】
【発明の効果】以上説明したように、この発明の半導体
記憶装置によれば、一対の駆動用ＭＩＳトランジスタの
しきい電圧値を、一対のアドレス選択用ＭＩＳトランジ
スタのそれよりも大きくなるように設定したので、第３
の電位を用いることなく通常の電源電位と接地電位との
２種類の電位を用いるだけで、メモリセルのデータを保
持することができる。したがって、負荷素子を不要にし
ても電源構成を複雑にすることも、スタンバイ電流を増
加させることもなくなる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体記憶装置の
構成を示す平面図である。
【図２】図１のＸ−Ｘ矢視断面図である。
【図３】図１のＹ−Ｙ矢視断面図である。
【図４】同半導体記憶装置の製造方法を工程順に示す工
程図である。
【図５】同半導体記憶装置の製造方法を工程順に示す工
程図である。
【図６】同半導体記憶装置の製造方法を工程順に示す工
程図である。
【図７】同半導体記憶装置の製造方法を工程順に示す工
程図である。
【図８】同半導体記憶装置の製造方法を工程順に示す工
程図である。
【図９】同半導体記憶装置の製造方法を工程順に示す工
程図である。
【図１０】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図１１】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図１２】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図１３】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図１４】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図１５】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図１６】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図１７】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図１８】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図１９】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図２０】同半導体記憶装置の製造方法を工程順に示す
工程図である。
【図２１】同半導体記憶装置を製造する望ましい条件を
確認するための、Ｎ型ＭＯＳトランジスタのしきい電圧
値対スタテックノイズマージンとの関係を示す特性図で
ある。
【図２２】同半導体記憶装置を製造する望ましい条件を
確認するための、Ｐ型ＭＯＳトランジスタのしきい電圧
値対スタテックノイズマージンとの関係を示す特性図で
ある。
【図２３】同半導体記憶装置の周辺回路の構成を示す回
路図である。
【図２４】同周辺回路の動作波形図である。
【図２５】この発明の第２実施例である半導体記憶装置
の構成を示す平面図である。
【図２６】図２５のＸ−Ｘ矢視断面図である。
【図２７】図２５のＹ−Ｙ矢視断面図である。
【図２８】従来の半導体記憶装置を示す回路図である。
【図２９】従来の半導体記憶装置を示す回路図である。
【図３０】従来の半導体記憶装置を示す回路図である。
【符号の説明】
１ Ｐ型半導体基板 ２ｐ Ｐ型ウエル ２ｎ Ｎ型ウエル ３、４、１０３、１０４ 駆動用ＭＯＳトランジス
タ(Ｎ型ＭＯＳトランジスタ) ５、６、１０５、１０６ アドレス選択用ＭＯＳト
ランジスタ(Ｐ型ＭＯＳトランジスタ) ７、１０７ Ｎ型ソース領域 ８、１０８ Ｎ型ドレイン領域 ７ａ、８ａ Ｎ−型領域 ７ｂ、８ｂ Ｎ＋型領域 ９、１５ ゲート絶縁膜 １０、１６ ゲート電極 １１、１７ 絶縁膜スペーサ １３、１１３ Ｐ型ソース領域 １４、１１４ Ｐ型ドレイン領域 １３ａ、１４ａ Ｐ−型領域 １３ｂ、１４ｂ Ｐ＋型領域 １９ 素子分離トレンチ ２０、２６、３０ 層間絶縁膜 ２１ａ、２１ｂ、２２ａ、２２ｂ コンタクトホー
ル ２３ａ、２３ｂ、２４ａ、２４ｂ、２８ａ、２８ｂ
Ｗプラグ ２５ 局所配線 ２７ａ、２７ｂ、３１ ビアホール ２９ａ 第１金属配線 ２９ｂ 中間配線 ３２ Ｗビアプラグ ３３ 第２金属配線 ３４ しきい電圧値設定層 ３６ 酸化膜 ３７、３８、３９、４０、４１、４３、４４ フォ
トレジスト膜 ４５ 周辺回路のＮ型ＭＯＳトランジスタ ４６ 周辺回路のＰ型ＭＯＳトランジスタ ４７ 書き込み部 ４８ ビット線プリチャージ部 ４９ センスアンプ ５０ インバータ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/11 H01L 21/8244 H01L 27/092 H01L 21/87238

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 一方の入力電極と他方の出力電極、及び
    一方の出力電極と他方の入力電極が、互いに接続され
    た、ともに第１導電型からなる一対の駆動用ＭＩＳトラ
    ンジスタと、これら一対の駆動用ＭＩＳトランジスタの
    前記各出力電極と対応するビットラインとの間に介挿さ
    れるとともに、各入力電極が共通のワードラインに接続
    された、ともに第２導電型からなる一対のアドレス選択
    用ＭＩＳトランジスタとが、第２導電型の半導体基板内
    に形成されている半導体記憶装置であって、 前記各駆動用第１導電型のＭＩＳトランジスタのしきい
    電圧値が、前記各アドレス選択用ＭＩＳトランジスタの
    それよりも０．１〜０．５Ｖ大きくなるように設定され
    ており、 さらに、しきい電圧値が略等しく設定された第１導電型
    及び第２導電型のＭＩＳトランジスタを含んだ周辺回路
    を備えることを特徴とする半導体記憶装置。
  2. 【請求項２】 前記一対の駆動用ＭＩＳトランジスタの
    しきい電圧値が、前記周辺回路の同一導電型のＭＩＳト
    ランジスタのそれよりも大きく設定されていることを特
    徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 一方の入力電極と他方の出力電極、及び
    一方の出力電極と他方の入力電極が、互いに接続され
    た、ともに第１導電型からなる一対の駆動用ＭＩＳトラ
    ンジスタと、これら一対の駆動用ＭＩＳトランジスタの
    前記各出力電極と対応するビットラインとの間に介挿さ
    れるとともに、各入力電極が共通のワードラインに接続
    された、ともに第２導電型からなる一対のアドレス選択
    用ＭＩＳトランジスタとが、第２導電型の半導体基板内
    に形成されている半導体記憶装置であって、 前記各駆動用第１導電型のＭＩＳトランジスタのしきい
    電圧値が、前記各アドレス選択用ＭＩＳトランジスタの
    それよりも０．１〜０．５Ｖ大きくなるように設定され
    ており、かつ、前記一対の駆動用ＭＩＳトランジスタ及
    び前記アドレス選択用ＭＩＳトランジスタは、それぞれ
    を流れる電流の方向が略直交するように配置されている
    ことを特徴とする半導体記憶装置。
  4. 【請求項４】 前記一対の駆動用ＭＩＳトランジスタの
    ソースとゲートとが略同電位のときに、前記各駆動用Ｍ
    ＩＳトランジスタのオフ電流が、前記各アドレス選択用
    ＭＩＳトランジスタのそれよりも１０〜１００００分の
    １小さくなるように設定されていることを特徴とする請
    求項３記載の半導体記憶装置。
  5. 【請求項５】 前記第１導電型がＮ導電型からなる一
    方、前記第２導電型がＰ導電型からなる構成では、記憶
    保持時には、前記各アドレス選択用ＭＩＳトランジスタ
    のゲート電極には電源電位が与えられることを特徴とす
    る請求項３又は４記載の半導体記憶装置。
  6. 【請求項６】 一対のＮ導電型の前記駆動用ＭＩＳトラ
    ンジスタのチャネル幅が、一対のＰ導電型の前記アドレ
    ス選択用ＭＩＳトランジスタのそれよりも０．７〜２．
    ０倍大きくなるように設定されていることを特徴とする
    請求項５記載の半導体記憶装置。
  7. 【請求項７】 前記第１導電型がＰ導電型からなる一
    方、前記第２導電型がＮ導電型からなる構成では、記憶
    保持時、前記各アドレス選択用ＭＩＳトランジスタのゲ
    ート電極には接地電位が与えられることを特徴とする請
    求項３又は４記載の半導体記憶装置。
  8. 【請求項８】 前記一対の駆動用ＭＩＳトランジスタ及
    び前記アドレス選択用ＭＩＳトランジスタを構成する活
    性領域の形状が略長方形であることを特徴とする請求項
    １乃至７のいずれか１に記載の半導体記憶装置。
  9. 【請求項９】 前記一対の駆動用ＭＩＳトランジスタを
    構成する活性領域がそれぞれ一直線状に配置される一
    方、前記一対のアドレス選択用ＭＩＳトランジスタを構
    成する活性領域がそれぞれに並行に配置されていること
    を特徴とする請求項８記載の半導体記憶装置。
  10. 【請求項１０】 一方の入力電極と他方の出力電極、及
    び一方の出力電極と他方の入力電極が、互いに接続され
    た、ともに第１導電型からなる一対の駆動用ＭＩＳトラ
    ンジスタと、これら一対の駆動用ＭＩＳトランジスタの
    前記各出力電極と対応するビットラインとの間に介挿さ
    れるとともに、各入力電極が共通のワードラインに接続
    された、ともに第２導電型からなる一対のアドレス選択
    用ＭＩＳトランジスタとが、第２導電型の半導体基板内
    に形成されている半導体記憶装置の製造方法であって、 前記各駆動用ＭＩＳトランジスタを形成するために、予
    め形成された第２導電型のウエル内に、前記各アドレス
    選択用ＭＩＳトランジスタを形成するために、第１導電
    型のウエルを形成するウエル形成工程と、 前記第１導電型のウエルを除いた領域に第２導電型の不
    純物を導入して、前記各駆動用ＭＩＳトランジスタのし
    きい電圧値が前記各アドレス選択用ＭＩＳトランジスタ
    のそれよりも大きくなるように調整するしきい電圧値調
    整工程と、 前記半導体基板表面にゲート絶縁膜を介してゲート電極
    を形成した後、該ゲート電極をマスクとしたセルフアラ
    インにより前記半導体基板内に第１導電型の不純物を導
    入して、第１導電型のソース領域及びドレイン領域を形
    成する駆動用ＭＩＳトランジスタ形成工程と、 前記第１導電型のウエルにゲート絶縁膜を介してゲート
    電極を形成した後、該ゲート電極をマスクとしたセルフ
    アラインにより前記ウエル内に第２導電型の不純物を導
    入して、第２導電型のソース領域及びドレイン領域を形
    成する各アドレス選択用ＭＩＳトランジスタ形成工程
    と、 前記各アドレス選択用ＭＩＳ型トランジスタ及び前記駆
    動用ＭＩＳトランジスタの表面を覆うように層間絶縁膜
    を形成する層間絶縁膜形成工程と、 前記層間絶縁膜に開口部を形成する開口部形成工程と、 前記開口部を通じて前記ソース領域又はドレイン領域と
    接続される導電層を形成する導電層形成工程と、 を含むことを特徴とする半導体記憶装置の製造方法。
  11. 【請求項１１】 前記しきい電圧値調整工程における前
    記第２導電型の不純物の導入をイオン打ち込み法により
    行うことを特徴とする請求項１１記載の半導体記憶装置
    の製造方法。
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