KR0178396B1 - 스태틱 랜덤 액세스 메모리용 셀 - Google Patents

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KR0178396B1 KR1019910021014A KR910021014A KR0178396B1 KR 0178396 B1 KR0178396 B1 KR 0178396B1 KR 1019910021014 A KR1019910021014 A KR 1019910021014A KR 910021014 A KR910021014 A KR 910021014A KR 0178396 B1 KR0178396 B1 KR 0178396B1
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Abstract

본 발명은 스태틱 메모리에 있어서, 메모리 셀을 구성하는 액세스 트랜지스터와 플립·플롭의 사이에 저항소자를 배설함으로써, 메모리 셀 레이쇼유를 개선하고, 데이타 독출 시의 데이타 보존 능력을 높인다. 또, 액세스 트랜지스터의 임계 전압을 낮추어도, 메모리 셀 레이쇼우를 크게 할 수 있어서, 최저 동작 전압을 낮추어, 전원 전압에 대한 동작 여유를 크게 할 수 있고, 또 동시에 소프트 에러 내성(耐性)도 향상시킨다.
또, 본 발명의 스태틱 RAM의 메모리 셀은 저항소자에 의해 메모리 셀 레이쇼우가 향상되므로 액세스 트랜지스터의 전류 구동 능력을 드라이브 트랜지스터에 대해 작게 설정하는 필요성이 낮아지고, 그 결과 메모리 셀의 크기를 축소화할 수 있게 된다. 또 저항 소자에 의해 메모리 셀에서의 소비 전류도 낮출 수 있다.

Description

스태틱 랜덤 액세스 메모리용 셀
제1도는 종래의 스태틱 메모리 셀의 회로도.
제2도는 제1도의 레이아웃을 도시하는 평면도.
제3도는 본 발명의 스태틱 RAM의 메모리 셀의 회로도.
제4도는 제3도의 레이아웃을 도시하는 평면도.
제5a도는 제3도에 도시하는 메모리 셀을 구성하는 인버터의 회로도.
제5b도는 제1도에 도시하는 메모리 셀을 어레이 형태로 배열한 일부를 도시하는 회로도.
제6도는 제3도에 도시하는 메모리 셀을 어레이 형태로 배열한 일부를 도시하는 회로도.
제7도는 제5a도에 도시하는 본 발명의 메모리 셀을 구성하는 인버터와 제5b도에 도시하는 종래예의 메모리 셀을 구성하는 인버터의 입출력 특성의 비교도.
제8도는 본 발명의 메모리 셀의 최저 동작 전압 Vccmin의 액세스 트랜지스터와 드라이브 트랜지스터 사이에 삽입되는 저항의 저항치와의 관계를 도시하는 도면.
제9도는 본 발명의 메모리 셀 레이쇼우(ratio)의, 액세스 트랜지스터와 드라이버 트랜지스터 사이에 인서트되는 저항치와의 관계를 도시하는 도면.
제10도는 본 발명의 메모리 셀 전류의 액세스 트랜지스터와 드라이브 트랜지스터 사이에 인서트되는 저항의 저항치와의 관계를 도시하는 도면.
제11도는 본 발명의 메모리 셀의 셀프 얼라인에 의한 저 도우즈 영역의 형성 공정에 있어서, 마스크 어긋남이 생긴 경우를 도시하는 도면.
제12도는 본 발명의 메모리 셀의 셀프 얼라인에 의한 저 도우즈 영역의 형성 공정을 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1,2,5,6,11,12,13,14 : n MOS 트랜지스터
3,4 : 저항 7,8a,8b,21,22,23 : 폴리실리콘층
15,16,17,18 : 저항 소자 25,26 : 저항 영역
28,28 : 드레인 영역 24,52 : 필드 산화막
51 : p형 실리콘 기판 53 : 게이트 산화막
54 : 게이트 전극 55,56 : 불순물 확산 영역
57 : 레지스트 마스크
본 발명은 플립·플롭과 엑세스 트랜지스터의 의해 메모리 셀이 구성되는 스태틱 랜덤 액세스 메모리에 관한 것이다.
플립·플롭과 액세스 트랜지스터로 메모리 셀이 구성되는 스태틱 랜덤 액세스 메모리(SRAM)은 동작상의 제약도 적고, 액세스 시간도 짧은 등의 점에서 정보기기 절반에 널리 사용되어 오고 있다.
제1도는 종래의 스태틱 메모리 셀의 회로도이다. 메모리 셀은 인버터를 각각 구성하는 저항(3)과 n MOS 트랜지스터(1), 및 저항(4)와 n MOS 트랜지스터(2)의 조(組)로 이루어지고, 각 조는 전원 전압 Vcc와 접지 전압 GND 사이에 직렬로 접속 된다. 이들 한 쌍의 저항(3, 4) 및 한쌍의 n MOS 트랜지스터(1, 2)에 의해 플립·플롭이 구성된다. 각 n MOS 트랜지스터(1, 2)의 드레인은 기억 노우드로 되고, n MOS 트랜지스터(1)의 드레인 액세스 트래인지스터인 n MOS 트랜지스터(5)를 통해 비트선 BL1에 접속되고, n MOS 트랜지스터(2)의 드레인이 액세스 트랜지스터 n MOS 트랜지스터(6)을 통해 비트선 BL2에 접속된다.
제2도는 제1도의 회로의 칩상의 레이아웃을 도시한 것이다. 폴리실리콘층(7)에 의해 워드선이 형성되고 폴리실리콘층(8a, 8b)에 의해 드라이브 트랜지스터의 게이트 전극이 형성된다. 이 레이아웃에 있어서, 액세스 트랜지스터의 게이트 길이 LAC와 드라이브 트랜지스터의 게이트 폭 WDR이 도면중 Y 방향의 셀 크기를 결정하는 요소로 되고, 드라이브 트랜지스터의 게이트 길이 LDR과 액세스 트랜지스터의 게이트 폭 WAC가 도면중 X 방향의 셀 크기를 결정하는 요소로 된다. 각 트랜지스터의 소오스·드레인 영역은 게이트 전극 및 필드 산화막(LOCOS)와 셀프 얼라인으로 형성된다.
그런데 상기와 같은 구조를 갖는 반도체 메모리에서는 고 집적화가 곤란하고, 소비 전류나 데이타 보존 능력이 충분한 것은 아니다.
즉, 리드(read) 시의 데이타 보존 능력을 높이고, 노이즈 마진을 크게 하기 위해서는, 메모리 셀 레이소우 βDR/βAC(≒WDRLAC/WACLDR)을 높게 할 필요가 있다. 그리고, 이 메모리 셀 레이쇼우를 높게 하기 위해서는, 게이트 폭 WDR이나 게이트 길이 LAC이 커지고 또 게이트 폭 WAC나 게이트 길이 LDR이 작아지도록 크기를 설정할 필요가 생긴다. 그런데, 제2도에서도 명백한 것처럼, 드라이브 트랜지스터의 게이트 폭 WDR이나 액세스 트랜지스터의 게이트 길이 LAC는 동일 Y 방향의 크기이며, 레이쇼우를 높게 하기 위해 각각 길게 한 경우에는 셀 크기를 작게 할 수 없고, 고 집적화가 곤란해진다.
또, 공급해야 할 전원 전압 Vcc가 낮은 쪽이 소비 전력도 적고 고 집적화가 가능하다. 그런데, 상기 구조의 메모리 셀에서는 최저 동작 전원 전압 Vccmin이 VthDR(드라이브 트랜지스터의 임계치 전압)과 VthAC(액세스 트랜지스터의 임계치 전압)과 △TthAC(액세스 트랜지스터이 임계치 전압의 기판 효과분)의 합에 의해 결정된다. 이중 VthAC는 레이쇼우를 높게 하기 위해 높게 설정되어 있고, 게이트 폭 WAC도 최소 폭으로 되기 때문에, 협(狹) 채널 효과에 의해 △VthAC도 비교적 높은 전압으로 된다. 따라서, 보다 낮은 최저 동작 전원 전압 Vccmin을 얻을 수 없고, 동시에 기억 노우드 전위도 낮게 되어, 소프트 에러 내압의 개선도 곤란하게 되어 있다.
본 발명은 상기 기술적인 과제를 감안해서, 셀 크기의 축소나 데이타 보존 능력의 향상 혹은 저 소비 전력 등을 실현하는 신규한 셀 구조를 갖는 스태틱 RAM의 메모리 셀을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 스태틱 RAM의 메모리 셀은 한 쌍의 인버터로 이루어지는 플립·플롭의 한 쌍의 액세스 트랜지스터로 이루어지는 메모리 셀로 구성된 반도체 메모리에 있어서, 상기 플립·플롭과 상기 액세스 트랜지스터와의 사이에 저항 소자를 배설(配設)한 것을 특징으로 한다. 이 저항 소자는 플리실리콘층 등의 배선층(配線層)에 의해 구성할 수도 있으나, 반도체 기판의 표면에 형성한 불순물 확산 영역으로 이루어지는 확산 저항 소자로 할 수도 있다. 또 저항 소자의 저항치로서는 한 예로서 수십 내지 수백 KΩ 정도면 좋다. 본 발명의 스태틱 RAM의 메모리 셀에서는 액세스 트랜지스터와 드라이브 트랜지스터를 동일한 크기나 동일한 구동 능력을 갖도록 설정할 수 있다.
본 발명의 스태틱 RMA의 메모리 셀을 MOS 트랜지스터로 이루어지는 구조로 하는 경우에는, 상기 플립·플롭과 상기 액세스 트랜지스터가 각각 MOS 트랜지스터를 사용해서 구성된다. 이 때, 상기 저항 소자는 이 MOS 트랜지스터의 게이트와 셀프 얼라인으로 도입된 불순물에 의해 조정되는 구조로 할 수 있다. 또, 해당 반도체 메모리의 소자 분리를 LOCOS막 등의 필드 절연막에 의해 행하는 경우, 그 필드 절연막과 셀프 얼라인으로 이온을 주입하여 저항 소자를 형성하는 구조로 할수도 있다.
플립·플롭과 액세스 트랜지스터 사이에 저항 소자를 배설함으로써 메모리 셀 레이쇼우가 변화한다. 본 발명의 스태틱 RAM의 메모리 셀에서는, 추가한 저항 소자가 액세스 트랜지스터의 소오스를 정(正)으로 바이어스하기 때문에 액세스 트랜지스터의 전류 능력은 작아진다. 따라서, 액세스 트랜지스터의 게이트 길이를 길게 할 필요가 없어져서, 셀 크기르 축소할 수 있게 된다. 또 저항 소자에 의해 레이쇼우를 벌 수 있어서 액세스 트랜지스터와 드라이브 트랜지스터의 전류 능력을 동등하게 할 수 있다. 그 결과, 액세스 트랜지스터의 VthAC를 낮출 수 있어서, 협 채널 효과도 억제되므로 △VthAC도 내려가게 된다. 따라서, 최저 동작 전원 전압 Vccmin도 내려가게 되고, 동시에 고 레벨측의 기억 노우드의 전압이 높아지므로 소프트 에러의 내압도 개선된다.
본 발명의 양호한 실시예를 도면을 참조하면서 설명한다.
본 실시예는 스태틱 RAM의 메모리 셀의 예이며, 플립·플롭과 액세스 트랜지스터 사이에 저항 소자를 배설한 구조를 갖기 때문에 고 집적화 및 레이쇼우의 개선 등이 이루어진 예이다.
먼저, 제3도에 본 실시예의 스태틱 RAM의 메모리 셀이 회로도를 도시한다. 메모리 셀은 기본적으로 4개의 MOS 트랜지스터와, 4개의 저항 소자로 구성된다. 이 중, 플립·플롭 회로는 드라이브 트랜지스터로서의 n MOS 트랜지스터(11, 12)와 저항 소자(17, 18)로 이루어진다. n MOS 트랜지스터(11, 12)는 소오스가 공통으로 접지되고, 서로 게이트가 다른 드레인에 접속된다 저항 소자(17, 18)은 그 한 끝에 전원 전압 Vcc가 공급되고, 다른 끝이 각 n MOS 트랜지스터(11, 12)의 드레인에 접속된다. 액세스 트랜지스터는 n MOS 트랜지스터(13, 14)로 이루어진다. n MOS 트랜지스터(13)은 한쪽의 소오스·드레인이 비트선 BL1 과 접속되어 워드선이 게이트로 된다. n MOS 트랜지스터(14)는 한쪽의 소오스·드레인이 비트선 BL2와 접속되어 워드선 WL이 게이트로 된다. 따라서, 워드선 WL이 고 레벨일 때에 액세스 트랜지스터는 선택 상태로 되고, 워드선 WL이 저 레벨일 때 액세스 트랜지스터는 비선택 상태로 된다. 비트선 BL1, 비트선 BL2는 쌍을 이루어 데이타의 서입 및 독출에 사용된다. n MOS 트랜지스터(13, 14)이 다른쪽의 소오스·드레인은 각각 저항 소자(15, 16)의 한끝에 접속된다. 이들 저항 소자(15, 16)은 후술하는 것과 같이, 드라이브 트랜지스터의 액세스 트랜지스터에 대한 전류 구동 능력을 크게 할 목적으로 액세스 트랜지스터와 플립·플롭 사이에 삽입된다. 저항 소자(15, 16)의 다른 끝은 n MOS 트랜지스터(11, 12)의 드레인 접속된다.
제3도의 회로 동작에 대해 설명한다. 메모리 셀은 선택시에 워드선 WL의 벨이 고 레벨로 되고, 액세스 트랜지스터인 n MOS 트랜지스터(13, 14)가 온 상태로 된다. 그래서 n MOS 트랜지스터(13, 14)를 통해 데이타가 비트선 BL1, BL2와 플립·플롭 회로와의 사이에서 전송되어 데이타의 서입 및 독출이 행해진다.
그런데, 데이타의 보존 상태, 즉 비선택 상태에 있어서 메모리 셀 내에서 인버터로 가능하는 소자는, n MOS 트랜지스터(11, 12) 및 저항 소자(17, 18)이다. 그러나, 데이타의 독출 시에는 한 쌍의 인버터가 액세스 트랜지스터와 드라이브 트랜지스터에 의해 구성된다고 생각할 수 있고, 특히 본 실시예에서는, 제5a도에 도시하는 n MOS 트랜지스터(11, 13) 및 저항 소자(15)의 조와, n MOS 트랜지스터(12, 14) 및 저항 소자(16)의 조에 의해 각각 인버터가 구성된다고 볼 수 있다. 그래서, 저항 소자(15, 16)을 개재시킨 인버터의 특성이 양호하다면, 데이타의 보존 상태의 특성이 양호해진다. 즉, 본 실시예에서는, 액세스 트랜지스터와 드라이브 트랜지스터로 구성되는 인버터는, 그의 액세스 트랜지스터인 n MOS 트랜지스터(13, 14)의 직렬로 저항 소자(15, 16)을 구비하고 있다. 이와 같이 저항 소자(15, 16)을 개재시킨 분만큼, 필요한 메모리 셀 레이쇼우를 얻기 위한 액세스 트랜지스터의 전류 구동 능력 BAC는 커도 좋을 것으로 되고, 그 결과 n MOS 트랜지스터(13, 14)는 각 게이트 길이 LAC를 짧게 할 수 있다. 이와 같이, 게이트 길이 LAC가 짧게 되는 것으로써 메모리 셀의 미세화가 실현된다. 또, n MOS 트랜지스터(13, 14)의 전류 구동 능력 βAC를 크게 할 수 있기 때문에, 그의 임계치 전압 VthAC를 낮은 값으로 할 수 있고, 기판 효과를 고려한 △VthAC도 트랜지스터의 채널 크기의 확대에 의해 협 채널 효과가 완화되어 낮은 값으로 된다. 그 결과, VthDR+VthAC+△VthAC로 표시되는 최전 동작 전원 전압 Vccmin을 저하시킬 수 있다.
여기서, 제7도는 제5a도에 도시하는 본 발명의 메모리 셀을 구성하는 인버터(80)과, 제5b도에 도시하는 종래예의 메모리 셀을 구성하는 인버터(81)의 입출력 특성을 비교한 도면이다. 제7도 중, 실선 PI가 본 실시예에 관한 인버터의 입출력 특성을 나타낸다. 입력 전압 Vin이 드라이브 트랜지스터의 임계치 전압 VthDR보다도 낮을 때에는, 출력 전압 Vout가 Vee-VthAC-△VthAC레벨로 되나, 상기한 바와 같이, VthAC+△VthAC가 작아진 만큼, 그 출력 전압 Vout는 파선 PA로 도시하는 종래의 인버터의 특성에 비해 커진다. 즉, 본 실시예와 같이 엑세스 트랜지스터의 전류 구동 능력 βAC가 크게 되어, 해당 액세스 트랜지스터의 임계치 전압 VthAC+△VthAC가 적게 되는 분만큼, 고 레벨측의 기억 노우드의 전위를 크게 할 수 있도록 된다. 그 결과, 소프트 에러의 내압도 개선된다.
이와 같이, 본 실시예의 스태틱 RAM의 메모리 셀에서는 저항 소자(15, 16)이 n MOS 트랜지스터(13, 14)에 직렬로 삽입됨으로써, 액세스 트랜지스터의 전류 구동 능력 βAC를 크게 할 수 있다. 그래서, 동시에 저항 소자(15, 16)의 삽입으로 큰 메모리 셀 레이쇼우를 얻을 수 있다. 즉, 액세스 트랜지스터에 대해 직렬로 저항 소자(15, 16)을 접속함으로써, n MOS 트랜지스터측의 전류 구동 능력을 높이면서, 저항 소자(15, 16)과 n MOS 트랜지스터(13, 14)의 합성 전류 구동 능력을 낮게 억제할 수 있다. 그 결과, 드라이브측과 액세스측의 전류 구동 능력의 비율로 표시되는 메모리 셀 레이쇼우를 더욱 개선된 것으로 할 수 있고, 독출 시의 데이타 보존 능력을 크게 할 수 있다.
제4도에 구체적인 메모리 셀의 레이아웃을 도시한다. 이 레이아웃은 게이트 전극으로 되는 폴리실리콘층(21, 22, 23)과, 소오스·드레인 영역 및 필드 산화막(24)의 배치로 이루어진다. 필드 산화막(24)는 실리콘 기판 상에 선택적으로 형성된 두꺼운 산화막으로 이루어지고, 소자간의 분리에 사용된다. 폴리실리콘층(21 내지 23)은, 실리콘 기판상에 게이트 절연막을 끼워서 형성된 층이고, 각각 패터닝되어 있다. 폴리실리콘층(21)은 워드선이며, 메모리 셀이 도중에서 굴곡하면서 도면중 X방향으로 뻗는다. 이 폴리실리콘층(21)은 액세스 트랜지스터 Q3, Q4의 게이트 전극으로서 기능한다. 폴리실리콘(22)는 대략 역 J자 형상의 패턴을 가지고, 드라이브 트랜지스터 Q1의 게이트 전극으로서 기능한다. 이 폴리실리콘층(22)의 양단부는 각각 확산 영역에 접속되고, 한 단부(端部)(22a)는 확산 저항 소자로 되는 저항 영역(25)에 접속되고, 다른 단부(22b)는 쌍을 이루는 드라이브 트랜지스터 Q2의 드레인 영역(27)에 접속된다. 폴리실리콘층(23)은 대략 1자 형상의 패턴을 가지고, 드라이브 트랜지스터 Q2의 게이트 전극으로서 기능한다. 폴리실리콘층(23)은 단부(23a)에서 확산 저항 소자인 저항 영역(26)에 접속됨과 동시에, 드라이브 트랜지스터 Q1의 드레인 영역(28)에 접속된다.
이와 같은 구조의 메모리 셀에서는 폴리실리콘층(21)과 폴리실리콘층(22, 23)이 사이의 저항 영역(25, 26)이 저항 소자로서 기능하기 위해 제3도에 도시한 회로 구성으로 한다. 또, 플립·플롭 회로의 부하용 저항 소자는, 예를 들면 고 저항인 폴리실리콘층으로 형성되나, 그 도시를 생략하고 있다. 저항 영역(25, 26)이 저항 소자로서 기능함을써, 상기와 같이 메모리 셀 레이쇼우를 벌기 때문에 드라이브 트랜지스터의 게이트 폭을 길게 하거나 혹은 액세스 트랜지스터이 게이트 길이를 길게 할 필요성이 적어진다. 따라서, 본 실시예에서는 제4도의 레이아웃에 도시한 바와 같이, 액세스 트랜지스터 Q3, Q4의 게이트 길이 1AC가 도면 중 일점 쇄선으로 도시하는 종래의 게이트 길이 LAC에 비해 짧아져서, 드라이브 트랜지스터 Q1, Q2의 게이트 폭 WDR도 도면 중 일점 쇄선으로 도시한 종래의 게이트 길이 LAC에 비해 짧아져서, 드라이브 트랜지스터 Q1, Q2의 게이트 폭 WDR도 도면중 일점 쇄신으로 도시한 종래의 게이트 폭 WDR에 비해 거리 S1 정도 짧아진다. 이와 같이 확산 저항 소자를 사용해서, 메모리 셀 내의 Y 방향의 치수인 액세스 트랜지스터 Q3, Q4의 게이트 길이 1AC나 드라이브 트랜지스터 Q1, Q2의 게이트 폭 WDR을 각각 짧게 함으로써 데이타 보존 특성을 악화시키지 않고, 메모리 셀의 고 집적화가 실현된다.
저항 영역(25, 26)은 본래 액세스 트랜지스터 Q3, Q4의 한쪽의 소오드·드레인 영역으로 되고, 또 드라이브 트랜지스터 Q1, Q2의 드레인 영역으로 되는 n 형의 고 농도 불순물 확산 영역이나, 본 실시예에서는, 특히 저 도우즈 영역으로 되어 고 저항화된다. 그 저항치는, 예를 들면 시트 저항이며 수십 내지 수백 Ω으로 된다. 후술하는 것처럼, 저항 영역(25, 26)의 형성은 셀프 얼라인으로 행할 수 있기 때문에 마스크 어긋남 등에 강한 구조로 되어, 반도체 메모리는 재현성이 우수한 것으로 된다.
제6도는 저항 소자를 배설한 메모리 셀로 이루어지는 메모리 셀 어레이의 일부를 도시하는 도면이다. 제6도에 도시하는 바와 같이, 각 메모리 셀은 한 쌍의 드라이브 트랜지스터인 n MOS 트랜지스터(31, 32) 및 부하 저항 소자(37, 38)로 이루어지는 플립·플롭에 부가해서, 액세스 트랜지스터인 n MOS 트랜지스터(33, 34)와, 이것에 각각 직렬로 접속된 저항 소자(35, 36)을 구비하고 있다. 이들 각 메모리 셀에서는 저항 소자(35, 36)이 상기와 같이, 액세스 트랜지스터의 전류 구동 능력을 높여도 데이타 보존 능력이 악화하지 않도록 기능하기 때문에, 집적화나 데이타 보존 특성의 향상 등이 실현된다. 이들 각 메모리 셀은 도시한 바와 같은 매트릭스 형태로 배열된다.
각 메모리 셀에는 데이타의 독출 및 서입을 위한 한 쌍의 비트선 BL1 및 BL2가 접속된다. 또 각 메모리 셀에는 행(行) 선택을 위한 워드선 WL이 액세스 트랜지스터이 게이트 전극으로서 배설된다. 각 워드선 WL은 행 디코더(41)에 의해 선택된다. 비트선BL1, BL2의 종단부에는 전원 전압 Vcc의 공급부와의 사이에 부하 MOS 트랜지스터(39, 39)가 각각 배설된다. 이들 부하 MOS 트랜지스터(39, 39)에 의해 비트선 BL1, BL2의 레벨이 조정된다. 또 비트선 BL1, BL2에는 열(列) 선택용 MOS 트랜지스터(40, 40)이 배설된다. 이들 MOS 트랜지스터(40)은 도시하지 않는 열 디코더로부터 신호에 의해 작동해서, 선택된 열만이 센스 앰프·서입 회로(42)에 접속된다. 센스 엠프·서입 회로(42)에 의해 서입되는 데이타가 전송되고 또는 독출된 데이타가 증폭된다.
다음에, 제8도 내지 제10도를 참조해서, 본 실시예에 관한 메모리 셀에 대해 행한 실험에 의해 그 이점에 대해 설명한다. 실험은 액세스 트랜지스터와 드라이브 트랜지스터에서 공통으로 W/L이 1.0/0.8의 비인 것을 사용해서, 저항을 레퍼런스, 20k, 39k, 100k로 변화시킨 것이다. 또, 종래예의 데이타로서 도시한 것은 저항 소자가 존재하지 않는 액세스 트랜지스터와 드라이브 트랜지스터로 이루어지는 인버터의 값이며, 액세스 트랜지스터의 W/L이 1.0/1.5의 비로 되고, 드라이브 트랜지스터의 W/L이 1.9/0/8의 비로 되는 것이다.
먼저, 제8도는 최소 동작 전원 전압 Vccmin의 액세스 트랜지스터와 드라이브 트랜지스터 사이에 인서트되는 저항의 저항치와의 관계를 나타낸다. 도면 중, 종축이 최소 동작 전원 전압 Vccmin이고, 횡축이 액세스 트랜지스터와 플립·플롭 사이의 저항 소자의 저항치를 나타낸다. 이 제8도에서는 곡선 A1, 내지 A3이 각각 본 실시예의 메모리 셀에 대응한 곡선이고, 곡선 A1이 마진이 없는 경우, 곡선 A2가 마진 0.1V의 경우, 곡선 A3이 마진 0.2V의 경우이다. 또, 점선 B1내지 B3은 각각 저항 소자를 설치하지 않는 경우의 최소 동작 전원 전압은 Vccmin을 나타내고 있고, 점선 B1이 마진이 없는 경우, 점선 B2가 마진 0.1V의 경우, 점선 B3이 마진 0.2V인 경우이다. 따라서, 도중 곡선 A1과 점선 B1, 곡선 A2와 점선 B2, 곡선 A3과 점선 B3을 각각 비교함으로써 저항 소자를 배설한 효과를 안다. 제8도에 도시한 바와 같이, 각 곡선 A1내지 A3은 우측으로 하강하는 곡선을 그리고 있고, 저항치가 높은 쪽이 낮은 최소 동작 전원 전압 Vccmin이 얻어지는 것을 알 수 있다. 또, 곡선 A 내지 A3어느 것도 대응하는 점선 B1내지 B3보다도 낮은 최소 동작 전원 전압 Vccmin의 값이 얻어진다. 이것은 저항 소자를 배설한 본 실시예의 메모리 셀에 의해 보다 낮은 전압에서의 동작이 보증되는 것을 의미하고, 데이타 보존 능력이 향상되어 있는 것을 알 수 있다. 예를 들면, 저항치를 100㏀으로 한 때에는 0.44-0.73V 정도의 최소 동작 전원 전압 Vccmin의 개선 효과가 인정된다.
이어서 제9도는 메모리 셀 레이쇼우의, 액세스 트랜지스터와 드라이브 트랜지스터 사이에 인서트되는 저항의 저항치와의 관계를 도시한다. 도면중, 종축이 메모리 셀 레이쇼유(βDR/βAC)1/2이고, 횡축이 액세스 트랜지스터와 플립·플롭 사이의 저항 소자의 저항치를 나타낸다. 이 제9도에서는 곡선 A4, A5가 각각 본 실시예의 메모리 셀에 대응한 곡선이고, 곡선 A4가 전원 전압 Vcc가 3V인 경우이고, 곡선 A5가 전원 전압 Vcc가 5V인 경우이다. 또, 점선 B4, B5는 저항 소자를 설치하지 않은 경우의 메모리 셀 레이쇼우를 도시한 선이고, 점선 B4가 전원 전압 Vcc가 3V인 경우이고, 점선 B5가 전원 전압 Vcc가 5V인 경우이다. 이 제9도에서는 저항치가 상승함에 따라 완만하게 메모리 셀 레이쇼우도 상승하는 것으로 나타나 있고, 특히 20㏀에서 현저하다. 또 명백하게 저항 소자가 액세스 트랜지스터의 일부로 되어서, 레이쇼우의 향상에 기여하고 있는 것을 안다.
다음에, 제10도는 독출 시의 메모리 셀 전류의 액세스 트랜지스터와 드라이브 트랜지스터 사이에 인서트되는 저항의 저항치와의 관계를 도시하는 도면이다. 도면 중, 종축은 메모리 셀 전류의 전류치(㎂)이고, 횡축은 저항치(Ω)이다. 이 제10도에 있어서, 곡선 A6, A7이 각각 본 실시예의 메모리 셀에 대응한 곡선으로서, 곡선 A6이 전원 전압 Vcc가 3V인 경우이고, 곡선 A7이 전원 전압 Vcc가 5V인 경우이다. 또, 점선 B6, B7은 저항 소자를 설치하지 않은 경우의 메모리 셀 레이쇼우를 도시한 선으로, 점선 B6이 전원 전압 Vcc가 3V인 경우이고, 점선 B7이 전원 전압 Vcc가 5V인 경우이다. 메모리 셀 전류가 너무 작은 경우에는 액세스 시간의 지연 등이 생기는 것이 되어, 전원 전압 Vcc가 5V이고 저항치가 20㏀일 때, 종래예 보다 메모리 셀 전류는 작게 되나, 전원 전압 Vcc가 3V이고 저항치가 30㏀ 정도인 때에는, 종래예와 동등한 메모리 셀 전류가 얻어지는 것으로 된다. 이 제10도에서 메모리 셀 전류는 저항치에 따라 변화시킬 수 있고, 저항 소자의 저항치를 조정함으로써, 고속 동작을 배려하면서 저 소비 전력화가 실현된다.
본 실시예의 스태틱 RAM의 메모리 셀은 그 제조 공정 상으로도 재현성이 우수한 구조를 갖고 있다. 제12도는 셀프 얼라인에 의한 저 도우즈 영역의 형성 공정을 설명하는 도면이다. P형 실리콘 기판(51)의 표면에는 두꺼운 산화막으로 이루어지는 필드 산화막(52)가 선택적으로 형성되어 있고, 필드 산화막(52)가 형성되지 않는 기판 표면의 영역에는 게이트 산화막(53)이 형성된다 게이트 산화막(53)상에는 게이트 전극(54)가 형성되고, 이 게이트 전극(54) 및 필드 산화막(52)와 셀프 얼라인으로 기판 표면에, 불순물 확산 영역(55, 56)이 형성된다. 여기서 불순물 환산 영역(55)는 n 형의 고 농도로 되고, 불순물 확산 영역(56)은 저항 소자로서 사용하기 때문에 n 형의 저 농도로 된다. 이와 같은 도입하는 불순물의 구분은 도시하는 바와 같은 레지스트 마스크(57)을 사용해서 행한다. 고 저항화를 위한 이온 주입에 의해 n 형의 불순물 확산 영역(56)은 액세스 트랜지스터와 플립·플롭 사이의 저항 소자로서 기능해서, 메모리의 축소화나 셀 레이쇼우의 향상등이 실현된다.
제11도는 마스크 어긋남이 생긴 경우의 도면이다. 드라이브 트랜지스터의 게이트 전극으로 되는 폴리실리콘층(61, 62) 및 액세스 트랜지스터의 게이트 전극(워드선)으로 되는 폴리실리콘층(63)이 함께 필드 산화막의 패턴(64)에서 거리 d만큼 어긋난 경우이고, 저항 소자로서 기능하는 고 저항 영역(65)의 면적은 전혀 변화하지 않는다. 이것은 게이트 전극(워드선)으로 되는 폴리실리콘층 및 필드 산화막과 셀프 얼라인으로 고 저항 영역(65)를 형성하는 한, 재현성 좋게 고 저항 영역(65)가 얻어지는 것을 나타낸다. 또 마스크 어긋남은 도시하는 것처럼 X 방향 뿐만 아니라, Y 방향이라도 동일하고, Y 방향으로 다소 마스크 어긋남이 생긴 경우에도 그 고저항 영역(65)의 면적이 변화하는 일은 없다.
또, 액세스 트랜지스터와 플립·플롭 사이에 저항 소자를 형성하는 방법으로서는 저 농도아 고 농도의 구분으로서 설명했으나, 이것에 한정되지 않고 다른 수단을 사용할 수도 있다.

Claims (3)

  1. 한 쌍의 인버터로 이루어지는 플립·플롭과 한 쌍의 액세스 트랜지스터로 이루어지는 메모리 셀로 구성된 반도체 메모리에 있어서, 상기 플립·플롭과 상기 액세스 트랜지스터와의 사이에 저항 소자를 배설한 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 저항 소자가 불순물 확산 영역으로 이루어지는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 플립·플롭과 상기 액세스 트랜지스터는 각각 MOS 트랜지스터를 사용하여 구성되고, 상기 저항 소자는 이 MOS 트랜지스터의 게이트와 셀프 얼라인으로 도입된 불순물에 의해 형성되는 것을 특징으로 하는 반도체 메모리.
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