DE19860119C2

DE19860119C2 - SRAM-Halbleiterspeichervorrichtung

Info

Publication number: DE19860119C2
Application number: DE19860119A
Authority: DE
Inventors: Yoshiyuki Ishigaki; Yasuhiro Fujii
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-06-09
Filing date: 1998-12-23
Publication date: 2003-04-30
Anticipated expiration: 2018-12-24
Also published as: TW425713B; JPH11354652A; DE19860119A1; CN1179417C; CN1238562A; US6268627B1; KR20000005586A; KR100282755B1

Description

Die vorliegende Erfindung betrifft eine SRAM-Halbleiterspeichervorrichtung.

Speziell betrifft sie eine Halbleitervorrichtung, die einen sta bilen Betrieb einer Speicherzelle sicherstellt.

Als ein Beispiel einer der Anmelderin bekannten Halbleitervor richtung wird eine Halbleitervorrichtung, die mit einem stati schen Direktzugriffsspeicher (irrt folgenden als SRAM bezeichnet wird) vorgesehen ist, beschrieben. Ein SRAM ist eine flüchtige Halbleitervorrichtung, in der Speicherzellen an Kreuzungen von komplementären Datenleitungen (Bitleitungen) und Wortleitungen in einer Matrix angeordnet sind. Fig. 20A und 20B zeigen jeweils eine Ersatzschaltung der Speicherzelle. Wie in Fig. 20A und 20B gezeigt ist, ist jede Speicherzelle aus einer Flipflop-Schaltung F und zwei Zugriffstransistoren A1 und A2 gebildet. In der Flipflop-Schaltung F sind jeweils der Eingabeanschluß und Ausga beanschluß eines Inverters INV1, der ein Lastelement L1 und ei nen Treibertransistor D1 aufweist, und des anderen Inverters INV2, der ein Lastelement L2 und einen Treibertransistor D2 auf weist, kreuzgekoppelt, wodurch zwei Speicherknoten N1 und N2 ge bildet werden.

Der Zugriffstransistor A1 weist einen Sourcebereich auf, der mit dem Speicherknoten N1 verbunden ist, und er weist einen Drainbe reich auf, der mit einer der komplementären Bitleitungen verbun den ist. Ähnlich weist der Zugriffstransistor A2 einen Sourcebereich auf, der mit dem Speicherknoten N2 verbunden ist, und er weist einen Drainbereich auf, der mit der anderen Bitleitung der komplementären Bitleitungen verbunden ist. Der Treibertransistor D1 weist einen Drainbereich auf, der (gemeinsam) mit dem Source bereich des Zugriffstransistors A1 verbunden ist, und er weist einen Sourcebereich auf, der mit einer Masseleitung V_EE verbun den ist. Die Gateelektrode des Treibertransistors D1 ist mit dem Sourcebereich des Zugriffstransistors A2 verbunden.

Der Treibertransistor D2 weist einen Drainbereich auf, der (gemeinsam) mit dem Sourcebereich des Zugriffstransistors A2 verbunden ist, und er weist einen Sourcebereich auf, der mit der Masseleitung V_EE verbunden ist. Die Gateelektrode des Treiber transistors D2 ist mit dem Sourcebereich des Zugriffstransistors A1 verbunden. Ein Ende des Lastelementes L1 ist mit dem Source bereich des Zugriffstransistors A1 verbunden und das andere Ende ist mit einer Stromversorgungsleitung (V_CC-Leitung) verbunden. Ähnlich ist ein Ende des Lastelementes L2 mit dem Sourcebereich des Zugriffstransistors A2 verbunden und das andere Ende ist mit der Stromversorgungsleitung (V_CC-Leitung) verbunden.

Die Gateelektroden der Zugriffstransistoren A1 und A2 sind mit einer Wortleitung (WL) verbunden, die das Leiten der Zu griffstransistoren A1 und A2 steuert. Die Speicherknoten N1 und N2 weisen zwei stabile Zustände auf, in denen die Spannung von einem Speicherknoten auf einem hohen Pegel ist und die der ande ren Knotens auf einem niedrigen Pegel ist oder umgekehrt. Dies wird bistabiler Zustand genannt, und die Speicherzelle wird in diesem bistabilen Zustand solange gehalten, wie eine vorbestimm te Stromversorgungsspannung daran angelegt ist.

Der Betrieb des SRAM wird nun beschrieben. Zuerst bringt eine Wortleitung (WL), die der Speicherzelle entspricht, die Zu griffstransistoren A1 und A2 in den leitenden Zustand, wenn ein Datenwert in eine spezifische Speicherzelle geschrieben wird, und es wird zwangsweise eine Spannung an ein Paar der komplementären Bitleitungen entsprechend dem gewünschten Logikwert ange legt. Die Potentiale der beiden Speicherknoten N1 und N2 der Flipflop-Schaltung F werden somit in den oben beschriebenen bi stabilen Zustand eingestellt, wobei der Datenwert als Potential differenz gehalten wird.

Zum Datenwertlesen werden die Zugriffstransistoren A1 und A2 leitend gemacht und die Potentiale der Speicherknoten N1 und N2 werden zu den Bitleitungen übertragen, wodurch der Datenwert ausgelesen wird.

Als nächstes werden die Eingabe-/Ausgabeübertragungseigen schaften, die die Leistungseigenschaften der obigen Speicherzel le anzeigen, mit Bezug zu den Figuren beschrieben. Zuerst zeigt Fig. 21 die Eingabe-/Ausgabeübertragungseigenschaften des in Fig. 20B gezeigten Paares von Invertern. In Fig. 21 stellt die Ordinate das Potential des Speicherknotens N2 dar und die Abs zisse stellt das Potential des Speicherknotens N1 dar. Die ge krümmten Linien C und C1 zeigen die Korrelation der Eingaben und Ausgaben des Paares von Invertern. Damit die Inverter als Flip flop-Schaltung arbeiten, müssen die gekrümmten Linien C und C1 zwei Schnittpunkte, d. h. zwei stabile Punkte S1 und S2, aufwei sen. Speziell muß eine Speicherzelle derart entworfen sein, daß sie einen ausreichend großen Bereich aufweist, der durch die ge krümmten Linien C und C1 umgeben ist, um für die praktische Ver wendung geeignet zu sein. Hier wird der Durchmesser eines Krei ses, der zwischen den gekrümmten Linien C und C1 eingefügt ist, als Indikator verwendet, wie in Fig. 21 gezeigt ist. Speziell wird der Durchmesser dieses Kreises statischer Störabstand (SNM) genannt.

Als nächstes zeigt Fig. 22 die Eingabe-/Ausgabeübertragungs eigenschaften der Speicherzelle im Standby bzw. im Bereit schaftszustand. Da die Zugriffstransistoren A1 und A2 im Bereit schaftszustand nicht leitend sind, bilden die Treibertransisto ren D1 und D2 und die Lastelemente L1 und L2 entsprechende Inverter der Speicherzelle. Zu dieser Zeit weisen die Lastelemente L1 und L2 eine relativ große Impedanz auf, wodurch die Inver terausgaben steile Übergänge aufweisen. Daher ist in diesem Fall der statische Störabstand relativ groß, wodurch ermöglicht wird, daß der Datenwert stabil gehalten wird.

Als nächstes zeigt Fig. 23 die Eingabe-/Ausgabeübertragungsei genschaften der Speicherzelle beim Datenwertlesen. Wenn der Da tenwert aus der Speicherzelle ausgelesen wird, werden die Zu griffstransistoren A1 und A2 leitend gemacht, so daß ein Spal tenstrom in den Speicherknoten auf niedrigem Pegel fließt. Dies führt zu einer Bedingung, die äquivalent zu der ist, bei der ei ne Last mit relativ niedriger Impedanz parallel mit dem Lastele ment verbunden ist. Somit arbeiten die Lastelemente L1 und L2 mit hoher Impedanz so, als ob sie nicht existieren würden. Die Inverter werden daher als solche des NMOS-Anreicherungstyps mit den als Last dienenden Zugriffstransistoren betrachtet. Die Be ziehung der Eingaben und Ausgaben der Inverter zu dieser Zeit ist als gekrümmte Linie C und C1 ausgedrückt, von der verständ lich ist, daß die Neigung des Übergangs bei den Inverterausgaben gleichmäßiger ist, wenn sie speziell mit der der Inverterausga ben im Bereitschaftszustand verglichen wird. Das bedeutet, daß die Verstärkung der Inverter zu dieser Zeit geringer ist als im Bereitschaftszustand.

Fig. 24 zeigt die Eingabe-/Ausgabeübertragungseigenschaften der Speicherzelle beim Schreiben eines Datenwertes. In der Speicher zelle, in der der Datenwert einzuschreiben ist, werden die Zu griffstransistoren A1 und A2 leitend gemacht und die Spannung von einer der komplementären Bitleitungen wird näher zu dem Mas sepotential derart abgesenkt (was als Herunterziehen bezeichnet wird), daß das Potential des Speicherknotens auf einen niedrigen Pegel eingestellt wird.

Dies wird mit Bezug zu Fig. 24 erklärt. Es wird angenommen, daß die Speicherzelle ursprünglich auf S2 stabilisiert ist, d. h. (N1, N2) = ("L", "H"). Zum Überschreiben dieses Datenwertes in einen entgegengesetzten Datenwert, d. h. (N1, N2) = ("H", "L"), wird die Spannung der mit dem Zugriffstransistor A2 verbundenen Bitleitung heruntergezogen. Dies resultiert in der Änderung der Eingabe-/Ausgabeübertragungseigenschaften des einen der Inver ter, der den Speicherknoten N1 als Eingang und den Speicherkno ten N2 als Ausgang aufweist, von denen, die durch die gekrümmte Linie C1 ausgedrückt sind, zu denen der gekrümmten Linie C2. Hier gibt es nur einen stabilen Punkt S1', der einen monostabi len Zustand bereitstellt, und somit wird der Datenwert über schrieben. Wenn das Herunterziehen zum Verlassen des Datenwert schreibens gestoppt wird, führen die Inverterausgaben Übergänge zu dem Kreuzungspunkt S1 durch und werden stabilisiert.

In herkömmlichen Halbleitervorrichtungen wurden einige Ansätze zum Erreichen eines stabilen Betriebes einer Speicherzelle in dem oben beschriebenen SRAM durchgeführt. Beispielsweise be schreibt die Japanische Patentanmeldung JP 4-61377 A einen An satz, die Schwellenspannung eines Treibertransistors höher als die Schwellenspannung eines Zugriffstransistors einzustellen. Das heißt, daß die Schwellenspannung des Zugriffstransistors noch niedriger eingestellt wird.

Dies wird nun beschrieben. Speziell wenn ein Datenwert gelesen wird, verringert sich das Potential des Speicherknotens auf ei nem hohen Pegel von der Stromversorgungsspannung im Bereit schaftszustand zu der Stromversorgungsspannung minus der Schwel lenspannung eines Zugriffstransistors, wodurch der statische Störabstand vorübergehend zu diesen Zeiten beträchtlich verrin gert wird. Wenn hier die Inverter nicht einen ausreichenden sta tischen Störabstand aufweisen, wird der bistabile Zustand verlo ren und somit wird der Datenwert zerstört. Um zu verhindern, daß dies auftritt, wird die Schwellenspannung des Zugriffstransi stors normalerweise niedrig gehalten, um den statischen Störab stand der Inverter zu erhöhen, und somit wird der stabile Be trieb der Speicherzelle sichergestellt.

Direkt nach einem Schreibbetrieb steigt das Potential des Spei cherknotens auf einem hohen Pegel nicht mehr als die Stromver sorgungsspannung minus die Schwellenspannung des Zugriffstransi stors, wodurch der Datenwert durch externes Rauschen und α- Strahlen angreifbar wird. Dieses Problem wird bedeutender, da die Spannung entsprechend dem momentanen Trend für niedrigere Stromversorgungsspannungen verringert wird. Ebenfalls im Hin blick auf dies ist die niedrigere Schwellenspannung des Zu griffstransistors vorteilhaft, da sie eine höhere Stromversor gungsspannung sicherstellt, wodurch eine solche Datenwertzerstö rung unterdrückt wird und der stabile Betrieb der Speicherzelle erlaubt wird.

Im folgenden wird ein weicher Fehler, der durch α-Strahlen ver ursacht wird, beschrieben. Das Einfallen der α-Strahlen in den Speicherknoten auf einem hohen Pegel in der Speicherzelle verur sacht, daß Elektron-Loch-Paare entlang des Bereiches der α- Strahlen erzeugt werden. In der Verarmungsschicht bzw. Raumla dungszone werden Elektronen von den Elektron-Loch-Paaren zu dem Speicherknoten aufgrund des elektrischen Feldes angezogen, was zu einer Reduzierung des Potentials des Speicherknotens auf ei nem hohen Pegel führt. Der Flipflop-Strom bzw. die Flipflop- Schaltung wird somit invertiert, wodurch der Datenwert zerstört wird. Dieses Ereignis wird ein weicher Fehler genannt, der durch einen α-Strahl verursacht ist.

Bei einem Ansatz zum Erhöhen des statischen Störabstandes eines Inverters gibt es ein Verfahren des Einstellens des Widerstandes an der geerdeten Seite (mit der Masseleitung verbunden) des Treibertransistors so niedrig als möglich, um das Massepotential zu stabilisieren. Zum Beispiel die Japanische Patentanmeldung JP 2-312271 A beschreibt eine Halbleitervorrichtung, in der ein Ti tansilizidfilm auf der Oberfläche des Sourcebereiches (entspricht der geerdeten Seite) des Treibertransistors gebildet ist, um den Widerstandswert an der geerdeten Seite zu verringern. Hier bedeutet das Stabilisieren des Massepotentials ein Minimieren des Potentialanstieges von dem 0 V-Pegel, wenn der Strom fließt.

Als ein anderer Weg des Erhöhens des statischen Störabstandes gibt es ein Verfahren zum Erhöhen des Verhältnisses der Strom treiberfähigkeit eines Treibertransistors zu der Stromtreiberfä higkeit eines Zugriffstransistors (d. h. des β-Verhältnisses). Das Erhöhen des β-Verhältnisses führt zu einem Erhöhen der In verterverstärkung, so daß der Betrieb der Speicherzelle stabil wird. Für den Zweck des Erhöhens des β-Verhältnisses wird die Gatebreite des Treibertransistors normalerweise derart einge stellt, daß sie größer ist als die Gatebreite des Zugriffstran sistors. Das größere Einstellen der Gatebreite verhindert jedoch die Reduzierung des durch den Speicherzellenbereich eingenomme nen Raumes, und daher kann ein höherer Integrationsgrad einer Halbleitervorrichtung nicht leicht erreicht werden.

Diesbezüglich wurde ein anderes Verfahren des Erhöhens des β- Verhältnisses durch Vorsehen des Treibertransistors mit einer größeren Stromtreiberfähigkeit kürzlich angepaßt. Als ein Bei spiel erhöht eines von solchen Verfahren die Stromtreiberfähig keit des Treibertransistors durch höheres Einstellen der Dotie rungskonzentration der Source-Drain-Bereiche des Treibertransi stors derart, daß der parasitäre Widerstand reduziert wird.

Als ein noch anderes Verfahren des Erhöhens des statischen Störabstandes gibt es ein Verfahren des noch höheren Einstellens der Schwellenspannung des Treibertransistors. Im Bereitschafts zustand sind die Zugriffstransistoren nicht leitend und daher sind die Inverter einer Speicherzelle durch einen entsprechenden Treibertransistor D1 und D2 und ein entsprechendes Lastelement L1 und L2 gebildet. Zu dieser Zeit wird in dem Inverter, der den Speicherknoten mit hohem Pegel aufweist, ein Strom von dem Spei cherknoten über den Treibertransistor zur Masseseite fließen und der hohe Pegel kann nicht gehalten werden, wenn der Unterschwellenleckstrom des Treibertransistors der gleiche oder größer als der Strom ist, der durch das Lastelement fließt. Daher ist es wünschenswert, daß die Schwellenspannung des Treibertransistors höher eingestellt ist, so daß der Unterschwellenleckstrom redu ziert wird.

Wie oben beschrieben wurde, ist es zum Erhöhen des statischen Störabstandes der Inverter in einer Halbleitervorrichtung bevor zugt, daß die Schwellenspannung eines Zugriffstransistors nied riger eingestellt wird, daß die Schwellenspannung eines Treiber transistors höher eingestellt wird und daß die Schwellenspannung des Treibertransistors höher als die Schwellenspannung des Zu griffstransistors eingestellt wird. Eine Schwellenspannung eines Transistors wird durch Einbringen einer vorbestimmten Dotie rungsmenge in ein Halbleitersubstrat gesteuert. Daher ist es zum Erreichen der oben beschriebenen Beziehung der Schwellenspannung notwendig, die Dotierungskonzentration in einem Bereich in einem Halbleitersubstrat unmittelbar unterhalb der Gateelektrode des Treibertransistors höher als die des Zugriffstransistors einzu stellen.

Zum Bilden von Bereichen mit unterschiedlichen Dotierungskonzen trationen unmittelbar unterhalb der entsprechenden Gateelektrode des Zugriffstransistors und des Treibertransistors auf einem einzelnen Halbleitersubstrat muß jedoch eine Maske vorgesehen werden, wenn die Dotierungen in solche Bereiche unterhalb der entsprechenden Gateelektroden eingebracht werden. Ein Photore sistmuster wird als eine solche Implantierungsmaske verwendet, und die Notwendigkeit einer neuen Maske erhöht möglicherweise die Herstellungskosten.

Weiterhin verursacht die Miniaturisierung der Halbleitervorrich tung eine nicht unwesentliche Fehlausrichtung beim Bemustern des oben beschriebenen Photoresists. Dies führt zu einer Fluktuation der Schwellenspannung der Transistoren, z. B. der Anstieg der Schwellenspannung eines Zugriffstransistors, wodurch es schwierig wird, einen stabilen Betrieb einer Halbleitervorrichtung zu erreichen.

Weiterhin wird angenommen, daß das oben beschriebene Verfahren zum Erhöhen der Stromtreiberfähigkeit eines Treibertransistors bei einem Versuch zum Erhöhen des statischen Störabstandes eines Inverters verwendet wird. Wenn zum Beispiel die Dotierungskon zentrationen von sowohl dem Source- als auch dem Drainbereich des Treibertransistors höher eingestellt werden als die Dotie rungskonzentration des Drainbereiches des Zugriffstransistors, kann die effektive Gatelänge des Treibertransistors zu kurz wer den. Dies kann einen Durchgriff (punch through) bei dem Treiber transistor verursachen, und somit wird es wieder schwierig, ei nen stabilen Betrieb der Halbleitervorrichtung, wie gewünscht, zu erreichen.

Aus dem US-Patent 5 648 286 oder der JP 55-044 748 A sind Tran sistoren zu entnehmen, bei denen der Sourcebereich stärker und tiefer dotiert ist als der Drainbereich und aus der DE 196 22 431 A1 sind SRAM-Halbleiterspeichervorrichtungen mit LDD (Lightly Doped Drain)-Transistoren bekannt.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervor richtung vorzusehen, die durch Verbessern des statischen Störab standes und Unterdrücken eines Durchgriffes einen stabilen Be trieb sicherstellt, während ein Anstieg der Herstellungskosten verringert wird.

Die Aufgabe wird durch die Halbleitervorrichtung des Anspruches gelöst.

Entsprechend dieser Struktur ist ein MOS-Transistor, der die er ste Gateelektrode und den vierten, fünften und dritten Dotie rungsbereich enthält, zuerst gebildet und ein anderer MOS- Transistor, der die zweite Gateelektrode und den dritten, ersten und zweiten Dotierungsbereich enthält, ist ebenfalls gebildet. Der fünfte Dotierungsbereich des einen MOS-Transistors weist ei ne höhere Dotierungskonzentration auf als die des dritten Dotie rungsbereiches des anderen MOS-Transistors und ist tiefer gebil det. Folglich kann die Schwellenspannung des einen MOS- Transistors höher als die des anderen MOS-Transistors durch ei nen umgekehrten Kurzkanaleffekt eingestellt werden, der einer Diffusion von atomaren Störstellen bzw. atomaren Gitterstörstel len zugeordnet werden kann, die in dem Halbleitersubstrat auf tritt, wenn die Dotierungsbereiche gebildet werden. Dies kann ebenfalls den Durchgriff in dem einen MOS-Transistor verhindern.

Weiterhin weist der fünfte Dotierungsbereich des einen MOS- Transistors eine dritte Dotierungskonzentration auf, die die höchste von den anderen ist, und ist tiefer als der erste bis dritte und vierte Dotierungsbereich gebildet und weist somit ei nen verringerten Widerstand auf. Folglich kann eine erhöhte Strommenge durch den fünfte Dotierungsbereich fließen, wodurch die Stromtreiberfähigkeit des einen MOS-Transistors erhöht ist.

Folglich ist das β-Verhältnis oder das Verhältnis der Stromtrei berfähigkeit des einen MOS-Transistor zu der Stromtreiberfähig keit des anderen MOS-Transistors erhöht.

Weiterhin weist der dritte Dotierungsbereich des anderen MOS- Transistors eine erste Dotierungskonzentration auf, die vergli chen mit den anderen die niedrigste ist, und ist relativ flach in der Tiefe, und somit ist die Größe eines Stroms, der durch den zweiten Dotierungsbereich fließt, gering. Folglich ist die Stromtreiberfähigkeit des anderen MOS-Transistors verringert, wodurch das β-Verhältnis erhöht ist. Als Ergebnis ist der stati sche Störabstand der Halbleitervorrichtung verbessert, wodurch ihr stabiler Betrieb sichergestellt wird.

Zusätzlich werden die Schwellenspannung des einen MOS- Transistors und des anderen MOS-Transistors beispielsweise durch die Dotierungskonzentration der Dotierungsbereiche gesteuert. Folglich gibt es verglichen mit dem Fall, bei dem die Schwellen spannungen der MOS-Transistoren durch selektives Einbringen von vorbestimmten Dotierungen in die Kanalbereiche der MOS- Transistoren gesteuert wird, keine Notwendigkeit für einen zu sätzlichen Verfahrenschritt, und somit kann eine Erhöhung der Herstellungskosten unterdrückt werden.

Mit einer Silizidschicht ist der Widerstand des fünften Dotie rungsbereiches weiter reduziert, ist sein Potential stabil ge macht, und somit ist die Stromtreiberfähigkeit des einen MOS- Transistors verbessert. Dies führt zu einem verbesserten β- Verhältnis und somit zu einem erhöhten statischen Störabstand der Halbleitervorrichtung.

In dem Fall der Metallsilizidschicht kann der Film leicht auf der Oberfläche des fünften Dotierungsbereiches durch Reagieren eines Metallfilmes mit Silizium innerhalb des Halbleitersubstra tes gebildet werden.

Es ist möglich, die elektrischen Felder in der Nähe der Bereiche direkt unterhalb der entsprechenden Seitenwände der ersten und der zweiten Gateelektrode zu entspannen, während die Schwellen spannung des einen MOS-Transistors höher als die des anderen MOS-Transistors gehalten wird.

Die Schwellenspannung des Treibertransistors in der statischen Speicherzelle kann höher eingestellt werden als die des Zu griffstransistors, und die Stromtreiberfähigkeit des Treiber transistors ist verbessert. Dies führt zu einem Erhöhen des β- Verhältnisses und somit des statischen Störabstandes. Als Ergeb nis ist ein stabiler Betrieb der Speicherzelle sichergestellt.

Es folgt die Beschreibung von Beispielen und Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Querschnittsansicht einer Halbleiter vorrichtung entsprechend einem ersten Bei spiel, die notwendig ist zum Verständnis der Erfindung,

Fig. 2 eine Draufsicht der in Fig. 1 gezeigten Halbleitervorrichtung,

Fig. 3, 4 u. 5 Querschnittsansichten, die aufeinanderfol gende Schritte eines Herstellungsverfahrens der in Fig. 1 gezeigten Halbleitervorrich tung zeigen,

Fig. 6 eine Draufsicht, die den in Fig. 5 gezeigten Herstellungsschritt zeigt,

Fig. 7 eine Draufsicht, die eine Struktur einer Mehrzahl von Speicherzellen in dem in Fig. 5 gezeigten Herstellungsschritt zeigt,

Fig. 8 eine Querschnittsansicht, die einen Herstel lungsschritt zeigt, der dem in Fig. 5 ge zeigten Schritt folgt,

Fig. 9 eine Draufsicht, die den in Fig. 8 gezeigten Herstellungsschritt zeigt,

Fig. 10 eine Querschnittsansicht, die einen Herstel lungsschritt zeigt, der dem Schritt folgt, der in Fig. 8 gezeigt ist,

Fig. 11 eine Draufsicht, die den Herstellungsschritt zeigt, der in Fig. 10 gezeigt ist,

Fig. 12 eine Querschnittsansicht, die den Herstel lungsschritt zeigt, der dem in Fig. 10 ge zeigten Schritt folgt,

Fig. 13 eine Draufsicht, die den in Fig. 12 gezeig ten Herstellungsschritt zeigt,

Fig. 14 ein Diagramm, das eine Abhängigkeit der Ga telänge von der Schwellenspannung für jeden Transistor zeigt,

Fig. 15 eine Querschnittsansicht einer Halbleiter vorrichtung entsprechend einem zweiten Bei spiel, die notwendig ist zum Verständnis der Erfindung,

Fig. 16 eine Querschnittsansicht, die einen Herstel lungsschritt der in Fig. 15 gezeigten Halb leitervorrichtung zeigt,

Fig. 17 eine Draufsicht der Halbleitervorrichtung in dem in Fig. 16 gezeigten Herstellungs schritt,

Fig. 18 u. 19 Querschnittsansichten von Halbleitervorrich tungen entsprechend einem ersten und einem zweiten Ausführungsbeispiel,

Fig. 20A eine Ersatzschaltung einer Speicherzelle in einem herkömmlichen SRAM,

Fig. 20B eine Ersatzschaltung einer Flipflop- Schaltung,

Fig. 21 Eingabe-/Ausgabeeigenschaften einer Spei cherzelle in einem SRAM und

Fig. 22, 23 u. 24 zeigen entsprechend Eingabe-/Ausgabeeigen schaften der Speicherzelle im Bereitschafts zustand, beim Datenwertlesen und beim Daten wertschreiben.

Als eine Halbleitervorrichtung entsprechend dem ersten Beispiel wird eine Halbleitervorrichtung mit einer Speicherzelle in einem SRAM mit Bezug zu Fig. 1, 2 und 20A beschrieben. Fig. 1 und 2 zeigen entsprechend ein Beispiel eines Querschnitts und einer ebenen Struktur einer Speicherzelle in einem SRAM, die als Er satzschaltung in Fig. 20A gezeigt ist. Fig. 1 zeigt die Quer schnittsstruktur entlang der Linie A-A in Fig. 2.

Wie in Fig. 1 und 2 gezeigt ist, ist eine p-Wanne 3 auf der Oberfläche eines n-Siliziumsubstrates 1 gebildet. Eine Wortlei tung 5a ist auf der Oberfläche der p-Wanne 3 mit einem dazwi schen vorgesehen Gateisolierfilm 4 gebildet. Die Wortleitung 5a (Gateelektrode) weist eine Polyzidstruktur mit einer unteren Schicht, die aus einem polykristallinen Siliziumfilm (Polysiliziumfilm), der mit Phosphor dotiert ist, gebildet ist, und einer oberen Schicht, die aus einem Metallsilizidfilm, wie zum Beispiel ein Wolframsilizidfilm, gebildet ist, auf. Auf der Oberfläche der p-Wanne 3 sind an jeder Seite der Wortleitung 5a ein n^-- und n⁺-Drainbereich 6a, 8a bzw. ein n^-- und ein n⁺- Sourcebereich 6b, 8b gebildet. Die Wortleitung 5a (Gateelektrode), der n^-- und n⁺-Drainbereich 6a, 8a und der n^-- und n⁺-Sourcebereich 6b, 8b bilden einen Zugriffstransistor A1.

Gateelektroden 5b und 5c sind auf der Oberfläche der p-Wanne 3 mit einem dazwischen vorgesehen Gateisolierfilm 4 gebildet. Ähn lich zu der Wortleitung 5a weisen die Gateelektroden 5b und 5c eine Polyzidstruktur auf. Auf der Oberfläche der p-Wanne 3 sind an jeder Seite der Gateelektrode 5b ein n^-- und n⁺-Drainbereich 6b, 8b bzw. ein n^-- und ein n⁺⁺-Sourcebereich 6c, 10 gebildet. Ein Treibertransistor D1 ist aus der Gateelektrode 5b, dem n^-- und dem n⁺-Drainbereich 6b, 8b und dem n^-- und dem n⁺⁺- Sourcebereich 6c, 10 gebildet. Wie in Fig. 1 gezeigt ist, sind der n^-- und der n⁺-Sourcebereich 6b, 8b des Zugriffstransistors A1 und der n^-- und der n⁺-Drainbereich 6b, 8b des Treibertransi stors D1 gemeinsam vorgesehen.

Ein Siliziumoxidfilm 11 ist auf dem n-Siliziumsubstrat 1 zum Be decken der Wortleitung 5a (Gateelektrode) und der Gateelektrode 5b gebildet. Auf dem Siliziumoxidfilm 11 sind mit Phosphor do tierte Dotierungsbereiche 12a, 12b und 12c, die Kanalbereiche sein sollen, gebildet. Zum Bedecken der Dotierungsbereiche 12a, 12b und 12c ist ein Siliziumoxidfilm 13 gebildet, auf dem Ver bindungen 15a und 15b gebildet sind. Die Verbindung 15b, der Siliziumoxidfilm 13 und der Dotierungsbereich 12b bilden einen p- Kanal-TFT (Dünnfilmtransistor), der ein Lastelement L1 sein soll. Das Lastelement weist ein Ende auf, das elektrisch mit dem n^-- und dem n⁺-Source-/Drainbereich 6b und 8b des Treibertransi stors D1 und des Zugriffstransistors A1 verbunden ist, und das andere Ende ist mit einer Stromversorgung verbunden.

Ein Zwischenschichtisolierfilm 16 ist zum Bedecken der Verbin dungen 15a und 15b gebildet. Auf dem Zwischenschichtisolierfilm 16 sind Bitleitungen 18a und 18b gebildet. Die Bitleitung 18a ist zum Beispiel elektrisch mit dem n^-- und dem n⁺-Drainbereich 6a, 8a des Zugrifftransistors A1 über einen Leiter, der in ein Bitleitungskontaktloch 17a gefüllt ist, und die Verbindung 15a verbunden. Die Bitleitung 18b ist elektrisch mit dem Drainbe reich des anderen Zugriffstransistors (nicht gezeigt) über einen Leiter, der in ein Bitleitungskontaktloch 17b gefüllt ist, und eine Verbindung verbunden. Die Halbleitervorrichtung entspre chend diesem Beispiel ist so aufgebaut.

Ein Herstellungsverfahren der oben beschriebenen Halbleitervor richtung wird nun beschrieben. Wie zuerst in Fig. 3 gezeigt ist, wird ein Feldisolierfilm 2 mit einer Filmdicke von ungefähr 300,0 nm (3000 Å) aus einem Siliziumoxidfilm auf einem n- Siliziumsubstrat 1 mit dem LOCOS-Verfahren (Lokale Oxidation des Siliziums) als eine Art der selektiven thermischen Oxidation, die einen Siliziumoxidfilm und einen Siliziumnitridfilm verwen det, gebildet. Diese für die thermische Oxidation verwendeten Filme werden dann von der Oberfläche des Siliziumsubstrates 1 entfernt. Als nächstes wird eine p-Dotierung, z. B. Bor, in die gesamte Oberfläche des n-Siliziumsubstrates 1 mit einer Implan tierungsenergie von 200 bis 700 KeV und einer Dosis von 1,0 × 10¹² bis 1,0 × 10¹³/cm² implantiert. Eine p-Dotierung, wie zum Beispiel Bor, wird weiter mit 30 bis 70 KeV und einer Dosis von 3,0 × 10¹²/cm² zum Bilden einer p-Wanne 3 implantiert. Die Dotie rungekonzentration der so gebildeten p-Wanne 3 beträgt 1,0 × 10¹⁶ bis 1,0 × 10¹⁸/cm².

Danach wird ein Gateisolierflim 4 mit einer Filmdicke von 4,0 bis 10,0 nm (40 bis 100 Å) aus einem Siliziumoxidfilm durch eine thermische Oxidation gebildet. Auf dem Gateisolierfilm 4 wird ein mit Phosphor dotierter Polysiliziumfilm (nicht gezeigt) mit einer Filmdicke von ungefähr 100,0 nm (1000 Å) und der Phosphor konzentration von ungefähr 1,0 × 10²⁰ bis ungefähr 8,0 × 10²⁰/cm³ durch das LPCVD-Verfahren (Chemisches Abscheiden aus der Gaspha se mit niedrigem Druck), das ein Gas, wie zum Beispiel Phosphin (PH₃) verwendet, gebildet. Ein Wolframsilizidfilm (nicht ge zeigt) wird auf dem Polysiliziumfilm gebildet.

Ein vorbestimmter Photoresist (nicht gezeigt) wird dann durch Photolithographie auf dem Wolframsilizidfilm bemustert. Unter Verwendung des Photoresists als Maske werden der Wolframsilizid film und der Polysiliziumfilm dem RIE (Reaktiven Ionenätzen) ausgesetzt, und somit werden eine Wortleitung 5a und Gateelek troden 5b, 5c gebildet.

Obwohl die Wortleitung 5a und die Gateelektroden 5b, 5c jeweils so verwirklicht wurden, daß sie ein Polyzidstruktur mit einem Wolframsilizidfilm und einem mit Phosphor dotierten Polysilizi umfilm aufweisen, können sie jeweils statt dessen eine Struktur mit nur einem mit Phosphor dotierten Polysiliziumfilm aufweisen.

Danach wird in die gesamte Oberfläche des Siliziumsubstrates 1 zum Beispiel Arsen durch eine schräge Drehionenimplantation mit einem Implantierungswinkel von 45°, einer Implantierungsenergie von 30 bis 70 KeV und einer Dosis von 1,0 × 10¹³ bis 5,0 × 10¹³/cm² eingebracht. Ein n^--Drainbereich 6a, ein n^--Source-/Drainbereich 6b und ein n^--Sourcebereich 6c werden somit entsprechend in Be reichen mit Ausnahme der Bereiche, die durch die Wortleitung 5a und die Gateelektroden 5b, 5c blockiert sind, gebildet. Die n^-- Source-/Drainbereiche 6a, 6b und 6c, die so gebildet sind, wei sen eine Dotierungskonzentration in der Größenordnung von 1,0 × 10¹⁷ bis 1,0 × 10¹⁹/cm³ auf.

Als nächstes wird mit Bezug zu Fig. 4 zum Bedecken der Wortlei tung 5a und der Gateelektroden 5b, 5c ein Siliziumoxidfilm (nicht gezeigt) mit einer Filmdicke von 50,0 bis 150,0 nm (500 bis 1500 Å) auf dem Siliziumsubstrat 1 durch das LPCVD gebildet. Der Siliziumoxidfilm wird dann durch das RIE geätzt, wodurch entsprechende Seitenwandoxidfilme 7a-7f, jeweils mit einer Brei te von 50,0 bis 150,0 nm (500 bis 1500 Å), auf der jeweiligen Sei tenoberfläche der Wortleitung 5a und der Gateelektroden 5b, 5c gebildet werden.

Danach wird in die gesamte Oberfläche des Siliziumsubstrates 1 zum Beispiel Arsen mit 30 bis 70 KeV und einer Dosis von 1,0 × 10¹⁵ bis 5,0 × 10¹⁵/cm² implantiert, wodurch ein n⁺-Drainbereich 8a, ein n⁺-Source-/Drainbereich 8b und ein n⁺-Sourcebereich 8c entspre chend in anderen Bereichen als die Bereiche, die durch die Wort leitung 5a, die Gateelektroden 5b, 5c und die Seitenwandoxidfil me 7a-7f blockiert sind, gebildet werden. Die so gebildeten n⁺- Source-/Drainbereiche 8a, 8b und 8c weisen eine Dotierungskon zentration von 10 × 10²⁰ bis 10 × 10²¹/cm³ auf und sind 0,05 bis 0,15 µm tief.

Als nächstes wird mit Bezug zu Fig. 5 ein Photoresist 9 gebil det, der die Oberfläche des in Fig. 4 gezeigten n⁺- Sourcebereiches 8c freilegt. Unter Verwendung dieses Photore sists 9 als Maske wird Arsen mit einer Implantierungsenergie von 50 bis 100 KeV und einer Dosis von 1,0 × 10¹⁵ bis 5,0 × 10¹⁵/cm² zum Bilden eines n⁺⁺-Sourcebereiches 10 implantiert. Der so gebilde te n⁺⁺-Sourcebereich 10 weist eine höhere Dotierungskonzentrati on von 5 × 10²⁰ bis 1 × 10²²/cm³ sowie eine größere Tiefe von 0,10 bis 0,25 µm als die n⁺-Source-/Drainbereiche 8a, 8b und 8c auf.

Der Zugriffstransistor A1 und der Treibertransistor D1, die je weils eine LDD-Struktur (schwach dotierter Drain) aufweisen, sind somit gebildet, wobei sie das elektrische Feld in der Nähe des Drainbereiches entspannt. Der Resist 9 wird dann entfernt.

Fig. 6 zeigt eine ebene Struktur einer einzelnen Speicherzelle eines SRAM in diesem Herstellungsschritt, und Fig. 7 zeigt eine ebene Struktur von 2 × 3 Speicherzellen in dem gleichen Schritt. Fig. 5 zeigt speziell einen Querschnittstruktur entlang der Li nie A-A in Fig. 6.

Nun wird mit Bezug zu Fig. 8 ein Siliziumoxidfilm 11 mit einer Filmdicke von 200,0 bis 1000,0 nm (2000 bis 10000 Å) auf dem Sili ziumsubstrat durch das LPCVD zum Bedecken der Wortleitung 5a und der Gateelektroden 5b, 5c gebildet. Auf dem durch das LPCVD ge bildeten Siliziumoxidfilm 11 wird ein Polysiliziumfilm mit einer Filmdicke von 20,0 bis 100,0 nm (200 bis 1000 Å) gebildet. Phos phor wird dann in den Polysiliziumfilm mit einer Implantierungs energie von 30 KeV und einer Dosis von 1,0 × 10¹² bis 1,0 × 10¹⁴/cm² implantiert.

Danach wird auf dem mit Phosphor implantierten Polysiliziumfilm ein vorbestimmtes Photoresistmuster (nicht gezeigt) durch Photo lithographie gebildet. Unter Verwendung des Photoresistmusters als Maske wird der Polysiliziumfilm dann durch das RIE geätzt, wodurch Dotierungsbereiche 12a, 12b und 12c, die Kanalbereiche sein sollen, gebildet werden. Fig. 9 ist eine ebene Struktur der Speicherzelle in diesem Herstellungsschritt, und Fig. 8 zeigt eine Querschnittsstruktur entlang der Linie A-A in Fig. 9.

Wie in Fig. 10 gezeigt ist, wird ein 10,0 bis 30,0 nm (100 bis 300 Å) dicker Siliziumoxidfilm 13 auf dem Siliziumoxidfilm 11 durch das LPCVD zum Bedecken der Dotierungsbereiche 12a, 12b und 12c gebildet. Ein vorbestimmtes Photoresistmuster (nicht ge zeigt) wird dann auf dem Siliziumoxidfilm 13 durch Photolitho graphie gebildet. Unter Verwendung dieses Photoresistmusters als Maske werden die Siliziumoxidfilme 13, 11, usw. einem anisotro pen Ätzen ausgesetzt, wodurch Kontaktlöcher 14a, 14b und 14c ge bildet werden, die entsprechend die Oberflächen des n⁺- Drainbereiches 8a, des n⁺-Source-/Drainbereiches 8b und der Ga teelektrode 5c freilegen. Fig. 11 zeigt eine ebene Struktur der Speicherzelle in diesem Herstellungsschritt. Fig. 10 ist eine Querschnittsstruktur entlang der Linie A-A in Fig. 11.

Nun wird mit Bezug zu Fig. 12 ein mit Phosphor dotierter Polysi liziumfilm (nicht gezeigt) auf dem Siliziumoxidfilm 13 durch das LPCVD zum Füllen der Kontaktlöcher 14a, 14b und 14c gebildet. Der Film weist eine Dicke von 100,0 bis 200,0 nm (1000 bis 2000 Å) auf und seine Phosphorkonzentration beträgt 1,0 × 10²⁰ bis 8,0 × 10²⁰/cm³. Ein vorbestimmtes Photoresistmuster (nicht ge zeigt) wird dann auf dem Polysiliziumfilm durch Photolithogra phie gebildet. Unter Verwendung des Photoresistmusters als Maske wird der mit Phosphor dotierte Polysiliziumfilm durch das RIE geätzt, wodurch Verbindungen 15a und 15b gebildet werden. Der Dotierungsbereich 12b, der Siliziumoxidfilm 13 und die Verbin dung 15b bilden einen p-Kanal-TFT (Dünnfilmtransistor) als La stelement der Speicherzelle in einem SRAM, die entsprechend als sein Kanalbereich, sein Gateisolierfilm und seine Gateelektrode dienen. Fig. 13 zeigt eine ebene Struktur der Speicherzelle in diesem Herstellungsschritt, und Fig. 12 ist eine Quer schnittsstruktur entlang der Linie A-A in Fig. 13.

Danach wird ein Zwischenschichtisolierfilm 16 zum Bedecken der Verbindungen 15a und 15b gebildet, und ein Bitleitungskontakt loch sowie eine Bitleitung, die aus einer Aluminiumverbindung gebildet ist, werden in einer gut bekannten Art gebildet. Die in Fig. 1 gezeigte Halbleitervorrichtung ist somit fertiggestellt.

Entsprechend der oben beschriebenen Halbleitervorrichtung weist der n⁺⁺-Sourcebereich 10 des Treibertransistors D1 eine höhere Dotierungskonzentration als der n^-- und der n⁺-Drainbereich 6a, 8a, 6b, 8b des Zugriffstransistors A1 auf und ist auch tiefer gebildet. Daher wird es möglich, die Schwellenspannung des Trei bertransistors D1 höher als die des Zugriffstransistors A1 auf grund eines umgekehrten Kurzkanaleffektes einzustellen.

Der umgekehrte Kurzkanaleffekt wird nun beschrieben. Entspre chend der Literatur (C. S. Rafferty et al. IEDM Tech. Digest 1993, S. 311-314) verursacht die Ionenimplantation, wenn der n⁺⁺-Sourcebereich 10 und die Drainbereiche 6b, 8b für den Trei bertransistor D1 gebildet werden, Gitterstörstellen, atomare Gitterstörstellen bzw. Punktdefekte in dem Siliziumsubstrat 1. Die atomaren Gitterstörstellen werden von dem n⁺⁺-Sourcebereich 10 und den Drainbereichen 6b, 8b zu dem Kanalbereich diffun diert, was durch eine beschleunigte Diffusion der Dotierung (Bor) in dem Kanalbereich des Treibertransistors D1 begleitet ist. Zu dieser Zeit wird die Gatelänge des Treibertransistors D1 kürzer je näher der n⁺⁺-Sourcebereich 10 und die Drainbereiche 6b, 8b kommen, so daß überschüssige atomare Gitterstörstellen wahrscheinlich diffundiert werden und somit weiter die Dotie rungsdiffusion (Bor) beschleunigen. Diese atomaren Gitterstör stellen verschwinden an der Übergangsstelle des Gateisolierfil mes 4 direkt unterhalb der Gateelektrode 5b und des Silizium substrates 1 und somit weisen sie in dem Kanalbereich einen Kon zentrationsgradienten mit einer Konzentrationsspitze in der Nähe der Übergangsstelle auf. Als Ergebnis wird die Dotierung (Bor) direkt unterhalb des Kanalbereiches angesammelt oder wird ange häuft, wodurch verursacht wird, daß die Spannung des Treiber transistors ansteigt. Es ist allgemein bekannt, daß dieses Phä nomen speziell bemerkbar wird, wenn die Gatelänge eines Transi stors weniger als 0,4 µm beträgt.

Noch entsprechend der Halbleitervorrichtung, die oben beschrie ben wurde, weist der n⁺⁺-Sourcebereich 10 in dem Treibertransi stor D1 eine höhere Dotierungskonzentration und eine größere Tiefe als die n⁺-Drainbereiche 6a, 8a, 6b, 8b auf. Der n⁺⁺- Sourcebereich 10 weist somit einen reduzierten Widerstand auf, der ermöglicht, daß ein größerer Strom hindurchfließt. Dies führt zu einer Verbesserung der Stromtreiberfähigkeit des Trei bertransistors, wodurch das β-Verhältnis oder das Verhältnis der Stromtreiberfähigkeit des Treibertransistors zu der des Zu griffstransistors größer gemacht wird. Als Ergebnis wird ein größerer Störabstand erreicht, der die Verbesserung der Stabili tät des Speicherzellenbetriebes sicherstellt.

Weiterhin weisen die Drainbereiche 6b und 8b des Treibertransi stors D1 eine niedrigere Dotierungskonzentration als der n⁺⁺- Sourcebereich 10 auf und sind flacher gebildet. Daher kann ein Durchgriff bei dem Treibertransistor D1 leicht verhindert wer den.

Als nächstes wurden zum Untersuchen der Abhängigkeit der Gate länge von der Schwellenspannung des Zugriffstransistors A1 und des Treibertransistors D1 der oben beschriebenen Halbleitervor richtung zwei Transistoren in einer solchen oben beschriebenen Art zum Simulieren des Zugrifftransistors bzw. des Treibertran sistors gebildet. In andern Worten wurden ein Transistor mit Source-/Drainbereichen, die die gleiche Dotierungskonzentration und die gleiche Tiefe wie die n^-- und n⁺-Source-/Drainbereiche 6b, 8b, 6a und 8a aufweisen, und ein anderer Transistor mit ei nem Sourcebereich, der die gleiche Dotierungskonzentration und die gleiche Tiefe wie die n^-- und n⁺⁺-Sourcebereiche 6c und 10 aufweist, sowie mit einem Drainbereich, der die gleiche Dotie rungskonzentration und die gleiche Tiefe wie die n^-- und n⁺- Drainbereiche 6b und 8b aufweist, gebildet.

Fig. 14 zeigt die Abhängigkeit der Gatelänge (L) von der Schwel lenspannung (Vth) für diese Transistoren. Entsprechend Fig. 14 ist aufgrund des umgekehrten Kurzkanaleffektes die Schwellen spannung des zu dem Treibertransistor äquivalenten Transistors höher als die des zu dem Zugriffstransistor äquivalenten Transi stors. Wenn zum Beispiel die Gatelänge L 0,25 µm beträgt, beträgt die Schwellenspannung des zu dem Treibertransistor äquivalenten Transistors 0,83 V, wohingegen die Schwellenspannung des zu dem Zugriffstransistor äquivalenten Transistors 0,75 V beträgt.

Als Ergebnis ist der statische Störabstand der Speicherzelle in einem SRAM verbessert, wodurch ein stabiler Betrieb in der Spei cherzelle sichergestellt wird.

Bei der Halbleitervorrichtung, die oben beschrieben wurde, ist es beispielsweise nicht notwendig, eine Dotierung in das Silizi umsubstrat direkt unterhalb seiner Gateelektrode für den Zweck der Steuerung der Schwellenspannung eines Treibertransistors einzubringen. Daher ist ein zusätzlicher Verfahrensschritt nicht notwendig und somit kann verhindert werden, daß die Herstel lungskosten ansteigen.

Eine Halbleitervorrichtung entsprechend dem zweiten Beispiel wird mit Bezug zu den Figuren beschrieben. Wie in Fig. 15 ge zeigt ist, ist ein Titansilizidfilm 19 auf dem n⁺⁺-Sourcebereich 10 des Treibertransistors D1 gebildet. Ein Siliziumoxidfilm 20 ist zum Bedecken der Wortleitung 5a und der Gateelektroden 5b, 5c gebildet. Außer diesem weist die Halbleitervorrichtung die gleiche Anordnung wie die entsprechend dem ersten Beispiel, das in Fig. 1 gezeigt ist, auf. Folglich sind entsprechende Teile mit den gleichen Bezugszeichen bezeichnet und ihre Beschreibung wird nicht wiederholt.

Ein Herstellungsverfahren der oben beschriebenen Halbleitervor richtung wird nun mit Bezug zu den Figuren beschrieben. Wie in Fig. 16 gezeigt ist, wird bis zu der Bildung des n⁺- Drainbereiches 8a, des n⁺-Drainbereiches 8b und des n⁺- Sourcebereiches 8c (nicht gezeigt) die Halbleitervorrichtung mit den gleichen Herstellungsschritten hergestellt, die bei dem er sten Beispiel verwendet werden, wie mit Bezug zu Fig. 3 und 4 beschrieben wurde. Danach wird ein Siliziumoxidfilm (nicht ge zeigt) mit einer Filmdicke von 30,0-100,0 nm (300 bis 1000 Å) auf dem Siliziumsubstrat 1 durch das LPCVD zum Bedecken der Wortlei tung 5a und der Gateelektroden 5b, 5c, usw. gebildet. Der Sili ziumoxidfilm auf dem n⁺-Sourcebereich 8c des Treibertransistors D1 wird dann selektiv durch Photolithographie und das RIE ent fernt. Ein Siliziumoxidfilm 20 wird somit gebildet.

Danach wird ein n⁺⁺-Sourcebereich 10 des Treibertransistors D1 unter Verwendung des gleichen Verfahrens, wie mit Bezug zu Fig. 5 beschrieben wurde, gebildet. Ein ungefähr 30,0 nm (300 Å) dicker Titanfilm wird dann durch Sputtern auf dem Siliziumoxidfilm 20 zum Bedecken des n⁺⁺-Sourcebereiches 10 gebildet. Danach wird ein RTA (schnelles thermisches Ausheilen bzw. schnelles thermi sches Erwärmen) beispielsweise bei einer Temperatur in dem Be reich von 700 bis 800°C für eine Minute durchgeführt, wodurch ein Titansilizidfilm 19 selektiv nur auf dem n⁺⁺-Sourcebereich 10 des Treibertransistors D1 gebildet wird. Der auf dem Siliziu moxidfilm 20 belassene Titanfilm wird dann unter Verwendung von zum Beispiel Schwefelsäure entfernt. Das RTA wird dann wieder bei einer Temperatur von 700 bis 900°C für ungefähr eine Minute durchgeführt.

Der so gebildete Titansilizidfilm 19 weist einen Flächenwider stand von 5 bis 10 Ω/ auf. Obwohl der Titansilizidfilm als ein Metallsilizidfilm gebildet wurde, können alternativ andere Me tallsilizidfilme mit schwer schmelzbarem Metall, wie zum Bei spiel ein Kobaltsilizidfilm oder ein Nickelsilizidfilm, verwen det werden. Fig. 17 ist eine ebene Struktur der Speicherzelle in diesem Herstellungsschritt. Fig. 16 ist eine Querschnittstruktur entlang der Linie A-A in Fig. 17. Danach wird die in Fig. 15 ge zeigte Halbleitervorrichtung durch Verwenden der gleichen Her stellungsschritte, die in dem ersten Beispiel beschrieben sind und in Fig. 8 bis 12 gezeigt sind, fertiggestellt.

In dieser Halbleitervorrichtung ist der Titansilizidfilm 19 nur auf dem n⁺⁺-Sourcebereich 10 des Treibertransistors D1 gebildet.

Wie in der Ersatzschaltung von Fig. 20A gesehen wird, ist der n⁺⁺-Sourcebereich 10 mit Masse verbunden. Dies bringt zusätzlich zu den Effekten, die in dem ersten Beispiel beschrieben sind, die folgende Effekte. Der Widerstand an der Verbindung an der Masseseite des Treibertransistors D1 ist weiter verringert, so daß das Massepotential stabil gemacht ist, und die Stromtreiber fähigkeit des Treibertransistors D1 ist erhöht, so daß das β- Verhältnis folglich erhöht ist. Als Ergebnis wird ein noch größerer statischer Störabstand erhalten, der einen stabileren Betrieb der Speicherzelle sicherstellt.

Entsprechend diesem Beispiel wird zusätzlich zu dem n⁺⁺-Source bereich 10 des Treibertransistors D1, der mit Masse verbunden ist, die p-Wanne 3 ebenfalls auf einem Potential der Masseseite gehalten, und somit tritt kein Potentialunterschied zwischen dem n⁺⁺-Sourcebereich 10 und der p-Wanne 3 auf. Folglich kann verhin dert werden, daß ein Übergangsleckstrom zwischen diesen beiden Bereichen fließt.

Weiterhin verhindert in der Halbleitervorrichtung entsprechend diesem Beispiel verglichen mit der Halbleitervorrichtung, bei der der n⁺⁺-Sourcebereich 10 nicht gebildet ist und ein Titan silizidfilm nicht auf dem n⁺-Sourcebereich 8c gebildet ist, der Titansilizidfilm 19, der auf dem n⁺⁺-Sourcebereich 10 gebildet ist, eine übermäßige Diffusion des Arsens von dem Sourcebereich in den Titansilizidfilm, und somit wird effektiv der Anstieg eines Verbindungswiderstandes zwischen dem Titansilizidfilm und dem Sourcebereich verhindert.

Es wird angemerkt, daß der Titansilizidfilm 19 nur auf dem n⁺⁺- Sourcebereich 10 gebildet ist. Wenn er beispielsweise ebenfalls auf dem n⁺-Drainbereich 8a des Zugriffstransistors A1 gebildet ist, wird ein Übergangsleckstrom von dem n⁺-Drainbereich 8a zu der p-Wanne 3 fließen, wenn eine Bitleitung einen hohen Pegel erreicht, was zu einem erhöhten Stromverbrauch führt. Daher ist der Titansilizidfilm 19 wünschenswerter Weise nur auf dem n⁺⁺- Sourcebereich 10 gebildet.

Erstes Ausführungsbeispiel

Eine Halbleitervorrichtung entsprechend dem ersten Ausführungs beispiel wird mit Bezug zu den Figuren beschrieben. Wie in Fig. 18 gezeigt ist, weist der Treibertransistor D1 nur den n^-- Drainbereich 6b als seinen Drainbereich auf, und der Zu griffstransistor A1 weist nur den n^--Sourcebereich 6b (gemein sam) als seinen Sourcebereich auf. Außer diesem weist die Halb leitervorrichtung entsprechend diesem Ausführungsbeispiel den gleichen Aufbau wie den entsprechend dem ersten Beispiel auf, das mit Bezug zu Fig. 1 beschrieben wurde, so daß die gleichen Teile durch die gleichen Bezugszeichen bezeichnet sind und ihre Beschreibung nicht wiederholt wird.

Die Halbleitervorrichtung entsprechend diesem Ausführungsbei spiel kann durch Einsetzen der gleichen Herstellungsschritte, die in dem ersten Beispiel beschrieben wurden, mit der Ausnahme gebildet werden, daß der n⁺-Source-/Drainbereich 8b nicht in dem in Fig. 4 gezeigten Herstellungsschritt gebildet wird, wie dies im ersten Ausführungsbeispiel ist.

Entsprechend der oben beschriebenen Halbleitervorrichtung weist der Zugriffstransistor A1 nur den n^--Sourcebereich 6b als seinen Sourcebereich auf. Folglich ist die Strommenge, die durch den Sourcebereich des Zugriffstransistors A1 fließt, reduziert und die Stromtreiberfähigkeit des Zugrifftransistors A1 ist somit verringert. Dies bringt zusätzlich zu den Effekten, die in dem ersten Beispiel beschrieben sind, einen zusätzlichen Effekt, daß das β-Verhältnis weiter erhöht werden kann, und als Ergebnis ist der statische Störabstand der Speicherzelle weiter verbessert. Daher wird ein stabilerer Betrieb der Speicherzelle garantiert.

Zweites Ausführungsbeispiel

Eine Halbleitervorrichtung entsprechend dem zweiten Ausführungs beispiel wird nun mit Bezug zu den Figuren beschrieben. Wie in Fig. 19 gezeigt ist, weist der Treibertransistor D1 nur den n^-- Drainbereich 6b als seinen Drainbereich auf, und der Zu griffstransistor A1 weist nur den n^--Sourcebereich 6b (gemein sam) als seinen Sourcebereich aus. Außer diesem weist die Halb leitervorrichtung entsprechend diesem Ausführungsbeispiel die gleiche Anordnung gemäß der entsprechend dem zweiten Beispiel, wie in Fig. 15 gezeigt ist, auf. Daher sind die gleichen Teile durch die gleichen Bezugszeichen beschrieben und ihre Beschrei bung wird nicht wiederholt.

Die Halbleitervorrichtung entsprechend diesem Ausführungsbei spiel kann durch die gleichen Herstellungsschritte, die in dem ersten und zweiten Beispiel beschrieben sind, mit der Ausnahme verwirklicht werden, daß der n⁺-Source-/Drainbereich 8b nicht in dem in Fig. 4 gezeigten Herstellungsschritt, wie in dem ersten Beispiel beschrieben ist, gebildet wird.

Bei der Halbleitervorrichtung, die oben beschrieben wurde, weist der Zugriffstransistor A1 nur den n^--Sourcebereich 6b als seinen Sourcebereich auf. Das bedeutet, daß ein Strom, der durch den n^--Sourcebereich 6b fließt, in der Größe reduziert ist, was in einer verringerten Stromtreiberfähigkeit des Zugriffstransistors A1 resultiert. Folglich weist die Halbleitervorrichtung entspre chend diesem Ausführungsbeispiel nicht nur die Effekte, die in dem zweiten Ausführungsbeispiel beschrieben sind, auf, sondern erhöht ebenfalls das β-Verhältnis, was ähnlich zu der Halblei tervorrichtung entsprechend dem ersten Ausführungsbeispiel ist. Als Ergebnis ist der statische Störabstand der Speicherzelle weiter verbessert, wodurch ein stabilerer Betrieb der Speicher zelle sichergestellt wird.

Claims

SRAM-Halbleiterspeichervorrichtung mit:
- 1. (1.) einem auf einer Hauptoberfläche eines Halbleitersubstra tes (1) gebildeten Wannenbereich (3) eines ersten Lei tungstyps;
- 2. (2.) einer statischen Speicherzelle mit einer Flip-Flop- Schaltung (F) mit
  - 1. (2.1.) einem Zugriffstransistor (A1, A2), der einen Sourcebe reich (6b, 8b), einen Drainbereich (6a, 8a) und eine zweite Gateelektrode (5a) aufweist,
  - 2. (2.2.) einem Paar von Treibertransistoren (D1, D2), die jeweils kreuzverbundene erste Gateelektroden (5b) und Drainberei che (6b, 8b) und einen Sourcebereich (6c, 10) aufweisen,
  - 3. (2.3.) einem Lastelement (L1, L2), das zwischen dem Drain (6b, 8b) von jedem Treibertransistor (D1, D2) und einer Strom versorgung (Vcc) geschaltet ist;
- 3. (3.) wobei der Drainbereich des Zugriffstransistors (A1, A2) aufweist:
  - 1. (3.1.) einen in einer Hauptoberfläche des Wannenbereiches.(3) gebildeten ersten Dotierungsbereich (6a) eines zweiten Leitungstypes mit einer ersten Dotierungskonzentration und einer ersten Tiefe in dem Wannenbereich (3) und
  - 2. (3.2.) einen in der Hauptoberfläche des ersten Dotierungsberei ches (6a) gebildeten zweiten Dotierungsbereich (8a) des zweiten Leitungstypes mit einer zweiten Dotierungskonzen tration höher als die erste Dotierungskonzentration und einer zweiten Tiefe größer als die erste Tiefe;
- 4. (4.) wobei der Sourcebereich des Zugriffstransistors (A1, A2) aufweist:
  - 1. (4.1.) nur einen in der Oberfläche des Wannenbereiches (3) gebilde ten dritten Dotierungsbereich (6b) des zweiten Lei tungstypes mit der ersten Dotierungskonzentration und ei ner dritten Tiefe in dem Wannenbereich (3);
- 5. (5.) wobei der Drainbereich jedes Treibertransistors (D1, D2) aufweist:
  - 1. (5.1.) nur den dritten Dotierungsbereich (6b);
- 6. (6.) wobei der Sourcebereich jedes Treibertransistors (D1, D2) aufweist:
  - 1. (6.1.) einen in der Hauptoberfläche des Wannenbereiches (3) ge bildeten vierten Dotierungsbereich (6c) des zweiten Lei tungstypes mit der ersten Dotierungskonzentration mit ei ner vierten Tiefe in dem Wannenbereich (3) und
  - 2. (6.2.) einen in der Hauptoberfläche des vierten Dotierungsberei ches (6c) gebildeten fünften Dotierungsbereich (10) des zweiten Leitungstypes mit einer Dotierungskonzentration größer als die zweite Dotierungskonzentration und einer fünften Tiefe größer als die zweite Tiefe.