KR19980060624A - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판에 WN_X막으로 이루어진 확산방지막을 반응성 스퍼터법으로 형성한 다음, 후속 공정으로 저장전극과 유전체막 및 플레이트 전극을 순차적으로 형성한 후, 일정 범위에서 열처리공정을 실시하게 되면 상기 확산방지막이 분해되어 WSi₂막과 WN막으로 이루어진 이중 구조의 확산방지막을 형성함으로써 고온 열처리 공정시 고상반응에 의한 실리사이드의 형성으로 발생할 수 있는 확산방지막의 파괴를 억제하여 고저항 물질의 형성을 방지하므로 캐패시터의 전기적특성을 개선시켜 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

Description

반도체 소자의 캐패시터 제조방법

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 반도체 기판에 확산방지막으로 형성된 WN_X막을 일정범위에서 열처리공정을 실시하여 확산방지막이 분해되어 WSi₂막과 WN막으로 이루어진 이중 구조의 확산방지막을 형성함으로써 캐패시터의 전기적 특성을 향상시켜 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.

일반적으로, 반도체 소자의 고집적됨에 따라 캐패시터에 요구되는 정전용량이 증대되어 고유전상수의 캐패시터로서 PbTiO₃, PbZr_1-X-Ti_XO₃, PbLa_1-XZr_XTiO₃, SrBi₂Ta₂O₉, Bi₄Ti₃O₁₂, BaTiO₃, Ba_1-xSr_xTiO₃, SrTiO₃등의 개발이 한창 진행되고 있다.

또한, PbZr_1-XTiO₃, Ba_1-XSr_XTiO₃, SrTiO₃등과 같은 고유전율 박막의 고밀도 반도체 소자에의 적용이 연구되면서 전극 재료인 산화에 의한 캐패시터의 성능 저하를 방지하기 위하여 반응성이 없는 플라티늄이나 전도성 산화물인 RuO₂, IrO₂등을 전극 재료로 적용하려는 시도가 이루어지고 있다.

그런데, 이러한 전극의 적용을 위해서는 전극 재료와 다결정 실리콘 사이의 확산방지막 사용이 필수적인데, 흔히 사용하고 있는 티타늄나이트라이드/티타늄(TiN/Ti) 방지막은 고온 열처리공정시 플러그 실리콘과의 반응에 의한 티타늄 실리사이드가 형성된다.

이때 발생하는 큰 인장응력으로 확산방지막인 티타늄나이트라이드막은 파괴되어 규소의 입계확산을 통한 실리사이드(PtSi, RuSi, IrSi)와 같은 높은 저항층이 형성되어 캐패시터의 전기적 특성을 악화시켜 고온 열처리공정시 발생하는 티타늄 실리사이드의 응집에 의해 금속확산방지막이 파괴되어 반도체 소자의 신뢰성이 저하되는 문제점이 있다.

이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판에 WN_X막으로 이루어진 확산방지막을 반응성스퍼터법으로 형성한 다음, 후속 공정으로 저장전극과 유전체막 및 플레이트전극을 순차적으로 형성한 후, 일정 범위에서 열처리공정을 실시하게 되면 상기 확산방지막이 분해되어 WSi₂막과 WN막으로 이루어진 이중구조의 확산방지막을 형성함으로써 고온 열처리 공정시 고상반응에 의한 실리사이드의 형성으로 발생할 수 있는 확산방지막의 파괴를 억제하여 고저항 물질의 형성을 방지하므로 캐패시터의 전기적특성을 개선시켜 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1 a 내지 도 1d는 본 발명에 따른 반도체 소자의 캐패시터 제조 공정도.

*도면의 주요부분에 대한 부호의 설명*

10:반도체 기판12:절연막

14:콘택플러그16:제1확산방지막

18:도전층20:유전체막

22:플레이트전극24:제2확산방지막

26:제3확산방지막

상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 캐패시터 제조방법은;

반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과;

상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과;

상기 콘택플러그 상부에 확산방지막패턴을 WN_X으로 형성하는 공정과;

상기 확산방지막상에 저장전극이 되는 도전층패턴을 형성하는 공정과;

상기 저장전극패턴의 표면을 감싸는 유전체막을 형성하는 공정과;

상기 유전체막 상부에 플레이트전극을 형성하는 공정과;

상기 구조를 고온 열처리하여 상기 확산방지막패턴을 분해시켜 WSi/WN_X이중 구조의 확산방지막을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도이다.

먼저, 반도체 기판(10)에 산화막의 재질로 소자분리 절연막(도시 않됨), 게이트라인(도시 않됨), 게이트전극(도시 않됨) 및 비트라인(도시 않됨)이 형성되어 있는 절연막(12)을 형성한다.

다음, 상기 절연막(12)을 콘택마스크로 식각하여 콘택부분으로 예정되어 노출되는 부분에 콘택홀을 형성한다.

그 다음, 상기 구조의 전표면에 500∼3000Å 두께의 다결정실리콘막(도시 않됨)을 화학기상증착법(Chemical Vapor Deposition 이하, CVD)으로 형성한 다음, 상기 다결정 실리콘막을 전면 식각하여 상기 콘택홀을 매립하는 콘택플러그(14)를 형성한다.

다음, 상기 구조의 전표면에 100∼1000Å 두께의 WN_X로 이루어진 제1확산방지막(16)을 반응성 스퍼터법(sputter) 또는 화학적 기상증착법으로 형성한다.

여기서, 상기 제1확산방지막(16)의 WN_X의 X는 0.3∼0.9범위에서 형성된다.

그 다음, 상기 제1확산방지막(16) 상부에 300∼5000Å 두께의 플라티늄(Pt), 또는 이산화루테늄(RuO₂), 이산화이리늄(IrO₂)으로 이루어진 도전층(18)을 형성한다.(도 1a 참조)

다음, 저장전극 마스크를 이용한 이방성 식각공정으로 상기 절연막(12)의 상부표면이 노출될 때까지 식각하여 상기 콘택플러그(14)와 제1확산방지막(16) 패턴 및 도전층(18)패턴으로 구성되는 저장전극패턴을 형성한다(도 1b 참조).

다음, 상기 도전층(18) 및 제1확산방지막(16)을 제거한 다음, 전표면에 1000∼3000Å 두께의 BST막 또는 SrTiO₃막, PZT막으로 이루어진 유전체막(20)을 형성한다.

그 다음, 상기 유전체막(20) 상부에 300∼2000Å 두께로 이산화루테늄막(RuO₃)등의 전도성 산화물 또는 플라티늄(Pt) 등의 내산화성 금속으로 이루어진 플레이트 전극(22)을 형성한다.

다음, 상기 구조의 전표면을 온도가 600∼900℃, 분위기는 O₂/N₂분위기, 열처리 시간은 10초∼10000초 범위에서 고온 열처리공정을 실시하여 상기 제1확산방지막(16)의 WN_X막을 WSi₂막과 WN막으로 분해시켜 제2확산방지막(24)과 제3확산방지막(26)을 형성하여 본 발명에 따른 캐패시터 제조공정을 완료한다.

여기서, 분해된 상기 WN막은 확산방지막의 성능이 우수하여 전극과 실리콘의 반응을 억제하게 하며, 상기 WSi₂막은 계면에서 이루어지기 때문에 과도한 실리사이드 형성에 의한 응력유발과 이로 인한 방지막 구조의 파괴 위험성을 방지하게 된다.(도 1d 참조)

상기한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판에 WN_X막으로 이루어진 확산방지막을 반응성 스퍼터법으로 형성한 다음, 후속 공정으로 저장전극과 유전체막 및 플레이트 전극을 순차적으로 형성한 후, 일정 범위에서 열처리공정을 실시하게 되면 상기 확산방지막이 분해되어 WSI₂막과 WN막으로 이루어진 이중 구조의 확산방지막을 형성함으로써 고온 열처리 공정시 고상반응에 의한 실리사이드의 형성으로 발생할 수 있는 확산방지막의 파괴를 억제하여 고저항 물질의 형성을 방지하므로 캐패시터의 전기적특성을 개선시켜 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (7)

1. 반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과;

   상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과,

   상기 콘택플러그 상부에 확산방지막패턴을 WN_X으로 형성하는 공정과,

   상기 확산방지막상에 저장전극이 되는 도전층패턴을 형성하는 공정과,

   상기 저장전극패턴의 표면을 감싸는 유전체막을 형성하는 공정과,

   상기 유전체막 상부에 플레이트전극을 형성하는 공정과,

   상기 구조를 고온 열처리하여 상기 확산방지막패턴을 분해시켜 WSi/WN_X이중 구조의 확산방지막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 청구항 2에 있어서, 상기 확산방지막에서는 X는 0.3∼0.9범위에서 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 청구항 1에 있어서, 확산방지막은 100Å∼1000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 청구항 1에 있어서, 상기 확산방지막은 반응성 스터퍼터법으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
5. 청구항 1에 있어서, 상기 도전층은 플라티늄(Pt), 또는 이산화루테늄(RuO₂), 이산화이리늄(IrO₂)으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
6. 청구항 1에 있어서, 상기 유전체막은 BST, 또는 SrTiO₃막, PZT막으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
7. 청구항 1에 있어서, 상기 열처리공정의 범위는 온도가 600∼900℃, 분위기는 O₂/N₂분위기, 열처리 시간은 10초∼10000초에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.