KR19980077339A - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 플라티늄(Pt)막 또는 루테늄(Ru)막을 하부전극으로 사용하는 캐패시터에서 반도체 기판 상에 형성되는 다결정 실리콘으로 이루어진 콘택플러그 표면을 급속열처리법에 의해 실리콘질화(Si₃N₄)막으로 변환시킨 다음, 티타늄질화(TiN)막을 형성하고 열처리법에 의해 티타늄 실리나이트라이드막(TiSiN)막을 형성한 후, Pt막을 형성하여 저장전극을 형성함으로써 콘택플러그의 실리콘과 확산방지막과의 고상반응에 의해 실리사이드막의 형성에 의한 인장응력으로 확산방지막이 파괴되는 현상을 방지하여 저장전극의 열적 안정성을 향상시켜 반도체 소자의 신뢰도 및 수율을 향상시킬 수 있는 기술에 관한 것이다.

Description

반도체 소자의 캐패시터 제조방법

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 반도체 기판상에 형성되는 실리콘 콘택플러그(contack plug)의 표면을 급속열처리법(Rapid Thermal Nitridation)에 의해 실리콘질화(Si₃N₄)막을 형성한 다음, TiN막을 형성하고 열처리법으로 TiN막 계면에 티타늄 실리나이트라이드(TiSiN)막을 형성함으로서 열적 안정성이 우수한 저장전극을 형성하는 기술에 관한 것이다.

일반적으로, 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.

그리하여, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나 유전체막의 두께를 얇게 하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 각각의 문제점을 가지고 있다. 즉, 높은 유전상수를 갖는 유전물질, 예를 들어 (Ba, Sr)TiO₃등은 신뢰도 및 박막 특성이 확실하게 확인되지 않아 실제 소자에 적용하기에는 어렵다.

또한, 상기와 같은 고유전막을 사용하는 캐패시터에서는 내화성 산화막인 Pt나 RuO₂/Ru 등과 같은 전도성 산화막을 저장전극으로 사용한다.

상기와 같은 고유전막을 사용하여 캐패시터를 구비하는 종래의 기술에 관하여 살펴보면 다음과 같다.

반도체 기판 상부에 저장전극콘택을 구비하는 절연막을 형성하고, 콘택홀을 메우는 콘택플러그를 다결정실리콘으로 형성한 후, 상기 다결정실리콘과 접촉되는 확산방지막패턴과, 귀금속(noble metal)으로 이루어진 저장전극, (Ba, Sr)TiO₃등으로된 유전체막 및 귀금속으로된 플레이트전극을 형성하여 캐패시터를 형성한다.

그런데, (Ba, Sr)TiO₃등과 같은 고유전체막을 사용하는 고집적 반도체 소자에서 Pt나 RuO₂/Ru 등의 하부전극을 고유전체막의 전극으로 사용할 때 캐패시터의 제조 및 열처리 공정에 의해 플러그의 다결정 실리콘과의 고상반응으로 고저항의 실리사이드막이 형성됨으로 인해 고온 열처리 공정시 응집에 의한 확산방지막이 파괴되어 반도체 소자의 수율 및 신뢰성이 저하되는 문제점이 있다.

이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 플라티늄(Pt)막 또는 루테늄(Ru)막을 저장전극으로 사용하는 캐패시터에서 반도체 기판상에 형성되는 실리콘 콘택플러그의 표면을 급속열처리법에 의해 Si₃N₄막으로 변환시킨 다음 TiN막을 형성하고 열처리법에 의해 그 하부에 TiSiN막을 형성함으로써 콘택플러그의 실리콘과 확산방지막과의 고상반응에 의해 티타늄 실리사이드막의 형성에 의한 인장응력으로 확산방지막이 파괴되는 현상을 방지하여 저장전극의 열적 안정성을 향상시켜 반도체 소자의 신뢰도 및 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.

도 1a 내지 도 1i 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정 단면도

*도면의 주요 부분에 대한 부호의 설명*

11 : 반도체 기판13 : 절연막

14 : 콘택홀15 : 콘택플러그

17 : 실리콘 질화막19 : 티타늄 질화막

21 : 티타늄 실리나이트라이드막23 : 플라티늄막

25 : 유전체막27 : 플레이트전극

상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 캐패시터 제조방법은;

반도체 기판 상부에 저장전극용 콘택홀을 구비하는 절연막을 형성하는 공정과;

상기 콘택홀을 메우는 실리콘 콘택플러그를 형성하는 공정과;

상기 콘택플러그의 상부 표면을 급속열처리법으로 변환시켜 Si₃N₄막 형성하는 공정과;

상기 Si₃N₄막 상부에는 TiN막을 형성하고, 상기 TiN막 계면에는 열처리법에 의한 반응으로 TiSiN막을 형성하는 공정과;

상기 절연막의 상부 표면이 노출될 때까지 식각하고, 전표면에 Pt막을 형성하여 저장전극을 형성하는 공정과;

상기 저장전극 상부에 유전체막을 형성하는 공정과;

상기 유전체막 상부에 플레이트전극을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.

도 1a 내지 도 1i 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정 단면도이다.

먼저, 반도체 기판(11)에 소자분리 절연막(도시 않됨), 게이트산화막(도시 않됨), 게이트전극(도시 않됨) 및 비트라인(도시 않됨) 등을 형성하고, 전표면에 절연막(13)을 형성한다.

다음, 상기 절연막(13)을 저장전극용 콘택마스크로 식각하여 콘택부분으로 예정되어 있는 부분에 콘택홀(14)을 형성한다.

그 다음, 상기 구조의 전표면에 다결정 실리콘(도시 않됨)을 화학기상증착법(Chemical Vapor Deposition 이하, CVD)법으로 형성한 다음, 상기 다결정 실리콘막을 식각하여 상기 콘택홀(14)에 접속되어 노출되는 콘택플러그(15)를 형성한다.

이 때, 상기 콘택플러그(15)는 500 ~ 3000Å 두께로 형성되며, 50 ~ 100Å 정도가 노출되도록 식각한다.(도 1a 참조)

다음, 상기 구조의 전표면에 급속열처리법(Rapid Thermal Nitridation 이하, RTN)으로 상기 노출된 콘택플러그(15)의 실리콘막을 Si₃N₄막(17)으로 변환시킨다.

이 때, 상기 RTN 공정은 750 ~ 950℃ 온도에서 30 ~ 120 초의 범위에서 실시한다.

또한, 상기 콘택플러그(15) 상부에 티타늄(Ti)막이 형성되는 경우 상기 RTN 공정을 650 ~ 800℃ 온도에서 10 ~ 30 초의 범위에서 실시하여 상기 콘택플러그(15)의 실리콘과 티타늄의 반응으로 미리 티타늄실리사이드(TiSi₂)막을 형성함으로써 후속 공정의 티타늄질화(TiN)막이 파괴되는 현상을 방지할 수 있다.(도 1b 참조)

그 다음, 상기 구조의 전표면에 200 ~ 2000Å 두께의 TiN막(19)을 형성한다.

여기서, 확산방지막으로 상기 TiN막(19)에 대신에 탄탈늄질화막(TaN)을 사용하여도 무방하다.(도 1c 참조)

다음, 열처리법으로 상기 TiN막(19)의 계면을 TiSiN막(21)으로 변환시킨다.

여기서, 상기 열처리법은 700 ~ 900℃에서 10 ~ 60분의 범위에서 가열하여 실시하며, 확산방지막으로 상기 TiSiN막(21) 대신에 탄탈늄 실리나이트라이드막(TaSiN)을 사용하여도 무방하다.(도 1d 참조)

그 다음, 저장전극 식각마스크를 이용한 식각공정으로 상기 절연막(13)의 상부표면이 노출될 때까지 순차적으로 식각하여 TiSiN막(21)/TiN막(19)/Si₃N₄막(17) 패턴을 형성한다.(도 1e 참조)

다음, 상기 구조의 전표면을 감싸는 Pt막(23)을 형성하여 저장전극(25)을 형성한다.

이 때, 상기 Pt막(23)은 1000 ~ 5000Å 두께로 형성한다.(도 1f 참조)

그 다음, 상기 Pt막(23)의 전표면에 300 ~ 2000Å 두께의 BST 또는 SrTiO₃막으로 이루어진 유전체막(25)을 형성한다.

그 다음, 상기 유전체막(25) 상부에 500 ~ 2000Å 두께의 이산화루테늄막(RuO₃) 등의 전도성 산화물 또는 플라티늄(Pt)과 같은 내산화성 금속을 CVD법으로 플레이트 전극(27)을 형성함으로써 본 발명에 따른 캐패시터 제조공정을 완료한다.(도 1e 참조)

상기한 바와 같이 본 발명에 따르면, 저장전극과 반도체 기판 사이에 개재되는 확산방지막인 TiN막 계면에 TiSiN막을 형성하고 그 상부에 Pt막을 형성하여 콘택플러그의 실리콘과 확산방지막과의 고상반응에 의해 고저항의 실리사이드막의 형성에 의한 인장응력으로 확산방지막이 파괴되는 현상을 방지하여 저장전극의 열적 안정성을 향상시켜 반도체 소자의 신뢰도 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (4)

1. 반도체 기판 상부에 저장전극용 콘택홀을 구비하는 절연막을 형성하는 공정과,

   상기 콘택홀을 메우는 실리콘 콘택플러그를 형성하는 공정과,

   상기 콘택플러그의 상부 표면을 급속열처리법으로 변환시켜 Si₃N₄막 형성하는 공정과,

   상기 Si₃N₄막 상부에는 TiN막을 형성하고, 상기 TiN막 계면에는 열처리법에 의한 반응으로 TiSiN막을 형성하는 공정과,

   상기 절연막의 상부 표면이 노출될 때까지 식각하고, 전표면에 Pt막을 형성하여 저장전극을 형성하는 공정과,

   상기 저장전극 상부에 유전체막을 형성하는 공정과,

   상기 유전체막 상부에 플레이트전극을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 청구항 1 에 있어서,

   상기 급속열처리법은 750 ~ 950℃ 온도에서 30 ~ 120 초의 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 청구항 1 에 있어서,

   상기 콘택플러그 상부에 티타늄막 형성시 급속열처리법은 650 ~ 800℃ 온도에서 10 ~ 30 초의 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 청구항 1 에 있어서,

   상기 열처리법은 700 ~ 900℃ 온도에서 10 ~ 60 분의 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.