KR100425827B1 - 반도체소자의캐패시터제조방법 - Google Patents
반도체소자의캐패시터제조방법 Download PDFInfo
- Publication number
- KR100425827B1 KR100425827B1 KR1019960079890A KR19960079890A KR100425827B1 KR 100425827 B1 KR100425827 B1 KR 100425827B1 KR 1019960079890 A KR1019960079890 A KR 1019960079890A KR 19960079890 A KR19960079890 A KR 19960079890A KR 100425827 B1 KR100425827 B1 KR 100425827B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- film
- layer
- semiconductor substrate
- semiconductor device
- Prior art date
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 캐패시터의 하부전극을 Ru으로 형성하고 그 상부에 스트론티움 산화막(SrO)을 형성하고, 낮은 온도에서 열처리하여 스트론티움 루테늄 산화막(SrRuO3)을 형성한 다음, PZT로 구성되는 유전체막을 형성하여 캐패시터를 형성함으로써 화학적, 열적으로 안정화시켜 강유전체막의 누설전류 특성을 개선시키므로 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 반도체 기판의 루테늄 저장전극 상부에 스트론티움 산화막을 형성한 다음, 열처리하여 스트론티움 루테늄 산화막을 형성하고 PZT을 형성하여 이중 유전체막을 형성함으로써 화학적, 열적으로 안정화시켜 강유전체막의 누설전류 특성을 개선하여 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, (Pb,Zr)TiO3 (이하 PZT) 와 같은 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remanent polarization) 상태를 갖고 있어 이를 박막화 하여 비휘발성 (nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
더구나, 강유전체 박막을 비휘발성 메모리소자로 사용하는 경우 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.
상기와 같이 강유전성박막의 하부전극으로서 이산화 루테늄 (RuO2)는 다른 전극에 비해 전기적인 싸이클링 (cycling)에 의한 강유전성 박막의 분극 스위칭(polarization switching)의 손실이나 피로도에 관해서는 좋은 특성을 보이고 있으나 누설전류 특성은 열화되는 특성을 보이고 있다.
즉, 이러한 이유는 강유전성 박막의 증착이 높은 온도 (500℃이상) 와 산소 분위기에서 이루어지므로 이산화 루테늄 (RuO2)이 산소와 반응하여 RuO4의 독성 기체상태로 산화되거나 이산화 루테늄 (RuO2)표면이 거칠어지고, PZT 박막이 이차상으로 나타나는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판의 루테늄 저장전극 상부에 스트론티움 산화막(SrO)을 형성하고, 낮은 온도에서 열처리하여 스트론티움 루테늄 산화막(SrRuO3)을 형성한 다음, Pb(Zr)TiO3을 형성하는 유전체막을 형성하여 캐패시터를 형성함으로써 화학적, 열적으로 안정화시켜 강유전체막의 누설전류 특성을 개선시키므로 반도체 소자의 수율 및 신뢰성이 향상되는 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1j 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도.
< 도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판, 12 : 절연막,
14 : 콘택플러그, 16 : 제 1확산방지막,
18 : 제 2확산방지막, 20 : 제 1도전층,
22 : 제 2도전층, 24 : 제 1유전체막,
26 : 제 2유전체막, 28 : 제 3유전체막,
30 : 플레이트전극.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 캐패시터 제조방법은
반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과,
상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과,
상기 콘택플러그 상부에 확산방지막패턴을 Ti/TiN 또는 Ta/TaN과 Ru의 적층 구조로 형성하는 공정과,
상기 확산방지막패턴의 표면을 감싸는 저장전극이 되는 도전층 패턴을 RuO2로 형성하는 공정과,
상기 반도체기판을 열처리하여 저장전극 상부에 유전체막을 형성하는 공정과,
상기 유전체막 상부에 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1j 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도이다.
먼저, 반도체 기판(10) 상부에 산화막의 재질로 소자분리 절연막(도시 않됨), 게이트산화막(도시 않됨), 게이트전극(도시 않됨) 또는 비트라인(도시 않됨) 등을 형성하고, 전표면에 절연막(12)을 형성한다.
다음, 상기 절연막(12)을 콘택마스크를 이용한 식각공정으로 콘택부분으로 예정되어 노출되는 부위에 콘택홀을 형성한다.
그 다음, 상기 구조의 전표면에 500 ∼ 3000Å 두께의 다결정 규소막(도시 않됨)을 화학기상증착법(Chemical Vapor Deposition 이하, CVD)으로 형성한 다음, 상기 다결정 규소막을 전면 식각하여 상기 콘택홀을 매립하는 콘택플러그(14)를 형성한다.(도 1a 참조)
다음, 상기 구조의 전표면에 100 ∼ 1000Å 두께의 티타늄(Ti)또는 탄탈늄(Ta)으로 이루어진 제 1확산방지막(16)을 형성한다.(도 1b 참조)
그 다음, 상기 제 1확산방지막(16) 상부에 200 ∼ 2000Å 두께의 티타늄질화막(TiN) 또는 탄탈늄질화막(TaN)으로 이루어진 제 2확산방지막(18)을 형성한다.(도 1c 참조)
그 다음, 노광마스크를 이용한 이방성 식각공정으로 상기 절연막(12)의 상부표면이 노출될 때까지 식각하여 제 2확산방지막(18)패턴과, 제 1확산방지막(16)패턴을 형성한다.(도 1d참조)
다음, 상기 구조의 전표면에 100 ∼ 1000Å 두께의 루테늄(Ru)으로 이루어진제 1도전층(20)을 형성한다.(도 1e참조)
그 다음, 상기 제1 도전층(20) 상부에 500 ∼ 5000Å 두께의 이산화루테늄(RuO2)로 이루어진 제 2도전층(22)을 형성하여 상기 콘택플러그(14)와 확산방지막(16,18)패턴 및 도전층(20,22)으로 구성되는 저장전극을 형성한다.(도 1f참조)
다음, 상기 구조의 전표면에 500℃ 이하에서 100 ∼ 500Å 두께의 스트론티움 산화막(SrO)으로 이루어진 제 1유전체막(24)을 형성한다.(도 1g 참조)
그 다음, 상기 제 1유전체막(24)을 열처리공정으로 저장전극의 이산화루테늄과 스트론티움 산화막을 반응시켜 스트론티움 루테늄 산화막(SrRuO3)으로 이루어진 제 2유전체막(26)을 형성한다.
여기서, 상기 제22유전체막(26)을 열처리공정으로 스트론티움 루테늄 산화막(SrRuO3)을 형성함으로써 화학적, 열적으로 안정화시켜 강유전체막의 누설전류 특성을 개선할 수 있다. (도 1h참조)
다음, 상기 제 2유전체막(26) 상부에 1000 ∼ 5000Å 두께의 PZT로 이루어진 제 3유전체막(28)을 에피텍셜(epitaxial)공정으로 형성한다.(도 1i참조)
그 다음, 상기 제 3유전체막(28) 상부에 500 ∼ 2000Å 두께의이산화루테늄으로 이루어진 플레이트전극(30)을 화학기상증착법으로 형성하여 본 발명에 따른 캐패시터 제조공정을 완료한다.(도 1j 참조)
상기한 바와같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판의 저장전극 상부에 스트론티움 산화막으로 이루어진 유전체막을 형성한 다음, 열처리하여 스트론티움 루테늄 산화막을 형성하여 화학적, 열적으로 안정화시켜 강유전체막의 누설전류 특성을 개선함으로써 반도체 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (5)
- 반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과,상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과,상기 콘택플러그 상부에 확산방지막패턴을 형성하는 공정과,상기 확산방지막패턴의 표면을 감싸는 저장전극이 되는 도전층 패턴을 Ru과 RuO2로의 적층 구조로 형성하는 공정과,상기 저장전극 표면에 SrO로 된 제1유전체막으로 형성하는 공정과,상기 반도체기판을 열처리하여 상기 저장전극의 RuO2와 SrO를 반응시켜 SrRuO3의 제2유전체막을 형성하는 공정과,상기 제2유전체막 상부에 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법
- 청구항 1에 있어서, 상기 제2유전체막 상에 PZT 막을 형성하는 것을 특징으로 하는 반도체 소자와 캐패시터 제조방법.
- 청구항 1 에 있어서, 상기 SrO 는 100Å ∼ 500Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 2 에 있어서, 상기 PZT 는 1000Å ∼ 5000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 확산방지막 패턴은 Ti/TiN 또는 Ta/TaN 적층 구조인 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079890A KR100425827B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체소자의캐패시터제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079890A KR100425827B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체소자의캐패시터제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980060528A KR19980060528A (ko) | 1998-10-07 |
| KR100425827B1 true KR100425827B1 (ko) | 2004-06-04 |
Family
ID=37329286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960079890A KR100425827B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체소자의캐패시터제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100425827B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4230596B2 (ja) | 1999-03-12 | 2009-02-25 | 東京エレクトロン株式会社 | 薄膜形成方法 |
| JP4220075B2 (ja) * | 1999-08-20 | 2009-02-04 | 東京エレクトロン株式会社 | 成膜方法および成膜装置 |
| KR100680463B1 (ko) * | 2000-06-27 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR100680464B1 (ko) * | 2000-06-28 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR100384847B1 (ko) * | 2000-12-04 | 2003-05-22 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100440072B1 (ko) * | 2001-12-10 | 2004-07-14 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
-
1996
- 1996-12-31 KR KR1019960079890A patent/KR100425827B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980060528A (ko) | 1998-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20030006947A (ko) | 용량 소자 및 그 제조 방법 | |
| JPH1154718A (ja) | 低温処理により安定化される金属酸化膜からなる緩衝膜を具備した集積回路装置及びその製造方法 | |
| KR20010029846A (ko) | 수소 배리어 층을 갖는 반도체 장치 | |
| KR19990023091A (ko) | 반도체장치와 그 제조방법 | |
| JP3643091B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR100425827B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR100458084B1 (ko) | 누설전류가 감소된 하부전극을 갖는 강유전체 커패시터 형성 방법 | |
| KR100506513B1 (ko) | 강유전체 캐패시터 형성 방법 | |
| KR100333667B1 (ko) | 강유전체 메모리 소자의 캐패시터 제조 방법 | |
| KR100333645B1 (ko) | 수소 확산방지막으로서 지르코늄 산화막을 구비하는 반도체 메모리 소자 제조 방법 | |
| KR100326242B1 (ko) | 반도체장치의커패시터형성방법 | |
| KR19990057942A (ko) | 반도체 장치의 강유전체 캐패시터 제조방법 | |
| JP4002882B2 (ja) | 容量素子、半導体記憶装置及びその製造方法 | |
| KR100291181B1 (ko) | 강유전체메모리소자제조방법 | |
| KR100265333B1 (ko) | 반도체 장치의 고유전체 캐패시터 제조방법 | |
| KR20030039893A (ko) | 반도체 소자의 캐패시터 및 그 제조방법 | |
| KR0180786B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR100533991B1 (ko) | 반도체 장치의 고유전체 캐패시터 제조방법 | |
| JP2007103769A (ja) | 半導体装置 | |
| KR100321690B1 (ko) | 에프램 소자의 캐패시터 제조 방법 | |
| KR100284077B1 (ko) | 강유전체막을 구비하는 반도체소자 및 그 제조방법 | |
| KR100419027B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR100477835B1 (ko) | 강유전체캐패시터형성방법 | |
| KR100400290B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100326243B1 (ko) | 래치업방지를위한씨모스트랜지스터형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |