KR19980060612A - 반도체의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판의 콘택플러그 상부에 확산방지막으로 티타늄/티타늄질화막을 형성하고, 상기 티타늄질화막 TDMAT, TEMAT, TDEAT 등의 금속유기 전구체를 사용하여 MOCVD 방법으로 형성한 다음, 상기 티타늄질화막의 일부를 플라즈마 처리하여 반응물 형성에 따른 오동작을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 반도체 기판의 콘택플러그 상부에 확산방지막으로 티타늄/티타늄질화막을 형성하는데, 이때 티타늄질화막을 MOCVD법으로 형성하여 캐패시터를 형성함으로써 전기전도도를 안정적으로 유지하여 반도체 소자의 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체 소자의 고집적화됨에 따라 캐패시터에 요구되는 정전용량이 증대되어 고유전상수의 캐패시터로서 SrTiO3및 (Ba,Sr)TiO3의 개발이 한창 진행되고 있다.
또한, 이와 병행하여 고유전율 박막의 하부구조에서 플러그다결정 실리콘과 하부전극 사이에 열 또는 응력방지용막으로 티타늄/티타늄질화막이 사용되는데 이는 캐패시터의 전기적특성을 좌우하게 된다.
그런데, SrTiO3및 (Ba, Sr)TiO3등과 같은 고유전율 박막의 고밀도 반도체 소자에서 Pt, RuO2/Ru 같은 하부전극을 고유전체막의 전극으로 사용할 때 캐패시터의 제조 및 열처리 공정에 의해 콘택플러그의 다결정 실리콘과 하부전극과의 실리사이드막의 형성을 억제하기 위해 스퍼터법(sputter)으로 티타늄질화막을 형성하는데, 이때 티타늄질화막은 확산장벽의 특성이 저하되고 스텝커버리지(step coverage)가 우수하지 못하여 반도체 소자의 신뢰성이 저하되는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판의 콘택플러그 상부에 확산방지막으로 티타늄(Ti)/티타늄질화(TiN)막을 형성하고, 상기 티타늄질화막을 TDEAT(Tetra Kis Di Ethyl amino titanime; Ti[N(C2H5)2]4), TDMAT(Tetra Kis Di Methyl amino titanime; Ti[N(CH3)2]4), 또는 TEMAT(Tetra Kis Di Ethyl Methyl amino titanime) 등의 금속유기 전구체를 사용하여 MOCVD(Metal Organic Chemical Vapor Deposition) 방법으로 형성한 다음, 상기 티타늄질화막(TiN)의 일부를 플라즈마 처리함으로써 반응물 형성에 따른 소자의 오동작을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체 소자의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10:반도체 기판 12:절연막
14:콘택플러그 16:제1확산방지막
18:제2확산방지막 20:도전층
22:유전체막 24:플레이트전극
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 캐패시터 제조방법은
반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과,
상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과,
상기 콘택플러그 상부에 Ti/TiN 적층 구조로된 확산방지막패턴을 형성하되, 상기 TiN층은 플라즈마 처리되어 있는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1은 본 발명에 반도체 소자의 캐패시터 제조공정도이다.
먼저, 반도체 기판(10)에 소자분리 절연막(도시 않됨), 게이트산화막(도시 않됨), 게이트전극(도시 않됨) 및 비트라인(도시 않됨)등의 하부 구조물등이 형성되어 있는 전 표면에 절연막(12)을 형성한다.
다음, 상기 절연막(12)을 콘택마스크를 이용하여 식각하여 콘택홀을 형성한다.
그 다음, 상기 콘택홀구조의 전표면에 500~3000Å 두께의 다결정 실리콘막(도시 않됨)을 화학기상증착법으로 형성한 다음, 상기 다결정 실리콘막을 전면 식각하여 상기 콘택홀을 메우는 콘택플러그(14)를 형성한다.
다음, 상기 구조의 전표면에 100~1000Å 두께의 티타늄(Ti)으로 이루어진 제1확산방지막(16)을 형성한다.
그 다음, 상기 제1확산방지막(16) 상부에 100~1000Å 두께의 티타늄질화막(TiN)으로 이루어진 제2확산방지막(18)을 형성한다.
여기서, 상기 제2확산막(18)의 TiN막은 TDMAT TEMAT, TDEAT의 금속유기(Metal-Organic) 전구체를 사용하여 MOCVD법으로 형성한다.
또한, 전기전도도가 우수하며 확산장벽 및 내산화 특성이 우수한 막을 형성하기 위하여 용도에 따라 CVD-TiN막을 플라즈마 처리하여 형성할 수 있다.
예를 들면, 상기 제2확산방지막(18)의 TiN막을 CVD-TiN/플라즈마 처리된 CVD-TiN막으로 형성할 수 있고, 플라즈마 처리된 CVD-TiN막/CVD-TiN/플라즈마 처리된 CVD-TiN막으로 형성할 수 있으며, CVD-TiN막/플라즈마 처리된 CVD-TiN/CVD-TiN막을 형성함으로써 대기 노출시에 산소 등의 흡기를 억제시켜 비저항을 증가되는 것을 방지할 수 있다.
이때, 상기 플라즈마 처리된 CVD-TiN막은 30Å~500Å 두께로 형성한다.
다음, 노광마스크를 이용한 사진 식각공정으로 상기 절연막(12)의 상부표면이 노출될 때까지 식각하여 제2확산방지막(18)패턴 및 제1확산방지막(16)패턴을 형성한다.
그 다음, 상기 제2확산방지막(18) 및 제1확산방지막(16)을 제거한 후, 전표면에 플라티늄(Pt)으로 이루어진 도전층(20)을 형성하여 상기 콘택플러그(14)와 확산방지막(16,18)패턴 및 도전층(20)으로 구성된 저장전극을 형성한다.
다음, 상기 구조의 전표면에 PbTiO3, PbZr1-XTiXO3, PbLa1-XZrXTiO3, SrBi2Ta2O9, Bi4Ti3O12, BaTiO3, Ba1-XSrXTiO3, SrTiO3막등의 재질로 이루어진 유전체막(22)을 형성한다.
그 다음, 상기 유전체막(22) 상부에 플라티늄(Pt)으로 이루어진 플레이트 전극(28)을 형성하여 캐패시터를 형성함으로써 반도체 소자의 신뢰성을 향상시키는 본 발명에 따른 캐패시터 제조공정을 완료한다(도 1 참조).
상기한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 콘택플러그 상부에 확산방지막 MOCVD-TiN막을 형성하고, 상기 티타늄질화막(TiN)의 일부를 플라즈마처리하여 캐패시터를 형성함으로써 반응물 형성에 따른 소자의 오동작을 방지하여 반도체 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (5)
- 반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과,상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과,상기 콘택플러그 상부에 확산방지패턴을 Ti/TiN 적층구조로 형성하되, 상기 TiN막은 CVD-TiN막/플라즈마 처리된 CVD-TiN/CVD-TiN막이나 플라즈마 처리된 CVD-TIN막/CVD-TiN/플라즈마 처리된 CVD-TiN막 또는 CVD-TiN막/플라즈마 처리된 CVD-TiN/CVD-TiN막으로 형성하는 공정과,상기 확산 방지막 패턴상에 저장전극이 되는 도전층 패턴과 유전막 및 플레이트 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 TiN막은 TDMAT, TEMAT, TDEAT의 금속유기 전구체를 사용하여 MOCVD법으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 플라즈마 처리된 CVD-TiN막은 30Å~500Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 도전층과 플레이트전극은 Pt막으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 유전체막은 PbTiO3, PbZr1-XTiXO3, PbLa1-XZrXTiO3, SrBi2Ta2O9, Bi4Ti3O12, BaTiO3, Ba1-XSrXTiO3, SrTiO3막으로 형성한 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079974A KR19980060612A (ko) | 1996-12-31 | 1996-12-31 | 반도체의 캐패시터 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079974A KR19980060612A (ko) | 1996-12-31 | 1996-12-31 | 반도체의 캐패시터 제조방법 |
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| KR1019960079974A KR19980060612A (ko) | 1996-12-31 | 1996-12-31 | 반도체의 캐패시터 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR19980060612A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020052474A (ko) * | 2000-12-26 | 2002-07-04 | 박종섭 | 반도체소자의 캐패시터 형성방법 |
| KR100691495B1 (ko) * | 1999-07-24 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 형성 방법 |
| US7374953B2 (en) | 2004-08-16 | 2008-05-20 | Samsung Electronics Co., Ltd. | Ferroelectric random access memories (FRAMS) having lower electrodes respectively self-aligned to node conductive layer patterns and methods of forming the same |
-
1996
- 1996-12-31 KR KR1019960079974A patent/KR19980060612A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100691495B1 (ko) * | 1999-07-24 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 형성 방법 |
| KR20020052474A (ko) * | 2000-12-26 | 2002-07-04 | 박종섭 | 반도체소자의 캐패시터 형성방법 |
| US7374953B2 (en) | 2004-08-16 | 2008-05-20 | Samsung Electronics Co., Ltd. | Ferroelectric random access memories (FRAMS) having lower electrodes respectively self-aligned to node conductive layer patterns and methods of forming the same |
| US7521746B2 (en) | 2004-08-16 | 2009-04-21 | Samsung Electronics Co., Ltd. | Ferroelectric random access memories (FRAMS) having lower electrodes respectively self-aligned to node conductive layer patterns and methods of forming the same |
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