KR0161451B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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Abstract

신규한 다층 구조의 금속질화물로 형성된 확산방지막을 갖는 커패시터가 포함된 반도체 기억장치 및 그 제조방법이 개시되어 있다. 반도체기판 상에 형성된 도전층 상에, 텅스텐 나이트라이드/ 티타늄 나이트라이드를 포함하는 다층구조의 금속 질화물로 이루어진 확산벙지막이 형성된다. 상기 확산방지막 상에 차례로 커패시터의 하부전극, 유전막 및 상부전극이 형성된다. 따라서, 리프팅 현상을 제거할 수 있다.

Description

반도체 기억장치 및 그 제조방법
제1도는 본 발명에 의해 도전성 플러그가 형성되는 공정을 설명하기 위한 단면도.
제2도는 본 발명에 의해 확산 방지막 도전층 및 백금으로 이루어진 커패시터 하부전극이 순차적으로 형성하는 공정을 설명하기 위한 단면도.
제3도는 본 발명에 의한 다층구조의 금속질화물로 형성된 커패시터가 포함된 반도체 기억장치의 제조방법을 설명하기 위한 단면도.
본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로, 더 상세하게는 다층구조의 금속질화물로 형성된 확산방지망을 갖는 커패시터가 포함된 반도체 기억장치 및 그 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라, 제한된 셀 면작내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ①유전체막을 박막화하는 방법, ②커패시터의 유효면적을 증가시키는 방법, 및 ③유전상수가 큰 물질을 사용하는 방법이 그것이다.
이 중, 첫 번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어렵다는 단점이 있다.
두 번째 방법은, 3차원 구조의 커패시터를 제조하기 위하여 공정이 복잡해지고 이에 따라 공정단가가 상승하게 되는 단점이 있다.
따라서, 최근에는 세 번째 방법인, 바듐스트론튬타이타네이트(BaxSr1-xTiO3)와 같은 고유전체막을 사용하는 방법이 각광받고 있는데, 현재, 256Mb 및 1Gb급 DRAM에서는 고유전막을 적용하여 간단한 스택형 구조로 커패시터를 형성할 가능성이 가장 크다.
이러한 고유전막을 증착시킬 때는 높은 열처리 온도가 필요하게 된다. 특히, 반도체 제조공정에서 실시되는 대부분의 열처리는 산소 분위기에서 일어나기 때문에, 여기에서 잘 견딜 수 있는 커패시터의 하부전극 재료로 무엇을 선택하느냐가 중요한 문제이다. 지금까지는 산소와 반응성이 없는 백금(Pt)이 하부전극으로 가장 많이 사용되고 있는데, 이에 따라 고요전막 아래의 구조는 백금/ 확산방지막/ 실리콘으로 이루어진다. 여기서, 확산방지막이란 백금과 실리콘과의 실리사이드 반응을 억제시키기 위한 박막으로서, 주로 금속 질화물, 예컨대 티타늄 나이트라이드(TiN), 탄탄륨 나이트라이드(TaN) 등이 사용되고 있다.
그러나, 현재 가장 많이 사용되고 있는 Pt/ TiN/ Si의 구조는 심각한 문제점을 갖고 있는 것으로 보고되고 있다. 즉, 600℃ 이상의 높은 증착온도와 산화분위기 하에서 Pt와 TiN이 리프팅(lifting)되는 현상이 발생한다. 이러한 문제를 해결하기 위해 금속 질화물을 비롯한 여러 물질의 공정조건과 물질의 종류, 하부전극의 구조 등을 변경시키는 실험 등이 계속 진행되고 있는 실정이다.
따라서, 본 발명의 목적은 커패시터 제조시 리프팅 현상을 제거할 수 있는 반도체 기억장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 기억장치를 제조하는데 특히 적합한 반도체 기억장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 형성된 도전층; 상기 도전층상에 형성되고, 텅스텐 나이트라이드/ 티타늄 나이트라이드를 포함하는 금속 질화물의 다층구조로 이루어진 확산방지막; 및 상기 확산방지막 상에 차례로 형성된 하부전극과 유전막 및 상부전극을 구비하는 커패시터가 형성되어 있는 것을 특징으로 하는 반도체 기억장치를 제공한다.
상기 유전막은 PbxZr1-xTi03, BaxSr1-xTi03, Bi4Ti3012, 및 SrBi2Tz209의 군에서 선택된 어느 하나로 형성된 것이 바람직하다.
상기 상부전극 상에 형성된, 텅스텐 나이트라이드/ 티타늄 나이트라이드를 포함하는 금속질화물의 다층구조로 이루어진 확산방지막을 더 구비할 수 있다.
상기 도전층은 반도체기판 상에 콘택 플러그로 형성될 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 도전층을 형성하는 단계; 상기 도전층 상에, 텅스텐 나이트라이드/ 티타늄 나이트라이드를 포함하는 금속 질화물의 다층구조로 이루어진 확산방지막을 형성하는 단계 및 상기 확산방지막 상에 하부전극, 유전막 및 상부전극을 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 기억장치의 제조방법을 제공한다.
상기 텅스텐 나이트라이드는 열 화학기상증착 방법으로 증착하는 것이 바람직하다.
본 발명은, 커패시터의 하부전극과 다결정 실리콘으로 이루어진 콘택 플러그 사이에 텅스텐 나이트라이드/ 티타늄 나이트라이드를 포함하는 금속 화학물의 다층구조(또는, 다층구조의 금속질화물)로 이루어진 확산방지막을 형성함으로써, 하부전극의 러프팅 현상을 제거할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제1도 내지 제3도는 본 발명에 의한 반도체 기억장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.
제1도는 콘택 플러그를 형성하는 단계를 도시한다. 트랜지스터가 형성되어 반도체기판(도시되지 않음) 상에 층간절연막을 형성한 후, 사진식각 공정으로 상기 층간절연막을 식각하여 도전성 영역, 예컨대 상기 트랜지스터의 소오스영역을 노출시키는 콘택홀을 형성한다. 이어서, 상기 콘택홀의 내부를 도전물질, 예컨데 다결정 실리콘으로 매립하여 도전성 콘택 플러그를 형성한다.
제2도는 확산방지막 및 하부전극을 형성하는 단계를 도시한다. 상기 콘택 플러그가 형성된 결과물 상에 티타늄 나이트라이드(TiN)를 증착한 후, 그 위에 텅스텐 나이트라이드(W2N)를 증착하여 하부전극 물질의 실리사이드 반응을 방지하기 위한 확산방지막을 형성한다. 여기서, 상기 W2N은 열-CVD 방법으로 증착하는 것이 바람직하며, 질소의 비율은 약30%내외인 것이 가장 바람직하다. WN은 저항측면에서 유리하지만 고온에서 WOx를 계면에 만들기 때문에 400∼600℃의 고온, 산소 분위기에서 잘 견딜 수 있는 WxN을 확산방지막 재료로 사용하였다. 이 물질에서는 하부전극을 구성하는 백금(Pt)에서 힐록(hillock) 현상이 발생하지 않는다. 이어서, 상기 확산방지막 상에 도전물질, 예컨대 Pt를 증착한다.
제3도는 사진식각 공정으로 상기 Pt막 및 W2N/ TiN의 확산방지막을 식각함으로써, 스택형 커패시터 하부전극을 형성하는 단계를 도시한다. 이어서, 도시하지는 않았으나, 상기 스택형 하부전극 상에 고유전막 및 상부전극을 차례로 형성하여 커패시터를 완성한다. 여기서, 상기 고유전막은 PbxZr1-xTiO3, BaxSr1-xTiO3, Bi4Ti3O12, 및 SrBi2Tz2O9의 군에서 선택된 어느 하나로 형성하는 것이 바람직하다. 또한 상기 상부전극 상과 후속공정에서 형성될 금속배선 사이에, W2N/ TiN을 포함하는 금속 질화물의 다층구조로 이루어진 확산방지막을 더 형성할 수도 있다.
본 발명에서 Pt/W2N 구조에서는 Pt/TiN의 구조에서 자주 발생하는 리프팅 현상이 나타나지 않는다. 그러나, Pt/W2N/Si의 구조와 Pt/TiN/Si의 구조를 비교해 보면, 후자가 실리사이드 반응을 더 잘 억제하는 것으로 나타난다. 따라서, 두 종류의 금속 질화물을 사용하는 복합 확산방지막, 즉 Pt/W2N/Tin/Si 구조를 형성함으로써, 실리사이드 반응을 억제하면서 리프팅 현상을 제거할 수 있다. 이 때, 산화반응에 강한 W2N은 산화방지막과 점착제의 역할을 하며, TiN은 확산방지막의 역할을 한다. 이와 같이 종래의 TiN 단일 확산방지막 대신에 복합 확산방지막을 사용하게 되면 다음과 같은 잇점들을 얻을 수 있다.
첫째, 고온에서 Pt를 사용할 때 생기는 힐록이 W2N에서는 나타나지 않는다. 참고로, 힐록은 고유전막의 전기적 성질을 급격히 저하시키며 대부분의 전기적 단락의 원인으로 알려져 있다.
둘째, 고온의 산소 분위기에서 Pt를 통한 산소의 장벽층 내로의 침투문제를 완화시킬 수 있다. 이는 W2N이 TiN보다 산화에 강하기 때문으로, Pt 밑에 TiN이 접해있는 구조보다 W2N이 접해있는 구조가 보다 안정적이다.
셋째, W2N은 Pt와의 점착성이 좋은 물질로서, TiN과 Pt의 리프팅 문제를 해결할 수 있다. 특히, 열-CVD 방법으로 질화물을 증착하는 공정이 진전됨에 따라 현재보다 더 나은 확산방지막 특성을 갖는 물질을 만들 수 있다. 이때, W2N의 두께는 5∼30mm 내외로 매우 얇게 할 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, 커패시터의 하부전극과 다결정 실리콘으로 이루어진 톤택 플러그사이에 텅스텐 나이트라이드/ 티타늄 나이트라이드를 포함하는 다층구조의 금속 질화물로 이루어진 확산방지막을 형성함으로써, 하부전극 및 티타늄 나이트라이드의 리프팅 현상을 제거할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (9)

  1. 반도체기판 상에 형성된 도전층; 상기 도전층 상에 형성되고, 소정의 금속질화물들의 적층된 다층구조를 갖는 확산방지막; 및 상기 확산방지막 상에 차례로 형성된 하부전극, 유전막 및 상부전극을 구비하는 커패시터가 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 확산방지막은 텅스텐 나이트라이드/ 티타늄 나이트라이드의 적층구조인 것을 특징으로 하는 반도체 기억장치,
  3. 제1항에 있어서, 상기 유전막은 PbxZr₁-xTi0₃,BaxSr₁-xTi0₃,Bi4Ti3O12, 및 SrBi2Ta2O9의 군에서 선택된 어느 하나로 형성된 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 상부전극 상에 형성된, 텅스텐 나이트라이드/ 티타늄 나이트라이드를 포함하는 다중 금속 질화물로 이루어진 확산방지막을 더 구비하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 하부전극은 반도체기판 상에 형성된 콘택 플러그 상에 형성된 것을 특징으로 하는 반도체 기억장치.
  6. 반도체기판 상에 도전층을 형성하는 단계; 상기 도전층 상에, 금속질화물의 적층된 다층구조의 확산방지막을 형성하는 단계: 및 상기 확산방지막 상에 커패시터의 하부전극, 유전막 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  7. 제6항에 있어서, 상기 유전막은 PbxZr1-xTiO3, BaxSr1-xTiO3, Bi4Ti3O12, 및 SrBi2Tz2O9의 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법.
  8. 제6항에 있어서, 상기 텅스텐 나이트라이드는 열 화학기상증착 방법으로 증착하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  9. 제6항에 있어서, 상기 상부전극 상에, 텅스텐 나이트라이드/ 티타늄 나이트라이드를 포함하는 다중 금속 질화물로 이루어진 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100505455B1 (ko) * 1997-12-30 2005-10-07 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법

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