KR19980042326A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

반도체 집적회로장치 및 그 제조방법 Download PDF

Info

Publication number
KR19980042326A
KR19980042326A KR1019970059460A KR19970059460A KR19980042326A KR 19980042326 A KR19980042326 A KR 19980042326A KR 1019970059460 A KR1019970059460 A KR 1019970059460A KR 19970059460 A KR19970059460 A KR 19970059460A KR 19980042326 A KR19980042326 A KR 19980042326A
Authority
KR
South Korea
Prior art keywords
film
semiconductor substrate
main surface
conductor
peripheral circuit
Prior art date
Application number
KR1019970059460A
Other languages
English (en)
Other versions
KR100706123B1 (ko
Inventor
이사무 아사노
로버트 츠
Original Assignee
가나이 츠토무
히다치세사쿠쇼(주)
힐러 윌리엄 E.
텍사스 인스트루먼트 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 츠토무, 히다치세사쿠쇼(주), 힐러 윌리엄 E., 텍사스 인스트루먼트 인코포레이티드 filed Critical 가나이 츠토무
Publication of KR19980042326A publication Critical patent/KR19980042326A/ko
Application granted granted Critical
Publication of KR100706123B1 publication Critical patent/KR100706123B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 집적회로장치 및 그 제조방법에 관한 것으로서, 비트선과 주변회로의 제1층 배선이 동일층에 형성되는 반도체 집적회로장치에 있어서 비트선의 기생용량을 저감함과 동시에 주변회로의 배선의 저항을 저함할 수 있는 기술을 제공하기 위해, 메모리셀부 및 주변회로부를 갖고, 이들 사이에서 정보를 송수하는 비트선도체를 구비한 DRAM을 포함하는 것으로서, 주변회로부에 있어서의 배선도체가 단일 또는 여러개의 도전막으로 이루어지고 그 중 적어도 1층의 도전막이 비트선도체를 구성하는 도전막의 재료로서 그것과 동일 레벨로 배치되고, 주변회로부에 있어서의 배선도체의 막두께는 비트선의 막두께보다 크게 한 구성으로 하였다.
이와 같이 구성하는 것에 의해, 주변회로부에 있어서의 배선도체와 비트선도체는 동일 공정에서 형성되므로 공정수가 증가해도 스루풋이 저하하는 일 없고, 또 배선도체의 막두께가 비트선의 막두께보다 크므로 배선의 저항을 저감함과 동시에 주변회로부에 대해서는 회로의 응답속도를 향상시키고 다른쪽 비트선을 거치는 축적전하의 검출정밀도를 향상시킬 수 있다는 효과가 얻어진다.

Description

반도체 집적회로장치 및 그 제조방법
본 발명은 반도체 집적회로장치 및 그 제조방법에 관한 것으로서, 특히 DRAM(Dynamic Random Access Memory)의 메모리셀영역에 배치되는 비트선도체와 주변회로영역에 배치되는 제1층 배선도체가 동일층에서 형성되는 반도체 집적회로장치에 적용해서 유효한 기술에 관한 것이다.
근래의 대용량 DRAM은 메모리셀의 미세화에 따른 정보축적용 용량소자의 축적전하량(Cs)의 감소를 보상하기 위해, 정보축적용 용량소자를 메모리셀 선택용 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 상부에 배치하는 적층된 커패시터구조를 채용하고 있다.
적층된 커패시터구조의 정보축적용 용량소자는 축적전극(하부전극), 용량 절연막, 플레이트전극(상부전극)을 순차 적층해서 형성된다. 정보축적용 용량소자의 축적전극은 n채널형으로 구성된 메모리셀 선택용MISFET의 반도체영역(소오스영역, 드레인영역)의 한쪽에 접속된다. 플레이트전극은 여러개의 메모리셀에 공통의 전극으로서 구성되고 소정의 고정전위(플레이트전위)가 공급된다.
메모리셀 선택용MISFET의 반도체영역(소오스영역, 드레인영역)의 다른쪽에는 데이타의 라이트, 리드를 실행하기 위한 비트선이 접속된다. 비트선도체는 메모리셀 선택용MISFET와 정보축적용 용량소자 사이 또는 정보축적용 용량소자의 상부에 배치된다. 정보축적용 용량소자를 비트선도체의 상부에 배치하는 구조는 COB(Capacitor Over Bitline) 구조라고 불린다.
COB구조를 갖는 DRAM에 대해서는 예를 들면 1977년 2월 18일 발행의 미국특허 제5,604,365호, 일본국 특허공개공보 평성7-122654호에 기재되어 있다.
상기 공보에 기재된 DRAM은 다결정 실리콘막 또는 다결정 실리콘막과 텅스텐 실리사이드(WSix)막과의 적층막(폴리사이드막)에 의해 게이트전극(워드선)을 형성한 메모리셀 선택용 MISFET의 상부에 다결정 실리콘막(또는 폴리사이드막)으로 형성한 비트선을 배치하고, 이 비트선의 상부에 다결정 실리콘막으로 형성한 축적전극, 산화실리콘막과 질화실리콘막과의 적층막으로 형성한 용량절연막 및 다결정 실리콘막으로 형성한 플레이트전극으로 이루어지는 정보축적용 용량소자를 배치하고 있다.
이와 같은 COB구조를 갖는 DRAM에 있어서도 한층 더 고집적화가 요구되고 있다. 이에 따라 배선의 미세화가 진행되는 한편으로 다층구조 배선구조의 채용은 불가결하게 되고, 예를 들면 64Mbit DRAM에서는 0.3㎛의 최소폭을 갖는 3층구조의 배선이 채용되고 있다.
그러나, 배선을 다층화하는 다층배선기술을 채용하는 것을 배선형성과정에서의 공정수가 증대하고 그 결과 제조공정의 스루픗의 저하를 발생시킨다. 이 때문에, 배선도체 레벨수의 증가는 극력 억제할 필요가 있다. 그래서, 이 문제를 해결하는 하나의 방법으로서, 메모리셀의 정보를 직접주변회로부의 센스앰프로 전송하는 비트선을 형성할 때 동일 공정에 있어서 주변회로의 배선을 형성하는 방법이 제안되어 있다. 즉, 주변회로부의 배선도체 중 일부의 배선도체(구체적으로는 제1레벨의 배선도체)를 상기 비트선의 형성과 동일한 공정에서 동일 레벨로 형성하는 기술이 제안되고 있다.
또한, 상기 기술이 기재된 문헌으로서는 예를 들면 상술한 미국특허 제5,604,365호 및 IEDM 예고집(1994년 p635)이 있다.
그러나, 메모리셀부의 비트선과 주변회로부의 제1층 배선을 동일 공정에서 형성하는 상기 기술에는 다음의 문제점이 있는 것을 본 발명자는 발견하였다.
즉, 비트선에는 정보축적용 용량소자에 축적된 축적전하의 검출정밀도를 향상시키기 위해 비트선의 기생용량을 저감하는 것이 요구되고, 또 주변회로부의 배선에는 주변회로의 동작속도를 저하시키지 않기 위해 충분히 낮은 저항의 확보가 요구되고 있다.
양자의 요구를 만족시키기 위해서는 비트선 및 주변회로부의 배선을 구성하는 도전막의 두께를 각각 최적화할 필요가 있고, 예를 들면 텅스텐을 사용한 경우 비트선도체의 두께를 0.1㎛, 주변회로부의 배선도체의 두께를 0.3㎛로 설정하지 않으면 안된다. 이 때문에, 반도체기판상에 얇은 도전막을 성막, 가공해서 메모리셀부에 비트선도체를 형성한 후에, 반도체 기판상에 두꺼운 도전막을 성막, 가공해서 주변회로부에 배선을 형성하지 않으면 안되어 공정수가 증가함과 동시에 이 제조과정에서의 제조시간이 현저하게 증가해 버린다.
본 발명의 목적은 비트선과 주변회로의 제1층 배선이 동일층에 형성되는 반도체 집적회로장치에 있어서, 비트선의 기생용량을 저감함과 동시에 주변회로의 배선의 저항을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 공정수의 증가를 억제하고 또 제조시간을 증가시키는 일 없이, 기생용량이 적은 비트선도체 및 주변회로부에 있어서의 저저항의 배선도체와 동일 공정에 있어서 형성할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
도 1~ 도 4는 본 발명의 1실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 5 ~ 도 8은 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 9는 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 10 ~ 도 13은 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 14 ~ 도 17은 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 18은 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 도시한 반도체기판의 주요부 단면도,
도 19은 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치가 형성된 반도체칩의 전체평면도,
도 20은 도 19의 일부를 도시한 확대평면도,
도 21은 본 발명의 다른 실시예에 의한 반도체 집적회로장치의 주요부 단면도로서, 특히 DRAM의 메모리셀 어레이와 그것과 인접하는 주변회로의 각 일부를 도시한 도면,
도 22는 도 21에 도시된 DRAM의 메모리셀을 구성하는 도전층과 주변회로의 MISFET를 구성하는 도전층의 각 패턴을 도시한 평면도,
도 23은 도 21에 도시된 DRAM의 메모리셀 어레이와 그것과 인접하는 주변회로의 각 일부를 도시한 회로도,
도 24 ~ 도 41은 도 21에 도시된 장치의 제조방법을 공정순으로 도시한 단면도,
도 42 및 도 43은 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도,
도 44 ~ 도 48은 본 발명의 다른 실시예에 의하 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도,
도 49 ~ 도 51은 본 발명의 다른 실시예에 의하 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도,
도 52 ~ 도 58은 본 발명의 다른 실시예에 의하 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도,
도 59 ~ 도 66은 본 발명의 다른 실시예에 의하 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도,
도 67 ~ 도 69는 본 발명의 다른 실시예에 의하 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도,
도 70은 본 발명의 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치를 도시한 단면도,
도 71은 본 발명의 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치를 도시한 단면도.
본 발명의 한 측면에 의하면, 반도체 집적회로장치는 메모리셀부 및 주변회로부를 갖고, 메모리셀부와 주변회로부 사이에서 정보를 송수신하는 비트선도체를 구비한 DRAM을 포함하는 것으로서, 주변회로부에 있어서의 배선도체가 단일 또는 여러개의 도전막으로 이루어지고, 그 중 적어도 1층의 도전막이 비트선도체를 구성하는 도전막의 재료로서 그것과 동일한 레벨로 베치되고(즉, 도전막과 동일한 공정에서 형성되고), 주변회로부에 있어서의 배선도체의 막두께는 비트선의 막두께보다 큰 것이다.
이와 같은 반도체 집적회로장치에 의하면, 주변회로부에 있어서의 배선도체(이하, 간단히 배선도체라고 한다)와 비트선도체는 동일 공정에 의해 형성되므로 공정수가 증가해도 스루풋이 저하하는 일이 없고, 또 배선도체의 막두께쪽이 비트선의 막두께보다 크므로 배선의 저항을 저감함과 동시에 비튼선의 막두께를 얇게 해서 비트선의 기생용량을 저감할 수 있다. 이 결과, 주변회로부에 대해서는 회로의 응답속도를 향상시키고, 한편 비트선을 거치는 축적전하의 검출정밀도를 향상시킬 수 있다.
본 발명의 다른 측면에 의하면, 반도체기판의 주면의 제1부분에 메모리셀부의 회로소자를 형성하고, 반도체기판의 주면의 제2부분에 주변회로부의 회로소자를 형성한 후 반도체기판 위쪽에 절연막을 형성하고, 다음에 절연막상에 동일공정에 의해 도체막을 형성한다. 이 동일 공정에 의해 형성된 도체막에서 메모리셀부와 주변회로부 사이에서의 송수신되는 신호가 전파되는 비트선도체, 즉 반도체기판의 주면의 제1부분의 위쪽에 위치하는 제1막두께를 갖는 도체부분과 주변회로부에 있어서의 배선도체, 즉 반도체기판의 주면의 제2부분의 위쪽에 위치하는 제2막두께를 갖는 도체가 형성된다. 그리고, 비트선도체의 막두께(제1막두께)는 배선도체의 막두께(제2막두께)보다 작게 된다.
[발명의 실시예]
이하, 본 발명의 실시예를 도면에 따라서 상세하게 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고 그 반복적인 설명은 생략한다.
[실시예 1]
본 발명의 1실시예인 DRAM을 포함하는 반도체 집적회로장치 및 그 제조방법을 도 1 ~ 도 4를 사용해서 설명한다.
도 4는 본 발명의 1실시예에 의한 장치의 DRAM의 비트선도체 및 직접주변회로부에 있어서의 제1레벨의 배선도체를 나타내는 반도체기판의 주요부 단면도이다.
본 실시예의 DRAM은 반도체기판(1)의 주면의 제1부분에 형성된 메모리셀부의 메모리셀을 구성하는 회로소자인 메모리셀 선택용 MISFET와 메모리셀부와 직접주변회로부의 센스앰프를 선택적으로 접속하는 n채널형 MISFET Qs를 포함한다. 또, 본 실시예에서는 메모리셀부와 주변회로부의 경계영역에 더미용 MISFET Qd가 마련되어 있지만 이것에 한정되는 것은 아니고 MISFET Qd는 없어도 좋다. 메모리셀부는 반도체기판(1)의 주면의 제1부분에, 또 주변회로부는 기판(1)의 주면의 제2부분에 각각 형성되어 있다.
반도체기판(1)의 주면 부근에는 p형의 도전성을 갖는 p형 웰(2)가 형성되고, 그 주면에는 예를 들면 LOCOS(Local Oxidation of Silicon)법에 의해 형성된 필드절연막(3)이 형성되어 있다.
메모리셀 선택용 MISFET의 한쪽의 소오스영역, 드레인영역은 정보축적용 용량소자(커패시터)에 접속되지만, 도 4에서는 도시하지 않고 있다. 또, 메모리셀 선택용MISFET의 다른쪽의 소오스, 드레인영역은 비트선도체BL에 접속된다. 본 실시예에서는 메모리셀 선택용 MISFET의 다른쪽의 소오스 또는 드레인영역으로 되는 n형 반도체영역(13)과 비트선도체BL이 다결정 실리콘막으로 이루어지는 플러그(16)을 거쳐 접속되어 있다.
DRAM의 워드선도체WL은 비트선도체BL과 교차하는 방향으로 연장해서 형성되고, 메모리셀 선택용 MISFET의 게이트전극으로서 기능한다. 도 4에 있어서는 필드절연막(3)상에 형성된 워드선도체WL로서 도시하고 있다.
n채널형 MISFET Qs 및 더미용 MISFET Qd는 p형 웰(2)의 주면상에 형성되고, 게이트절연막(4)를 거친 게이트전극과 그 게이트전극의 양측의 p형 웰(2)의 주면에 형성된 n형 반도체영역(8)로 이루어진다. 게이트전극은 게이트절연막(4)에 접해서 형성된 다결정 실리콘막(5)와 그의 상층에 형성된 텅스텐 실리사이드막(6)으로 이루어진다. 다결정 실리콘막(5)에는 고농도로 불순물이 도핑되어 있고 또 텅스텐 실리사이드막(6)과의 적층막이므로, 게이트전극의 직렬저항을 저감시켜 DRAM의 리드 및 라이트의 속도를 향상시킬 수 있다.
게이트전극의 양측에는 사이드월 스페이서(9)가 형성되고 게이트전극의 상부에는 캡절연막인 질화실리콘막(7)이 형성되어 있다.
필드절연막(3), 메모리셀 선택용MISFET, n채널형 MISFET Qs 및 더미용 MISFET Qd를 피복하는 산화실리콘막(10)이 형성되고, 산화실리콘막(10)상에는 BPSG(Boron Phospho Silicate Glass)막(11)이 형성되어 표면이 평탄화되어 있다.
또, BPSG막(11)상에는 비트선도체BL과 제1레벨의 배선도체인 제1레벨 배선도체M1이 형성되어 있다. 비트선도체BL은 DRAM의 메모리셀부내, 주변 회로부의 메모리셀부에 대향하는 부분내 및 메모리셀부와 주변회로부 사이에 위치된 경계영역내로 연장하도록 형성되고, 제1레벨 배선도체M1은 DRAM의 주변회로부내에 형성되어 있다. 따라서, 비트선도체BL은 메모리셀부와 주변회로부 사이에서 정보를 송수신하기 위해 양자를 상호 접속한다.
도 4에 도시한 바와 같이, 비트선도체BL과 제1레벨 배선도체M1은 동일 레벨의 텅스텐(W)막(14a), (14b)에 의해 구성되어 있다. 또, 본 실시예에 있어서 비트선도체BL과 제1레벨 배선도체M1은 메모리셀부와 직접주변회로부의 센스앰프를 선택적으로 접속하는 n채널형 MISFET Qs의 위쪽을 경계로 해서 그 막두께가 서로 다르고, 제1레벨 배선도체M1을 구성하는 W막(14b)의 두께는 비트선도체BL을 구성하는 W막(14a)보다 두껍게 마련되어 있다.
본 실시예의 DRAM은 상기 구성 이외에 정보축적용 용량소자 및 제2레벨 배선도체 또는 제3레벨 배선도체 등을 갖는 것이지만, 이미 공지의 정보축적용 용량소자 및 배선도체 등을 적용할 수 있으므로 그 설명을 생략한다.
이와 같이 비트선도체BL과 제1레벨 배선도체M1을 동일 레벨로 텅스텐막에 의해 구성하고, 그리고 후술하는 바와 같이 비트선도체BL의 막두께와 제1레벨 배선도체M1의 막두께를 서로 다르게 해서 형성할 수 있다. 또, 비트선도체BL의 막두께를 제1레벨 배선도체M1의 막두께에 관계없이 얇게 형성할 수 있으므로 비트서도체BL의 기생용량을 저감할 수 있다. 이것에 의해, 정보축적용 용량소자에 축적된 축적전하의 검출정밀도를 향상시킬 수 있다. 한편, 제1레벨 배선도체M1의 막두께는 비트선도체BL의 막두께에 관계없이 두껍게 형성하므로 제1레벨 베선도체M1의 저항을 저감해서 주변회로의 동작속도를 높게 할 수 있다.
다음에, 본 발명의 1실시예에 의한 반도체 집적회로장치의 DRAM의 비트선도체 및 직접주변회로부에 있어서의 제1레벨 배선도체의 제조방법을 도 1 ~ 도 4를 사용해서 설명한다.
우선, 도 1에 도시한 바와 같이 p형 실리콘 단결정으로 이루어지는 반도체기판(1)의 주면상에 주지의 방법, 예를 들면 이온주입법에 의해 p형 웰(2)를, 예를 들면 LOCOS법에 의해 필드절연막(3)을, 예를 들면 열산화법에 의해 게이트절연막(4)를 순차 형성한다.
다음에, 반도체기판(1)상에 인(P)이 도입된 다결정 실리콘막(5), 텅스텐 실리사이드(WSix)막(6), 산화실리콘막(도시하지 않음) 및 질화실리콘막(7)을 순차 퇴적시킨다. 그 후, 포토레지스트를 마스크로 해서 상기 질화실리콘막(7), 산화실리콘막, WSix막(6) 및 다결정 실리콘막(5)로 이루어지는 적층막을 순차 에칭하는 것에 의해, WSix막(6) 및 다결정 실리콘막(5)로 이루어지는 메모리셀부의 메모리셀 선택용 MISFET의 게이트전극FG 및 n채널형 MISEFT Qs의 게이트전극 FG를 각각 형성한다.
또한, 상기 게이트전극FG의 상부에 WSix막(6)을 사용했지만, 그 밖의 메탈실리사이드막, 예를 들면 몰리브덴실리사이드(MoSix)막, 티탄실리사이드(TiSix)막 또는 탄탈실리사이드(TaSix)막 등을 사용해도 좋다.
다음에, 반도체기판(1)에 열산화처리를 실시하는 것에 의해 게이트전극FG를 구성하는 WSix막(6) 및 다결정 실리콘막(5)의 측벽에 얇은 산화실리콘막(도시하지 않음)을 형성한다.
다음에, 포토레지스트 및 상기 질화실리콘막(7), 산화실리콘막, WSix막(6) 및 다결정 실리콘막(5)로 이루어지는 적층막을 마스크로 해서 p형 웰(2)에 n형 불순물, 예를 들면 P를 이온주입하는 것에 의해 n채널형 MISFET Qs의 n형 반도체영역(소오스/드레인영역)(8)을 게이트전극FG에 대해 자기정합에 의해 형성할 수 있다.
그 후, 반도체기판(1)상에 퇴적된 질화실리콘막을 RIE(Reactive Ion Etching)법 등의 이방성에칭에 의해 가공하는 것에 의해서, 모든 n채널형 MISFET의 게이트전극FG의 측벽에 사이드월 스페이서(9)를 형성한다.
또한, 상기 사이드월 스페이서(9)를 형성한 후 고농도의 n형 불순물, 예를 들면 비소(As)를 p형 웰(2)에 이온주입하는 것에 의해서, n채널형 MISFET Qs의 소오스영역, 드레인영역을 LDD(Lightly Doped Drain)구조로 해도 좋다.
다음에, 반도체기판(1)상에 산화실리콘막(10) 및 BPSG막(11)을 CVD(Chemical Vapor Deposition)법에 의해 퇴적시킨 후, 900~950℃의 리플로처리에 의해 상기 BPSG막(11)의 표면을 평탄화한다. 또한, BPSG막(11)의 표면의 평탄화에는 CMP(Chemical Mechanical Polishing : 화학적 기계연마)법을 병용해도 좋다.
다음에, 포토레지스트를 마스크로 해서 BPSG막(11), 산화실리콘막(10) 및 게이트절연막(4)와 동일층의 절연막을 순차 에칭하는 것에 의해, 다음에 비트선도체BL이 접속되는 메모리셀부의 p형 웰(2)상에 접속구멍(12a)를 형성한다. 이후, 반도체기판(1)상에 P가 도입된 다결정 실리콘막(16)을 CVD법에 의해 퇴적시켜, 다음에 이 다결정 실리콘막(16)을 에칭하는 것에 의해 접속구멍(12a)내에 다결정 실리콘막(16)을 매립한다. 또한, 다결정 실리콘막(16)로부터의 P의 확산에 의해, 메모리셀부의 p형 웰(2)에 메모리셀 선택용 MISFET의 한쪽의 n형 반도체영역(13)이 형성된다.
다음에, 포토레지스트를 마스크로 해서 BPSG막(11), 산화실리콘막(10) 및 게이트절연막(4)와 동일층의 절연막을 순차 에칭하는 것에 의해, n채널형 MISFET Qs의 n형 반도체영역(8)상에 접속구멍(12b), (12c)를 형성한다.
다음에, 도 2에 도시한 바와 같이 반도체기판(1)상에 도전막, 예를 들면 W막(14)를 CVD법에 의해 퇴적시킨 후 비트선도체BL을 형성하지 않는 영역 즉 도전막의 막두께를 크게 하고자 하는 영역의 반도체기판(1)상에 포토레지스트패턴(15)를 형성한다. 여기에서, 포토레지스트패턴(15)는 도 22의 II로 나타내는 경계선의 우측 즉 반도체기판의 주면의 제2부분에 형성되는 주변회로부를 피복하도록 형성되어 있다. 이 때, 퇴적되는 W막(14)는 직접주변회로부에 배치되는 제1층째의 배선도체M1의 배선저항을 만족시키는 두께를 갖고 있다.
다음에, 도 3에 도시한 바와 같이 이 포토레지스트패턴(15)를 마스크로 해서 비트선도체BL이 형성되는 영역의 W막(14)를 에칭에 의해 얇게 하고, 이 영역의 W막(14)의 두께를 비트선도체BL이 소정의 기생용량을 얻는 두께까지 가공한다.
다음에, 도 4에 도시한 바와 같이 포토레지스트패턴(15)를 제거한 후 새로 형성한 포토레지스트를 마스크로 해서 W막(14)를 에칭하고, W막(14)에 의해 구성되는 비트선도체BL 및 W막(14b)에 의해 구성되는 제1레벨 배선도체M1을 형성한다.
이 후, 메모리셀부에 축적전극, 용량절연막 및 플레이트전극을 순차 형성하는 것에 의해 정보축적용 용량소자를 형성하고, 또 제2레벨 이후의 배선도체를 형성하고, 마지막으로 반도체기판(1)의 표면을 비활성화막에 의해 피복하는 것에 의해 본 실시예 1의 반도체 집적회로장치가 완성된다.
또한, 본 실시예1에서는 접속구멍(12a)를 다결정 실리콘막(16)으로 매립하고, 접속구멍(12b), (12c)를 비트선도체BL 또는 제1레벨 배선도체M1과 동일층의 W막(14)로 매립했지만, 미리 블랭킷W-CVD법에 의해 접속구멍(12b),(12c)내에 블랭킷W를 매립하고, 그 후 반도체기판(1) 상에 W막(14)를 퇴적시켜도 좋다. 또, 접속구멍(12a)~(12c)를 동시에 형성한 후 비트선도체BL 또는 제1레벨 배선도체M1과 동일한 W막(14)로 접속구멍(12a)~(12c)를 매립해도 좋다.
본 실시예의 제조방법에 의하면, 막두께가 작은 비트선도체BL과 막두께가 큰 제1레벨 배선도체M1을 형성할 수 있다.
[실시예 2]
본 발명의 다른 실시예에 의한 반도체 집적회로장치의 DRAM의 비트선도체 및 직접주변회로부의 제1레벨 배선도체의 제조방법을 도 5 ~ 도 8을 사용해서 설명한다.
본 실시예2의 DRAM은 실시예1의 DRAM과 거의 동일한 구성을 갖는 것이므로 그 상이한 부분에 대해서만 다음에 설명한다.
우선, 상기 실시예1과 마찬가지의 제조방법에 의해 상기 도 1에 도시한 바와 같이, 반도체기판(1)상에 메모리셀부의 메모리셀 선택용 MISFET 및 n채널형 MISFET Qs를 형성한 후 반도체기판(1)상에 산화실리콘막(10) 및 평탄화된 BPSG막(11)을 형성한다.
다음에, 도 5에 도시한 바와 같이 포토레지스트를 마스크로 해서 직접주변회로부의 BPSG막(11)의 표면을 드라이에칭법에 의해 에칭한다. 반도체기판의 주면의 제1부분에 형성되는 메모리셀부를 적어도 피복하고 주변회로부를 노출시키는 패턴을 갖고 그 경계는 도 22의 II의 경계선으로 나타낸다. 이 때, 메모리셀부와 직접주변회로부의 정상면(頂面)의 표준높이차가 미리 정해진 비트선도체BL의 두께와 제1레벨 배선도체M1의 두께의 차로 되도록, 상기 BPSG막(11)의 에칭의 양은 설정된다. 즉, 비트선도체BL과 배선도체M1의 막두께 차분만큼 직접주변회로부의 BPSG막(절연막)(11)을 에칭한다.
다음에, 포토레지스트를 마스크로 해서 BPSG막(11), 산화실리콘막(10) 및 게이트절연막(4)와 동일 레벨의 절연막을 순차 에칭하는 것에 의해, 다음에 비트선도체BL이 접속되는 메모리셀부의 p형 웰(2)상에 접속구멍(12a)를 형성한다. 그 후, 반도체기판(1)상에 P가 도입된 다결정 실리콘막(16)을 CVD법에 의해 퇴적시키고, 다음에 이 다결정 실리콘막(16)을 에칭하는 것에 의해 접속구멍(12a)내에 다결정 실리콘막(16)을 매립한다. 또한, 다결정 실리콘막(16)로부터의 P의 확산에 의해 메모리셀부의 p형 웰(2)에 메모리셀 선택용 MISFET의 한쪽의 n형 반도체영역(13)이 형성된다.
다음에, 포토레지스트를 마스크로 해서 BPSG막(11), 산화실리콘막(10) 및 게이트절연막(4)와 동일 레벨의 절연막을 순차 에칭하는 것에 의해, 다음에 n채널형 MISFET Qs의 n형 반도체영역(8)상에 접속구멍(12b), (12c)를 형성한다.
다음에, 도 6에 도시한 바와 같이 반도체기판(1)상에 도전막, 예를 들면 W막(14)를 CVD법에 의해 퇴적시킨다. 이 때, W막(14)는 직접주변회로부에 배치되는 제1레벨 배선도체M1에 필요한 두께보다 두껍게 성막된다. 다음에, 도 7에 도시한 바와 같이, 예를 들면 CMP법에 의해 W막(14)의 표면을 평탄화하는 것에 의해, W막(14)의 두께를 비트선도체BL 및 제1레벨 배선도체M1에 필요한 소정의 두께까지 얇게 한다.
다음에, 도 8에 도시한 바와 같이 포토레지스트를 마스크로 해서 W막(14)를 에칭하고 W막(14a)에 의해 구성되는 비트선도체BL 및 W막(14b)에 의해 구성되는 제1레벨 배선도체M1을 형성한다.
본 실시예2에 의하면, 실시예1의 반도체 집적회로장치와 마찬가지로 비트선도체BL의 막두께와 제1레벨 배선도체M1의 막두께를 서로 다르게 해서 형성하고, 비트선도체BL의 막두께를 제1레벨 배선도체M1의 막두께보다 얇게 형성할 수 있다. 이 때문에, 비트선도체BL의 기생용량을 저감하고 제1레벨 배선도체M1의 저항을 저감할 수 있다.
또, 본 실시예2에서는 W막(14)의 표면이 평탄화되어 있으므로 W막(14)를 에칭해서 비트선도체BL 및 제1레벨 배선도체M1을 형성할 때의 패터닝공정을 용이하게 할 수 있다. 즉, 단차가 존재하는 상태에서 W막(14)를 패터닝하는 것이 아니라 평탄한 W막(14)를 패터닝하기 위해 포토리도그래피공정에 있어서의 마진을 증가할 수 있다.
[실시예 3]
본 발명의 다른 실시예에 의한 반도체 집적회로장치의 DRAM의 비트선도체 및 직접주변회로부의 제1레벨 배선도체의 제조방법을 도 9를 사용해서 설명한다.
상기 실시예 2에 기재된 제조방법과 마찬가지로 메모리셀부의 정상면과 직접주변회로부의 정상면과의 차를 비트선도체BL의 두께와 제1레벨 배선도체M1의 두께와의 차로 되도록 직접주변회로부의 반도체기판(1)상에 퇴적된 BPSG막(11)의 표면을 에칭한다.
그러나, 도 9에 도시된 바와 같이 상기 실시예 2에서는 드라이에칭법에 의해 직접주변회로부의 BPSG막(11)의 표면을 에칭하였지만, 본 실시예3에서는 웨트에칭법에 의해 직접주변회로부의 BPSG막(11)의 표면을 에칭한다. 이것에 의해, 메모리셀부와 직접주변회로부와의 경계의 단차형상을 완만하게(사면형상으로)할 수 있고, 다음에 반도체기판(1)상에 퇴적되는 막의 메모리셀부와 직접주변회로부와의 경계에 있어서의 피복성이 향상된다.
다음에, 상기 실시예2에 기재된 제조방법과 마찬가지로 접속구멍(12a)를 형성하고, 다결정 실리콘막(16)을 형성하고 또 접속구멍(12b), (12c)를 각각 형성한 후 메모리셀 선택용 MISFET의 한쪽의 n형 반도체영역(13)을 형성하고, 다음에 반도체기판(1)상에 W막(14)를 CVD법에 의해 퇴적시킨다. 이 때, W막(14)는 직접주변회로부에 배치되는 제1레벨 배선도체M1에 필요한 두께보다 두껍게 성막된다.
다음에, 예를 들면 CMP법에 의해 W막(14)의 표면을 평탄화하는 것에 의해, W막(14)의 두께를 비트선도체BL 및 제1레벨 배선도체M1이 필요한 소정의 두께까지 얇게 한다. 그 후, 포토레지스트를 마스크로 해서 W막(14)를 에칭하고 W막(14a)에 의해 구성되는 비트선도체BL 및 W막(14b)에 의해 구성되는 제1레벨 배선도체M1을 형성한다.
본 실시예3에 의하면, BPSG막(11)의 표면이 완만하게 에칭되어 있으므로 W막(14)의 퇴적 및 에칭의 공정의 마진을 향상시킬 수 있다.
[실시예 4]
본 발명의 다른 실시예에 의한 반도체 집적회로장치의 DRAM의 비트선도체 및 직접주변회로부의 제1레벨 배선도체의 제조방법을 도 10 ~ 도 13을 사용해서 설명한다.
우선, 상기 실시예1과 마찬가지의 제조방법에 의해 상기 도 1에 도시한 바와 같이 반도체기판(1)상에 메모리셀부의 메모리셀 선택용 MISFET 및 n채널형 MISFET Qs를 형성한 후, 반도체기판(1)상에 산화실리콘막(10) 및 평탄화된 BPSG막(11)을 형성한다.
다음에, 도 10에 도시한 바와 같이 포토레지스트를 마스크로 해서 BPSG막(11), 산화실리콘막(10) 및 게이트절연막(4)와 동일층의 절연막을 순차 에칭하는 것에 의해, 다음에 비트선도체BL이 접속되는 메모리셀부의 p형 웰(2)상에 접속구멍(12a)를 형성한다. 그 후, 반도체기판(1)상에 P가 도입된 다결정 실리콘막(16)을 CVD법에 의해 퇴적시키고, 다음에 이 다결정 실리콘막(16)을 에칭하는 것에 의해 접속구멍(12a)내에 다결정 실리콘막(16)을 매립한다. 또한, 다결정 실리콘막(16)으로부터의 P의 확산에 의해 메모리셀부의 p형 웰(2)에 메모리셀 선택용 MISFET의 한쪽의 n형 반도체영역(13)이 형성된다.
다음에, 반도체기판의 주면의 제1부분에 형성되는 메모리셀부를 적어도 피복하는 포토레지스트를 마스크로 해서 직접주변회로부의 BPSG막(11)의 표면을 웨트에칭법에 의해 에칭한다. 이 때, 메모리셀부의 막(11)의 정상면과 직접주변회로부의 막(11)의 정상면과의 차가 비트선도체BL의 두께와 제1레벨 배선도체M1과의 두께의 차로 되도록 상기 BPSG막(11)의 에칭의 양이 설정된다.
다음에, 포토레지스트를 마스크로 해서 BPSG막(11), 산화실리콘막(10) 및 게이트절연막(4)와 동일 레벨의 절연막을 순차 에칭하는 것에 의해, n채널형 MISFET Qs의 n형 반도체영역(8)상에 접속구멍(12b), (12c)를 형성한다. 그 후, 반도체기판(1)상에 W막(17)을 CVD법에 의해 퇴적시키고, 다음에 이 W막(17)을 에칭하는 것에 의해 접속구멍(12b), (12c)내에 W막(17)을 매립한다. 또한, 이 때 W막(17)과 n형 반도체영역(8) 사이에 예를 들면 질화티탄막 및 티탄막으로 이루어지는 적층막에 의해 구성되는 접속층 또는 배리어금속층을 마련해도 좋다. 이 배리어층은 W막(17)의 형성에 사용되는 WF6이 기판에 침입하는 것을 방지한다.
다음에, 반도체기판(1)상에 질화실리콘막(18) 및 산화실리콘막(19)를 순차퇴적시킨다.
다음에, 도 11에 도시한 바와 같이 상기 산화실리콘막(19)의 표면을 예를 들면 CMP법에 의해 평탄화함과 동시에 적어도 메모리셀부에 위치하는 부분 및 직접주변회로부에 위치하는 부분의 산화실리콘막(19)의 두께와 질화실리콘막(18)의 두께의 합이 다음에 형성되는 비트선도체BL 및 제1레벨 베선도체M1의 각각의 두께와 거의 동일한 2개의 값을 갖도록 산화실리콘막(19)의 두께를 제어한다.
또한, 본 실시예4에서는 BPSG막(11)의 표면을 웨트에칭법에 의해 에칭하는 것에 의해서 메모리셀부의 막(11)의 정상면과 직접주변회로부의 막(11)의 정상면 사이에 차를 마련했지만 드라이에칭법을 사용해도 좋다. 또, BPSG막(11)에 상기 정상면차를 마련하지 않고 메모리셀부의 산화실리콘막(19)의 두께가 비트선도체BL의 두께와 거의 동일하게 되도록, 또 직접주변회로부의 산화실리콘막(19)의 두께가 제1레벨의 배선도체M1의두께와 거의 동일하게 되도록 산화실리콘막(19)를 가공해도 좋다.
다음에, 도 12에 도시한 바와 같이 포토레지스트를 마스크로 해서 산화실리콘막(19)를 에칭하고, 다음에 비트선BL 및 제1레벨 배선도체M1이 형성되는 영역에 홈(20) 및 (20')를 형성한다. 다음에, 노출되어 있는 질화실리콘막(18)을 제거한 후 반도체기판(1)상에 W막(14)를 CVD법에 의해 퇴적시킨다. 이 때, 퇴적되는 W막(14)는 직접주변회로부에 배치되는 제1레벨 배선도체M1의 배선도체 저항을 만족시키는 두께 이상의 두께를 갖고 있다.
다음에, 도 13에 도시한 바와 같이 W막(14)의 표면을 예를 들면 CMP법에 의해 평탄화하는 것에 의해, 상기 홈(20) 및 (20')내에 W막(14a)에 의해 구성되는 비트선도체BL 및 W막(14b)에 의해 구성되는 제1레벨 배선도체M1을 형성한다.
또한, 본 실시예4에서는 반도체기판(1)상에 퇴적된 표면을 평탄화한 후에 산화실리콘막(19) 및 질화실리콘막(18)을 에칭해서 홈(20) 및 (20')를 형성하고, 다음에 반도체기판(1)상에 퇴적된 W막(14)의 표면을 평탄화했지만, 반도체기판(1)상에 퇴적된 산화실리콘막(19) 및 질화실리콘막(18)에 홈(20) 및 (20')를 형성한 후에 W막(14)를 퇴적시키고, 다음에 W막(14) 및 산화실리콘막(19)의 표면을 동시에 평탄화해도 좋다.
본 실시예4에 의하면, 실시예1의 DRAM과 마찬가지로 비트선도체BL의 막두께와 제1레벨 배선도체M1의 막두께를 서로 다르게 해서 형성하고, 비트선도체BL의 막두께를 제1레벨 배선도체M1의 막두께보다 얇게 형성할 수 있다. 이 때문에, 비트선도체BL의 기생용량을 저감하고 제1레벨 배선도체M1의 저항을 저감할 수 있다.
또, 본 실시예4에서는 산화실리콘막(19)의 표면이 평탄화되어 있으므로 산화실리콘막(19)의 패터닝공정에 있어서의 포커스마진을 크게 해서 가공을 용이하게 할 수 있다.
또, 본 실시예4에서는 소위 대머신(Damascene)법을 사용해서 비트선도체BL 및 제1레벨 배선도체M1을 형성하는 것이 가능하게 되어 미세한 배선도체를 형성할 수 있게 된다.
[실시예 5]
본 발명의 다른 실시예에 의한 반도체 집적회로장치의 DRAM의 비트선도체 및 직접주변회로부에 있어서의 제1레벨 배선도체의 제조방법을 도 14 ~ 도 17을 사용해서 설명한다.
우선, 상기 실시예1과 마찬가지의 제조방법에 의해 상기 도 1에 도시한 바와 같이, 반도체기판(1)상에 메모리셀부의 메모리셀 선택용 MISFET 및 n채널형 MISFET Qs를 형성한 후 반도체기판(1)상에 산화실리콘막(10) 및 평탄화된 BPSG막(11)을 형성한다.
다음에, 도 14에 도시한 바와 같이 포토레지스트를 마스크로 해서 BPSG막(11), 산화실리콘막(10) 및 게이트절연막(4)와 동일 레벨의 절연막을 순차 에칭하는 것에 의해, 다음에 비트선도체BL이 접속되는 메모리셀부의 p형 웰(2)상에 접속구멍(12a)를 형성한다. 그 후, 반도체기판(1)상에 P가 도입된 다결정 실리콘막(16)을 CVD법에 의해 퇴적시키고, 다음에 이 다결정 실리콘막(16)을 에칭하는 것에 의해 접속구멍(12a)내에 다결정 실리콘막(16)을 매립한다. 또한, 다결정 실리콘막(16)으로부터의 P의 확산에 의해 메모리셀부의 p형 웰(2)에 메모리셀 선택용 MISFET의 한쪽의 n형 반도체영역(13)이 형성된다.
다음에, 포토레지스트를 마스크로 해서 BPSG막(11), 산화실리콘막(10) 및 게이트절연막(4)와 동일층의 절연막을 순차 에칭하는 것에 의해, n채널형 MISFET Qs의 n형 반도체영역(8)상에 접속구멍(12b), (12c)를 형성한다. 그 후, 반도체기판(1)상에 W막(17)를 CVD법에 의해 퇴적시키고, 다음에 이 W막(17)을 에칭하는 것에 의해 접속구멍(12b), (12c) 내에 W막(17)을 매립한다.
다음에, 반도체기판(1)상에 제1 W막(21)을 퇴적시킨다. 여기에서, 제1 W막(21)은 비트선도체BL을 구성하는데 필요한 두께를 갖고 있다. 다음에, 반도체기판(1)상에 산화실리콘막(22)를 퇴적시킨 후 포토레지스트를 마스크로 해서 직접주변회로부에 위치하는 산화실리콘막(22)를 에칭한다. 포토레지스트는 기판의 주면의 제1부분에 형성되는 메모리셀부를 적어도 피복하고 주변회로부를 노출시키는 패턴을 갖고 그 가장자리끝은 도 22의 경계선으로 나타낸다. 또한, 산화실리콘막(22)의 두께는 다음에 형성되는 비트선도체BL의 두께와 제1레벨 배선도체M1의 두께와의 차보다 크게 마련되어 있다.
다음에, 도 15에 도시한 바와 같이 반도체기판(1)상에 제2 W막(23)을 퇴적시킨 후, 도 16에 도시한 바와 같이 제2 W막(23) 및 산화실리콘막(22)의 표면을 예를 들면 CMP법에 의해 연마하는 것에 의해 직접주변회로부에만 제2 W막(23)을 남긴다.
다음에, 도 17에 도시한 바와 같이 포토레지스트를 마스크로 해서 메모리셀부와 직접주변회로부와의 경계로 되는 영역의 산화실리콘막(22), 제2 W막(23) 및 제1 W막(21)을 순차 에칭하고, 제1 W막(21a)에 의해 구성되는 비트선도체BL 및 제2 W막(23)과 제1 W막(21b)와의 적층막에 의해 구성되는 제1레벨 배선도체M1을 형성한다.
본 실시예5에 의하면, 실시예1의 반도체 집적회로장치와 마찬가지로 비트선도체BL의 막두께와 제1레벨 배선도체M1의 막두께를 서로 다르게 해서 형성하고, 비트선도체BL의 막두께를 제1레벨 배선도체M1의 막두께보다 얇게 형성할 수 있다. 이 때문에, 비트선도체BL의 기생용량을 저감하고 제1레벨 배선도체M1의 저항을 저감할 수 있다.
또, 본 실시예5에서는 산화실리콘막(22) 및 제2 W막(23)의 표면이 평탄화 되어 있으므로, 산화실리콘막(22) 및 제2 W막(23)의 패터닝공정에 있어서의 포커스마진을 크게 해서 가공을 용이하게 할 수 있다.
또, 본 실시예5에서는 비트선도체BL을 제1 W막(21a)의 퇴적에 의해서만 그 막두께를 규정할 수 있으므로, 프로세스의 편차가 적고 균일성이 높은 비트선도체BL을 형성하는 것이 가능하다. 이 결과, 센스앰프를 사이에 둔 비트선도체BL의 대칭성을 향상시켜 센스앰프의 감도를 향상시킬 수 있다.
[실시예 6]
본 발명의 다른 실시예에 의한 반도체 집적회로장치의 DRAM의 비트선도체 및 직접주변회로부에 있어서의 제1레벨 배선도체를 도 18을 사용해서 설명한다.
상기 실시예5에서는 메모리셀부와 직접주변회로부의 센스앰프를 선택적으로 접속하는 n채널형 MISFET Qs상을 경계로 해서 제1 W막(21a)에 의해 비트선도체BL은 구성되고, 제2 W막(23)과 제1 W막(21b)와의 적층막에 의해 제1레벨 배선도체M1은 구성되었지만, 본 실시예6에서는 도 18에 도시한 바와 같이 제2 W막(23)이 메모리셀이 형성되는 메모리셀의 외측으로서 직접주변회로부에 인접하는 경계영역으로도 연장하고, 이 영역의 비트선도체BL을 제2 W막(23a)와 제1 W막(21a)에 의해 구성하고, 제1 레벨 배선도체M1을 제2 W막(23b)와 제1 W막(21b)와의 적층막에 의해 구성하고 있다.
즉, 제2 W막(23)이 직접주변회로부에 인접하는 경계영역으로도 연장하는 것에 의해, 메모리셀부와 직접주변회로부와의 경계로 되는 영역에 있어서의 프로세스 여유가 향상하고, 맞춤어긋남 또는 오버에칭 등에 의해 제1레벨 배선도체M1이 제1 W막(21b)만으로 구성되어 얇아지는 것을 방지할 수 있다.
[실시예 7]
도 19는 본 실시예에 의한 반도체 집적회로장치의 DRAM을 형성한 반도체칩의 전체평면도이고, 도 20은 그의 일부를 도시한 확대평면도이다.
단결정 실리콘으로 이루어지는 반도체칩(1A)의 주면에는 예를 들면 64Mbit의 용량을 갖는 DRAM이 형성되어 있다. 도 19에 도시한 바와, 이 DRAM은 8개로 분할된 메모리매트MM과 그들 주위에 배치된 주변회로로 구성되어 있다. 본 명세서에 있어서, 「메모리메트」라는 것은 메모리셀 어레이와 메모리셀 어레이로부터의 신호를 증폭하는 센스앰프 및 메모리셀에 있어서의 워드선에 구동신호를 공급하는 워드선 드라이버를 포함하는 단위의 집합을 의미한다. 8Mbit의 용량을 갖는 메모리매트MM의 각각은 도 20에 도시한 바와 같이 16개의 메모리 어레이MARY로 분할되어 있다. 메모리 어레이MARY의 각각은 행렬형태로 배치된 2Kbit×256bit=512Kbit의 메모리셀로 구성되어 있고, 그들 주위에는 센스앰프SA나 워드선 드라이버WD 등의 주변회로가 배치되어 있다.
도 21은 이 DRAM의 메모리 어레이와 그것에 인접하는 주변회로의 각 일부를 도시한 반도체기판의 주요부 단면도, 도 22는 이 DRAM의 메모리셀을 구성하는 서로 다른 레벨에 있는 도체의 각 패턴과 주변회로의 MISFET를 구성하는 서로 다른 레벨에 있는 도체의 각 패턴을 도시한 평면도, 도 23은 이 DRAM의 메모리 어레이와 그것에 인접하는 주변회로의 각 일부를 도시한 회로도이다. 도 21은 도 22에 있어서의 XXI-XXI선 단면도이다.
도 21에는 한쌍의 메모리셀 선택용 MISFET Qt와 도 22, 도 23에 있어서 Qshr, Qn, Qp의 부호를 붙인 주변회로의 MISFET가 도시되어 있다. Qshr은 DRAM의 메모리셀부와 주변회로부의 센스앰프SA를 선택적으로 접속하는 공유MISFET Qshr이고, Qn, Qp는 서로 2개의 Qn, Qp로 구성되는 플립플롭회로로 이루어지는 센스앰프SA를 구성한다. Qn은 n채널형 MISFET Qn이고, Qp는 p채널형 MISFET Qp이다. 또, Qshr은 n채널형 MISFET이다. 메모리셀 선택용 MISFET Qt는 DRAM의 메모리 어레이MARY인 메모리셀부A에 형성되고, Qshr, Qn, Qp는 DRAM의 주변회로부B에 형성된다. 또, 메모리셀부A와 주변회로부B와의 경계영역D는 단차완충영역 또는 반도체기판의 웰로의 급전(給電)을 실행하는 영역으로서 기능한다.
p형의 단결정 실리콘으로 이루어지는 반도체기판(101)에는 메모리셀부A의 p형 웰(102a) 및 주변회로부B의 p형 웰(102b)와 주변회로부B의 n형 웰(102c)가 형성되어 있다. 또, 메모리셀부A의 p형 웰(102a)는 기판(101)내에 있어서 n웰(103)에 의해 피복되어 있다. 이와 같이 n형 웰(103)에 의해 p형 웰(102a)를 피복하는 것에 의해, 메모리셀 선택용 MISFET Qt의 전위를 반도체기판(101)의 전위로부터 분리하고 적당한 바이어스전압을 인가하는 것이 가능하게 된다.
p형 웰(102a), (102b), n형 웰(102c)의 각각의 표면에는 소자분리용 필드산화막(104)가 형성되어 있고, 이 필드산화막(104)의 하부를 포함하는 p형 웰(102a), (102b)의 내부에는 p형 채널스토퍼층(105)가, 또 n형 웰(102c)의 내부에는 n형 채널스토퍼층(106)이 각각 형성되어 있다.
메모리셀부A의 p형 웰(102a)의 활성영역에는 메모리셀이 매트릭스형상으로 배치되어 있다. 메모리셀의 각각은 2개의 회로소자, 즉 n채널형으로 구성된 1개의 메모리셀 선택용 MISFET Qt와 그의 상부에 형성되고 메모리셀 선택용 MISFET Qt와 직렬로 접속된 1개의 정보축적용 용량소자C를 포함한다. 즉, 이 메모리셀은 메모리셀 선택용 MISFET Qt의 상부에 정보축적용 용량소자C를 배치하는 적층된 커패시터구조로 구성되어 있다.
메모리셀 선택용 MISFET Qt는 게이트산화막(107), 워드선도체WL과 일체로 형성된 게이트전극(108A), 소오스영역 및 드레인영역(n형 반도체영역(109), (109))로 구성되어 있다. 게이트전극(108A)(워드선도체WL)는 n형의 불순물(예를 들면 P(인))을 도프한 저저항의 다결정 실리콘막과 텅스텐 실리사이드(WSi2)막을 적층한 2층의 도전막 또는 저저항의 다결정 실리콘막과 TiN(티탄나이트라이드)막과 W막을 적층한 3층의 도전막으로 구성되어 있다. 게이트전극(108A)(워드선도체WL)의 상부에는 질화실리콘막(110)이 형성되어 있고, 측벽에는 질화실리콘의 사이드월 스페이서(111)이 형성되어 있다. 이들 절연막(질화실리콘막(110) 및 사이드월 스페이서(111))은 질화실리콘막 대신 산화실리콘막으로 구성할 수도 있다.
주변회로부B의 p형 웰(102b)의 활성영역에는 n채널형 MISFET Qn 및 n채널형 공유MISFET Qshr이 형성되어 있다. 또, n형 웰(102c)의 활성영역에는 p채널형 MISFET Qp가 형성되어 있다. 즉, 이 주변회로부B는 n채널형 MISFET Qn과 p채널형 MISFET Qp를 조합한 CMOS(Complementary Metal Oxide Semiconductor)회로로 구성되어 있다.
n채널형 MISFET Qn 및 공유MISFET Qshr은 게이트산화막(107), 게이트전극(108B), 소오스영역 및 드레인영역(113)으로 구성되어 있다. 게이트전극(108B)는 상기 메모리셀 선택용 MISFET Qt의 게이트전극(108A)(워드선도체WL)과 동일한 레벨로 동일 재료의 도체로 구성되어 있다. 게이트전극(108B)의 상부에는 질화실리콘막(110)이 형성되어 있고, 측벽에는 질화실리콘의 사이드월 스페이서(111)이 형성되어 있다. n채널형 MISFET Qn 및 공유MISFET Qshr의 소오스영역, 드레인영역의 각각은 저불순물농도의 n형 반도체영역(112)와 고불순물농도의 n+형 반도체영역(113)로 이루어지는 LDD(Lightly Doped Drain) 구조로 구성되어 있고, n+형 반도체영역(113)의 표면에는 Ti실리사이드(TiSi2)층(116)이 형성되어 있다.
p채널형 MISFET Qp는 게이트산화막(107), 게이트전극(108C), 소오스영역 및 드레인영역(115)로 구성되어 있다. 게이트전극(108C)는 상기 메모리셀 선택용 MISFET Qt의 게이트전극(108A)(워드선도체WL)와 동일한 레벨로 동일 재료의 도체로 구성되어 있다. 게이트전극(108C)의 상부에는 질화실리콘막(110)이 형성되어 있고, 측벽에는 질화실리콘의 사이드월 스페이서(111)이 형성되어 있다. p채널형 MISFET Qp의 소오스영역, 드레인영역의 각각은 저불순물농도의 p형 반도체영역(114)와 고불순물농도의 p+형 반도체영역(115)로 이루어지는 LDD구조로 구성되어 있고, p+형 반도체영역(115)의 표면에는 티탄실리사이드층(116)이 형성되어 있다.
메모리셀 선택용 MISFET Qt, n채널형 MISFET Qn, 공유MISFET Qshr 및 p채널형 MISFET Qp의 상부에는 하층에서 순서대로 산화실리콘막(117), BPSG막(118) 및 산화실리콘막(119)가 형성되어 있다.
메모리셀부A의 산화실리콘막(119)의 상부 및 경계영역D에 걸친 산화실리콘막(119)의 상부에는 비트선도체BL이 형성되어 있다. 비트선도체BL은 TiN막과 W막을 적층한 2층의 도전막으로 구성되어 있다. 비트선도체BL은 인(P) 또는 비소(As)를 도프한 다결정 실리콘의 플러그(120)이 매립된 접속구멍(121)을 통해 메모리셀 선택용 MISFET Qt의 소오스영역, 드레인영역의 한쪽(n형 반도체영역(109))과 전기적으로 접속되어 있다. 또, 비트선도체BL은 접속구멍(123)을 통해서(다결정 실리콘의 플러그를 거치는 일 없이) 주변회로부B의 공유MISFET Qshr의 소오스영역, 드레인영역의 한쪽(n+형 반도체영역(113))과 전기적으로 접속되어 있다. 공유MISFET Qshr의 n+형 반도체영역(113)의 표면에는 저저항의 티탄실리사이드층(116)이 형성되어 비트선도체BL의 콘택트저항이 저감되도록 되어 있다.
또, 비트선도체BL은 경계영역D에서 그 막두께가 변화하여 메모리셀부A에서는 막두께가 얇고 주변회로부B에서는 그 막두께는 두껍게 되어 있다. 이와 같이, 경계여역D에서 비트선도체BL의 막두께가 변화하고 있는 것은 다음에 설명하는 바와 같이, 경계영역D를 경계로 해서 비트선도체BL을 구성하는 도전막을 에칭해서 메모리셀부A의 영역에서 박막화하기 때문이다. 이와 같이, 메모리셀부A에서 비트선도체BL이 얇게 형성되므로, 비트선도체BL의 기생용량을 저감할 수 있고 정보축적용 용량소자C에 축적되는 축적전하의 검출감도를 향상시킬 수 있다.
주변회로부B의 산화실리콘막(119)의 상부에는 제1레벨 배선도체(130A), (130B), (130C), (130E)가 형성되어 있다. 배선도체(130A), (130B), (130C), (130D), (130E)는 상기 비트선도체BL과 마찬가지로 TiN막과 W막을 적층한 2층의 도전막으로 구성되어 있다. 배선도체(130A)의 한쪽끝은 접속구멍(124)를 통해서 공유MISFET Qshr의 소오스영역, 드레인영역의 다른쪽(n+형 반도체영역(113))과 전기적으로 접속되어 있고, 다른쪽끝은 접속구멍(125)를 통해 p채널형 MISFET Qp의 소오스영역, 드레인영역의 한쪽(p+형 반도체영역(115))과 전기적으로 접속되어 있다. 배선도체(130B)는 접속구멍(126)을 통해 2개의 p채널형 MISFET Qp와 공용되는 소오스영역, 드레인영역(p+형 반도체영역(115))과 전기적으로 접속되어 있다. 배선도체(130C)의 한쪽끝은 접속구멍(127)을 통해 p채널형 MISFET Qp의 소오스영역, 드레인영역의 다른쪽(p+형 반도체영역(115))과 전기적으로 접속되고, 다른쪽끝은 접속구멍(128)을 통해 n채널형 MISFET Qn의 소오스영역, 드레인영역의 한쪽(n+형 반도체영역(113))과 전기적으로 접속되어 있다. 배선도체(130D)는 접속구멍(129)를 통해 2개의 n채널형 MISFET Qn과 공용되는 소오스영역, 드레인영역(n+형 반도체영역(113))과 전기적으로 접속되어 있다. 그리고, 배선도체(130E)의 한쪽끝은 접속구멍(130)을 통해 n채널형 MISFET Qn의 소오스영역, 드레인영역의 다른쪽(n+반도체영역(113))과 전기적으로 접속되어 있다. 또, n채널형 MISFET Qn 및 공유MISFET Qshr의 n+형 반도체영역(113)의 표면 및 p채널형 MISFET Qp의 p+형 반도체영역(115)의 표면에는 저저항의 티탄실리사이드층(116)이 형성되어 배선(130A), (130B), (130C), (130D), (130E)의 콘택트저항이 저감되도록 되어 있다.
비트선도체BL 및 배선도체(130A), (130B), (130C), (130D), (130E)의 상부에는 산화실리콘막(131) 및 질화실리콘막(132)가 형성되어 있다. 메모리셀부A의 질화실리콘막(132)의 상부에는 축적전극(하부전극)(133), 용량절연막(134) 및 플레이트전극(상부전극)(135)로 구성된 정보축적용 용량소자C가 형성되어 있다.
정보축적용 용량소자C의 축적전극(133)은 다결정 실리콘막으로 구성되고, 접속구멍(137)을 거쳐 다결정 실리콘으 플러그(120)에 접속되는 다결정 실리콘막(133a), 접속구멍(137)을 개구할 때 소위 하드마스크로서 기능하는 다결정 실리콘막(133b) 및 사이드월 스페이서(133c), 반도체기판(101)에 대해 수직으로 세워 마련해서 형성되고 왕관형상의 측벽을 이루는 다결정 실리콘막(133d)로 구성된다. 축적전극(133)은 플러그(120)을 매립한 접속구멍(122)를 통해 메모리셀 선택용 MISFET Qt의 소오스영역, 드레인영역의 다른쪽(n형 반도체영역(109))과 전기적으로 접속된다. 용량절연막(134)는 예를 들면 실리콘 산화막 및 실리콘 질화막의 적층막으로 구성되어 있고, 플레이트전극(135)는 예를 들면 다결정 실리콘막으로 구성되어 있다.
정보축적용 용량소자C의 상부에는 하층부터 순서대로 산화실리콘막(138), SOG(Spin On Glass)막(139) 및 산화실리콘막(140)이 형성되어 있다. 제2레벨 배선도체(141)은 정보축적용 용량소자C의 플레이트전극(135)의 상부의 절연막(산화실리콘막(140), SOG막(139) 및 산화실리콘막(138))에 개구된 접속구멍(142)를 통해 플레이트전극(135)와 전기적으로 접속되어 있고 플레이트전극(135)에 플레이트전극(Vdd/2)을 공급한다. 또, 제2레벨 배선도체(141)은 주변회로부B의 제1레벨 배선도체(130C)의 상부의 절연막(산화실리콘막(140), SOG막(139), 산화실리콘막(138) 및 산화실리콘막(131)에 개구된 접속구멍(143)을 통해 배선도체(130C)와 전기적으로 접속되어 있다. 배선도체(141)과 플레이트전극(135)를 접속하는 접속구멍(142)의 내부 및 배선도체(141)과 배선도체(130B)를 접속하는 접속구멍(143)의 내부에는 W(텅스텐)의 플러그(144)가 매립되어 있다.
배선도체(141)의 상부에는 예를 들면 산화실리콘막, SOG막 및 산화실리콘막을 적층한 3층의 절연막 등으로 구성된 층간절연막을 거쳐 제3층째의 배선이 형성되고, 또 그 상부에는 산화실리콘막과 질화실리콘막을 적층한 2층의 절연막 등으로 구성된 비활성화막이 형성되어 있지만 그들의 도시는 생략한다.
다음에, 도 21에 도시된 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 도 24 ~ 도 41을 사용해서 상세하게 설명한다.
우선, 도 24에 도시한 바와 같이 1~10Ωcm정도의 비저항을 갖는 p형 반도체기판(101)의 표면에 선택산화(LOCOS)법에 의해 필드산화막(104)를 형성한 후, 메모리셀을 형성하는 영역(기판(101)의 주면의 제1부분에 형성되는 메모리셀부A)과 주변회로부B(기판(101)의 주면의 제2부분에 형성되는)의 n채널형 MISFET Qn 및 공유MISFET Qshr을 형성하는 영역의 반도체기판(101)에 p형 불순물(붕소(B))을 이온주입해서 p형 웰(102a), (102b)를 형성하고, 주변회로부B이 p채널형 MISFET Qp를 형성하는 영역의 반도체기판(101)에 n형 불순물(인(P))을 이온주입해서 n형 웰(102c)를 형성한다. 다음에, 메모리셀A에 n형 불순물(인(P))을 이온주입해서 n형 웰(103)을 형성한다. 또, p형 웰(102a), (102b)에 p형 불순물(붕소(B))을 이온주입해서 p형 채널스토퍼층(105)를 형성하고, n형 웰(102c)에 n형 불순물(P)를 이온주입해서 n형 채널스토퍼층(106)을 형성한다. 주변회로부B의 p형 웰(102b)와 메모리셀부A의 p형 웰(102a)는 별개의 공정으로 형성해도 좋다.
그 후, 필드산화막(104)에 의해 둘러싸인 p형 웰(102a), (102b), n형 웰(102c)의 각각의 활성영역의 표면에 열산화법에 의해 게이트산화막(107)을 형성하고, 또 이 게이트 산화막(107)을 통해 p형 웰(102a), (102b) 및 n형 웰(102c)에 MISFET의 임계값전압(Vth)을 조정하기 위한 불순물을 이온주입한다. 웰(p형 웰(102a), (102b), n형 웰(102c))을 형성하기 위한 이온주입, 채널스토퍼층(p형 채널스토퍼층(105), n형 채널스토퍼층(106))을 형성하기 위한 이온주입 및 MISFET의 임계값전압(Vth)을 조정하기 위한 이온주입 중 불순물의 도전형이 동일한 것에 대해서는 동일한 포토레지스트마스크를 사용해서 동일 공정으로 형성해도 좋다. 또, 메모리셀 선택용 MISFET Qt의 임계값전압(Vth)을 조정하기 위한 이온주입과 주변회로부B의 MISFET(n채널형 MISFET Qn, 공유MISFET Qshr, p채널형 MISFET Qp)의 임계값전압(Vth)을 조정하기 위한 이온주입을 별개의 공정에 의해 실행하고 임계값전압(Vth)을 각각의 MISFET에 의해 독립적으로 조정해도 좋다.
다음에, 도 25에 도시한 바와 같이 메모리셀 선택용 MISFET Qt의 게이트전극(108A)(워드선도체WL), n채널형 MISFET Qn 및 공유 MISFET Qshr의 게이트전극(108B) 및 p채널형 MISFET Qp의 게이트전극(108C)를 형성한다. 게이트전극(108A)(워드선도체WL) 및 게이트전극(108B), (108C)는 예를 들면 반도체기판(101)상에 CVD법에 의해 n형 다결정 실리콘막, WSi2막 및 질화실리콘막(110)을 순차 퇴적시킨 후 포토레지스트를 마스크로 한 에칭에 의해 이들 막을 패터닝해서 동시에 형성한다. 또는, CVD법에 의해 n형 다결정 실리콘막을 퇴적시키고 다음에 스퍼터링법에 의해 TiN막과 W막을 퇴적시키고, 또 CVD법에 의해 질화실리콘막(110)을 퇴적시킨 후 포토레지스트를 마스크로 한 에칭에 의해 이들 막을 패터닝해서 동시에 형성한다. TiN막은 다결정 실리콘막과 W막의 반응을 방지하는 배리어금속으로서 사용된다. 게이트전극(108A)(워드선도체WL) 및 게이트전극(108B), (108C)는 예를 들면 n형 다결정 실리콘막상에 TiN막(또는 WN(텅스텐나이트라이드)막)과 Ti실리사이드막을 적층한 3층의 도전막 등 더욱 저저항의 재료로 구성할 수도 있다.
다음에, 도 26에 도시한 바와 같이 p형 웰(102a), (102b)에 n형 불순물(P)를 이온주입해서 메모리셀 선택용 MISFET Qt의 n형 반도체영역(109)와 n채널형 MISFET Qn 및 공유MISFET Qshr의 n형 반도체영역(112)를 게이트전극(108A), (108B)에 대해 자기정합에 의해 형성하고, n형 웰(102c)에 p형 불순물(B)를 이온주입해서 p채널형 MISFET Qp의 p형 반도체영역(114)를 게이트전극(108C)에 대해 자기정합에 의해 형성한다. 이 때, 메모리셀 선택용 MISFET Qt의 n형 반도체영역(109)를 형성하기 위한 이온주입과 n채널형 MISFET Qn 및 공유MISFET Qshr의 n형 반도체영역(112)를 형성하기 위한 이온주입을 별개의 공정에 의해 형성하고, 소오스영역, 드레인영역의 불순물농도를 각각의 MISFET에 의해 독립적으로 조정해도 좋다.
다음에, 도 27에 도시한 바와 같이 메모리셀 선택용 MISFET Qt의 게이트전극(108A)(워드선도체WL), n채널형 MISFET Qn 및 공유MISFET Qshr의 게이트전극(108B) 및 p채널형 MISFET Qp의 게이트전극(108C)의 각 측벽에 사이드월 스페이서(111)을 형성한다. 사이드월 스페이서(111)은 CVD법에 의해 퇴적시킨 질화실리콘막을 이방성에칭에 의해 가공해서 형성한다. 다음에, 주변회로부B의 p형 웰(102b)에 n형 불순물(P)를 이온주입해서 n채널형 MISFET Qn 및 공유MISFET Qshr의 n+형 반도체영역(113)을 사이드월 스페이서(111)에 대해 자기정합에 의해 형성하고, n형 웰(102c)에 p형 불순물(B)를 이온 주입해서 p채널형 MISFET Qp의 p+형 반도체영역(115)를 사이드월 스페이서(111)에 대해 자기정합에 의해 형성한다. 주변회로부B를 구성하는 n채널형 MISFET Qn 및 공유MISFET Qshr의 소오스영역, 드레인영역, p채널형 MISFET Qp의 소오스영역, 드레인영역은 필요에 따라 그들의 한쪽 또는 양쪽을 단일드레인구조나 2중확산드레인(Double Diffused Drain)구조 등으로 구성할 수도 있다.
다음에, 도 28에 도시한 바와 같이 메모리셀 선택용 MISFET Qt의 게이트전극(108A)(워드선도체WL), n채널형 MISFET Qn 및 공유MISFET Qshr의 게이트전극(108B) 및 p채널형 MISFET Qp의 게이트전극(108C)의 각각의 상부에 CVD법에 의해 산화실리콘막(117)과 BPSG막(118)을 퇴적시킨 후 화학적 기계연마법에 의해 BPSG막(118)을 연마하고 그 표면을 평탄화한다.
다음에, 도 29에 도시한 바와 같이 BPSG막(118)상에 CVD법에 의해 다결정 실리콘막(도시하지 않음)을 퇴적시킨 후 포토레지스트를 마스크로 해서 다결정 실리콘막을 에칭하고, 다음에 다결정 실리콘막을 마스크로 해서 BPSG막(118), 산화실리콘막(117) 및 게이트산화막(107)을 에칭하는 것에 의해,메모리셀 선택용 MISFET Qt의 소오스영역, 드레인영역의 한쪽(n형 반도체영역(109))의 상부에 접속구멍(121)을 형성하고, 다른쪽(n형 반도체영역(109))의 상부에 접속구멍(122)를 형성한다. 상기 접속구멍(121),(122)의 형성을 위한 막(118), (117) 및 (107)의 에칭용 마스크로서 다결정 실리콘막을 사용하지 않고 통상의 포토레지스트를 사용해도 좋다.
이 때, 메모리셀 선택용 MISFET Qt의 게이트전극(108A)(워드선도체WL)의 상부에 형성된 질화실리콘막(110)과 측벽에 형성된 질화실리콘의 사이드월 스페이서(111)은 산화실리콘계의 절연막(BPSG막(118), 산화실리콘막(117) 및 게이트산화막(107))과는 에칭속도가 다르므로 거의 에칭되지 않고 남는다. 즉, 접속구멍(121), (122)를 형성하기 위한 드라이에칭에 사용하는 가스는 산화실리콘막의 에칭율은 높지만 질화실리콘막의 에칭율은 낮다. 이것에 의해, n형 반도체영역(109)에 접하는 영역이 상기 포토레지스트의 마스크를 형성하는데 사용한 노광광의 해상도보다 낮은 직경으로 구성되는 미세한 접속구멍(121), (122)를 사이드월 스페이서(111)에 대해 자기정합에 의해 형성할 수 있으므로 메모리셀 사이즈의 축소를 도모할 수 있다.
다음에, 접속구멍(121), (122)의 내부에 다결정 실리콘의 플러그(120)을 매립한다. 이 플러그(120)은 상기한 도시하지 않은 다결정 실리콘막의 상부에 CVD법에 의해 다결정 실리콘막을 퇴적시킨 후, BPSG막(118)의 상부의 다결정 실리콘막을 에치백에 의해 제거해서 형성한다. 이 때, 에칭의 마스크에 사용한 다결정 실리콘막도 동시에 제거한다 플러그(120)을 구성하는 다결정 실리콘막에는 n형 불순물(P)가 도포된다. 이 불순물은 접속구멍(121), (122)를 통해 메모리셀 선택용 MISFET Qt의 n형 반도체영역(1090, (109)(소오스영역, 드레인영역)으로 확산하고, n형 반도체영역(109),(109)보다 고불순물농도의 반도체영역(도시하지 않음)이 형성된다.
다음에, 도 30에 도시한 바와 같이 BPSG막(118)의 상부에 CVD법에 의해 산화실리콘막(119)를 퇴적시키고, 다음에 주변회로부B 영역을 피복하고 비트선BL1의상부에 개구를 갖는 포토레지스트를 마스크로 한 에칭에 의해 접속구멍(121)의 상부의 산화실리콘막(119)를 제거하고, 비트선도체BL이 형성되는 영역의 플러그(120)를 노출시킨 후 메모리셀 형성영역을 피복하고, 주변회로부B 영역에 개구를 갖는 포토레지스트를 마스크로 해서 주변회로부B의 산화실리콘막(119), BPSG막(118), 산화실리콘막(117) 및 게이트산화막(107)을 에칭하는 것에 의해, n채널형 MISFET Qn, 공용MISFET Qshr 및 p채널형 MISFET Qp의 소오스영역, 드레인영역의 상부에 접속구멍(123),(124),(125),(126),(127),(128),(129),(130)을 형성한다.
다음에, 접속구멍(123)~(130)의 바닥부에 노출된 n형 반도체영역(113), (115)의 표면상 및 비트선도체BL이 접속되는 플러그(120)의 표면상에 티탄실리사이드층(116)을 형성한다. 티탄실리사이드층(116)은 스퍼터링법에 의해 퇴적시킨 Ti막을 어닐해서 Si기판(n+형 반도체영역(113), p+형 반도체영역(115)) 및 다결정실리콘(플러그(120))과 반응시킨 후 산화실리콘막(119)상에 남은 미반응의 Ti막을 웨트에칭에 의해 제거해서 형성한다. 이 티탄실리사이드층(116)의 형성에 의해 n채널형 MISFET Qn 및 공유MISFET Qshr의 n+반도체영역(113), p채널형 MISFET Qp의 p+형 반도체영역(115) 및 플러그(120)과 그들에 접속된 배선(비트선도체BL, 배선(130A)~(130E))과의 콘택트저항이 저감된다.
다음에, 접속구멍(123)~(130)의 내면 및 비트선도체BL이 접속될 플러그(120)의 표면 및 산화실리콘막(119)의 표면에 비트선도체BL 및 배선도체(130A)~(130E)를 구성하는 TiN막(145)와 W막(146)을 퇴적시킨다. TiN막(145)와 W막(146)의 퇴적은 예를 들면 스퍼터링법 또는 CVD법을 사용할 수 있다. 또한, 이 때 TiN막(145)와 W막(146)의 막두께는 배선도체(130A)~(130E)의 막두께로 되도록 조정한다.
다음에, 도 31에 도시한 바와 같이 포토레지스트막(147)을 마스크로 해서 메모리셀부A의 W막(146)을 에칭하고 박막화한다. 이 포토레지스트막은 적어도 메모리셀부를 피복하고 주변회로부를 노출시키는 패턴을 갖고 포토레지스트막의 경계는 도 22의 I의 경계선으로 나타낸다. 에칭에는 공지의 드라이에칭법을 사용할 수 있다. 또한, 이 박막화에 의해 메모리셀부A의 W막(146)의 막두께가 비트선도체BL의 막두께와 동일하게 되도록 조정할 수 있다. 막두께의 조정은 예를 들면 드라이에칭법의 처리시간에 따라 제어할 수 있다.
이와 같이, 비트선도체BL로 이루어지는 영역의 W막(146)을 박막화하므로, 비트선도체BL의 기생용량을 저감할 수 있다. 또, 이와 같은 메모리셀부A의 W막(146)의 박막화는 특히 복잡한 공정을 증기시키는 것이 아니고 공정시간을 길게하는 폐해도 없다. 따라서, 스루풋을 저하시키는 일 없이 비트선도체BL의 기생용량을 저감하고 또한 배선(130A)~(130E)의 시트저항을 저하하는 것이 가능하다.
또한, 본 실시예에서는 포토레지스트막(147)을 공유MISFET Qshr의 상부를 경계로 형성하지 않고 경계영역D를 경계로 형성하고 있다. 도 22에 도시한 경계선 I은 메모리부와 공유MISFET Qshr 사이의 영역에 위치한다. 이와 같이 포토레지스트막(147)은 경계영역D의 범위내에 있어서 그 가장자리끝부가 형성되도록 했으므로 특별히 얼라인먼트의 정밀도를 높일 필요가 없다. 따라서, 포토레지스트막(147)의 형성공간에 마진을 갖게 하는 것이 가능하다.
다음에, 도 32에 도시한 바와 같이 W막(146)상에 포토레지스트막(148)을 형성하고 이것을 마스크로 한 에칭에 의해 W막(146) 및 TiN막(145)를 패터닝해서, 도 33에 도시한 바와 같이 비트선도체BL 및 배선도체(130A)~(130E)를 동시에 형성한다. 또한, 메모리셀부A에서는 W막(146)의 막두께가 얇으므로 이 에칭공정에 의해 메모리셀부A의 산화실리콘막(119) 또는 BPSG막(118)이 주변회로부B에서의 그것보다 과잉으로 에칭되게 되지만 도시는 생략하고 있다. 또, 비트선도체BL 및 배선도체(130A)~(130E)는 예를 들면 TiN막(또는 WN막)과 Ti실리사이드막을 적층한 2층의 도전막 등 더욱 저저항의 재료로 구성할 수도 있다.
다음에, 도 34에 도시한 바와 같이 비트선도체BL 및 배선도체(130A)~(130E)를 피복하는 산화실리콘막(131)을 퇴적시킨다. 산화실리콘막(131)은 단차피복성이 우수한 ECR CVD법에 의해 퇴적시킨다. 또한, ECR CVD법에 의해 퇴적시킨 산화실리콘막 대신 BPSG막 또는 SOG막 등 매립성, 평탄성이 우수한 막을 사용하는 것도 가능하다.
다음에, 도 35에 도시한 바와 같이 산화실리콘막(131)을 CMP법에 의해 평탄화하고 그 후 질화실리콘막(132)을 퇴적시킨다. 또, 산화실리콘막(149)를 퇴적시킨다.
다음에, 도 36에 도시한 바와 같이 다결정 실리콘막(133b)를 퇴적시킨 후 포토레지스트를 마스크로 해서 다결정 실리콘막(133b)를 에칭하고 개구를 형성한다. 이 개구는 다음에 접속구멍(137)이 형성되는 위치에 형성한다. 또, 다결정 실리콘막(도시하지 않음)을 퇴적시킨 후 이것을 이방성 에칭에 의해 에칭하고, 상기 개구에 다결정 실리콘막으로 이루어지는 사이드월 스페이서(133c)를 형성한다. 그 후, 다결정 실리콘막(133b) 및 사이드월 스페이서(133c)를 마스크로 해서 산화실리콘막(149), 질화실리콘막(132) 및 산화실리콘막(131)을 에칭하는 것에 의해, 메모리셀 선택용 MISFET Qt의 소오스영역, 드레인영역의 다른쪽(n형 반도체영역(109))의 상부에 형성된 접속구멍(122)의 상부에 접속구멍(137)을 형성한다. 이와 같이 다결정 실리콘막(133b) 및 사이드월 스페이서(133c)를 마스크로 해서 접속구멍(137)을 형성하므로, 포토링그래피의 최소해상도 이하의 치수로 접속구멍(137)을 가공할 수 있고 비트선도체BL이 노출되어 정보축적용 용량소자C와 단락될 우려가 적다.
다음에, 도 37에 도시한 바와 같이 접속구멍(137)의 내부를 포함하는 다결정 실리콘막(133b) 및 사이드월 스페이서(133c)상에 다결정 실리콘막(133a) 및 산화실리콘막(150)을 퇴적시키고, 포토레지스트막을 마스크로 해서 산화실리콘막(150), 다결정 실리콘막(133a), (133b)를 에칭한다. 그 후, 포토레지스트막을 제거하고 다결정 실리콘막(151)을 퇴적시킨다.
다음에, 도 38에 도시한 바와 같이 다결정 실리콘막(151)을 이방성에칭에 의해 에칭해서 산화실리콘막(149)상의 다결정 실리콘막(151)을 제거한다. 이방성에칭에 의해 에칭되므로 산화실리콘막(1500 및 다결정 실리콘막(133a), (133b)의 측면의 다결정 실리콘막(151)은 남고, 정보축적용 용량소자C의 축적전극(133)이 세워 마련된 측벽을 이루는 다결정 실리콘막(133d)가 형성된다. 또, 웨트에칭에 의해 산화실리콘막(149),(150)을 제거한다. 이와 같이 해서 다결정 실리콘막(133a)~(133d)로 이루어지는 축적전극(133)이 완성된다. 또한, 이 웨트에칭시에는 질화실리콘막(132)가 에칭스토퍼로서 기능한다.
다음에, 도 39에 도시한 바와 같이 축적전극(133)의 상부에 질화실리콘막 및 산화실리콘막의 적층막(134)를 형성하고, 또 그 상부에 다결정 실리콘막(135)를 퇴적시킨다. 그 후, 포토레지스트막(152)를 마스크로 해서 상기 다결정 실리콘막(135) 및 질화실리콘막과 산화실리콘막의 적층막(134)를 에칭하는 것에 의해, 질화실리콘막 및 산화실리콘막의 적층막으로 이루어지는 용량절연막(134) 및 다결정 실리콘막으로 이루어지는 플레이트전극(135)를 형성한다. 이 때, 포토레지스트막(152)를 마스크로 해서 질화실리콘막(132)도 동시에 제거된다. 이와 같이 해서 축적전극(133), 용량절연막(134) 및 플레이트전극(135)로 구성된 정보축적용 용량소자C를 형성한다. 용량절연막(134)로서는 이 밖에 산화탄탈막, BST((Ba, Sr)TiO3) 등의 고유전체재료나 PZT(PbZrXTi1-XO3), PLT(PbLaXTi1-XO3), PLZT, PbTiO3, SrTiO3, BaTiO3, PbZrO3, LiNbO3, Bi4Ti3O12, BaMgF4, Y1계(SrBi2(Nb, Ta)2O9등의 강유전체재료로 구성할 수도 있다. 또, 플레이트전극(135)는 TiN막, W실리사이드/TiN, Ta, Cu, Ag, Pt, Ir, IrO2, Rh, RhO2, Os, OsO2, Ru, RuO2, Re, ReO3, Pd, Au 등의 금속막 또는 도전성 금속산화물막 등으로 구성할 수도 있다
다음에, 도 40에 도시한 바와 같이 정보축적용 용량소자C의 상부에 CVD법에 의해 산화실리콘막(138)을 퇴적시키고, 다음에 그 상부에 SOG막(139)를 스핀 도포하고 또 그 상부에 CVD법에 의해 산화실리콘막(140)을 퇴적시킨 후, 도 41에 도시한 바와 같이 포토레지스트를 마스크로 해서 정보축적용 용량소자C의 플레이트전극(135)의 상부의 절연막(산화실리콘막(140), SOG막(139) 및 산화실리콘막(138))을 에칭하는 것에 의해 접속구멍(142)를 형성한다. 또, 동시에 주변회로부B의 제1레벨 배선도체(130C)의 상부의 절연막(산화실리콘막(140), SOG막(139), 산화실리콘막(138) 및 산화실리콘막(131)을 에칭하는 것에 의해 접속구멍(143)을 형성한다.
또, 접속구멍(142),(143)의 내부에 W의 플러그(144)를 매립한다. 플러그(144)는 산화실리콘막(140)의 상부에 CVD법에 의해 퇴적시킨 W막을 에치백해서 형성한다. 플러그(144)는 TiN막과 W막의 적층막 등으로 구성할 수도 있다.
그 후, 산화실리콘막(140)의 상부에 제2레벨 배선도체(141)을 형성하는 것에 의해, 상기 도 21에 도시한 반도체 집적회로장치가 대략 완성된다. 배선도체(141)은 산화실리콘막(140)의 상부에 스퍼터링법에 의해 TiN막, Al합금막 및 TiN막을 퇴적시킨 후 포토레지스트를 마스크로 한 에칭에 의해 이들 막을 패터닝해서 동시에 형성한다. 배선도체(141)은 TiN막과 Cu막의 적층막 등으로 구성할 수도 있다.
본 실시예의 DRAM 및 그 제조방법에 의하면, 비트선도체BL의 막두께를 얇게 하고 배선도체(130A)~(130E)의 막두께를 두껍게 할 수 있다. 이 결과, 비트선도체BL의 기생용량을 저감하고 배선도체(130A)~(130E)의 저항을 저감할 수 있고, DRAM의 축적전하의 검출감도의 향상 및 주변회로의 고속화를 도모할 수 있다.
또, 본 실시예에서는 비트선도체BL과 배선도체(130A)~(130E)의 막두께가 서로 다른 위치를 경계영역D에 설정하므로, W막(146)의 박막화를 실행하기 위한 포토레지스트막(147)의 포토리도그래피의 얼라인먼트여유를 크게 할 수 있다.
[실시예 8]
도 42 및 도 43은 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도이다.
본 실시예 8의 장치는 실시예 7에서 설명한 장치와 거의 동일한 구성을 갖는 것으로서, 비트선도체BL 및 배선도체(130A)~(130E)를 구성하는 TiN막(153) 및 W막(154)의 막두께가 서로 다른 것이다.
본 실시예 8의 장치의 제조방법을 다음에 설명한다. 우선, 실시예 7에 있어서의 도 29까지의 공정은 마찬가지이다.
다음에, 도 42에 도시한 바와 같이 실시예 7에 있어서의 도 30의 공정과 마찬가지로 TiN막(153) 및 W막(154)를 퇴적시킨다. 여기에서, TiN막(153)은 실시예7에 있어서의 TiN막(145)보다 두껍게 퇴적시킨다. 즉, 메모리셀부A에 있어서의 비트선도체BL의 요구저항값을 확보할 수 있을 정도로 TiN막(153)의 막두께를 조정한다. 또, TiN막(153) 및 W막(154)의 막두께는 주변회로부B에 있어서의 배선도체(130A)~(130E)의 요구저항값을 확보할 수 있을 정도로 퇴적시킨다.
다음에, 도 43에 도시한 바와같이 도 31에 도시된 포토레지스트막(147)과 마찬가지로 배치된 포토레지스트막(155)를 마스크로 해서 W막(154)를 에칭에 의해 레지스트막(155)에 의해 피복되어 있지 않은 부분을 제거한다. 따라서, 주변회로부B의 제1레벨 배선도체는 도 43의 단면도에 있어서 경계영역D내의 임의의 위치에서 주변회로측으로 연장해서 존재하고 있다. 이 에칭시에 에칭은 텅스텐이 에칭되기 쉽고 질화티탄은 에칭되기 어려운 조건에서 실행한다. 이와 같이, 질화티탄이 에칭되기 어려운 조건에서 W막(154)를 에칭하므로, 오버에칭을 실시해도 TiN막(153)은 에칭되지 않아 메모리셀부A의 막두께를 TiN막(153)의 막두께로서 안정하게 형성할 수 있다. 이 때문에, 실시예7과 같이 텅스텐막의 막두께를 시간에 따라 제어해서 조정할 필요가 없다. 이 결과, 공정을 안정하게 할 수 있다.
또한, 이 후의 공정은 실시예7과 마찬가지이므로 설명을 생략한다.
[실시예 9]
도 44 ~ 도 48은 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도이다.
우선, 실시예 7에 있어서의 도 28까지의 공정과 마찬가지로 BPSG막(118)을 형셩하고 그 표면을 평탄화한다. 단, 본 실시예9에서는 도 44에 도시한 바와 같이 실시예7의 BPSG막(118)보다 비트선도체BL과 배선도체M1의 차분 이상 두껍게 형성한다.
다음에, 도 45에 도시한 바와 같이 실시예7과 마찬가지로 다결정 실리콘으로 이루어지는 플러그(120)을 형성한다.
다음에, 도 46에 도시한 바와 같이 기판(101)의 주면의 제1부분에 형성되는 메모리셀부A를 적어도 피복(도면에서는 메모리셀부A와 경계영역D의 일부를 피복)하는 포토레지스트막(156)을 형성하고, 이것을 마스크로 해서 주변회로부B의 BPSG막(118)을 드라이에칭에 의해 이방성에칭을 실행한다. 이 BPSG막(118)의 에칭깊이는 비트선도체BL과 배선도체(130A)~(130E)의 막두께차에 상당하는 치수로 한다.
또한, 포토레지스트막(156)의 가장자리끝은 경계영역D에 설정한다. 이와 같이 경계영역D를 경계로 해서 포토레지스트막(156)을 형성하므로, 마스크의 맞춤여유가 커서 포토리도그래피공정을 용이하게 할 수 있다.
다음에, 도 47에 도시한 바와 같이 실시예7과 마찬가지로 산화실리콘막(119), TiN막(145) 및 W막(146)을 퇴적시키고, 또 도 48에 도시한 바와 같이 W막(146)의 표면을 평탄화한다. 평탄화에는 CMP법을 사용할 수 있다.
그 후, W막(146) 및 TiN막(145)를 패터닝해서 비트선도체BL 및 배선도체(130A)~(130E)를 형성하지만, 실시예7과 마찬가지므로 설명을 생략한다.
본 실시예9에서는 W막(146) 및 TiN막(145)를 패터닝하기 전에 W막(146)의 표면이 평탄화되어 있으므로, W막(146) 및 TiN막(145)의 패터닝을 고정밀도로 실행할 수 있다. 즉, 패터닝시의 포토리도그래피에서의 포커스는 오목볼록형상을 갖는 기판을 기준으로 실행할 필요가 없어 양호한 평탄면을 기준으로 포커스 할 수 있다. 이 결과, 포토리도그래피공정을 안정하게 할 수 있다.
[실시예 10]
도 49 ~ 도 51은 본 발명의 또 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도이다.
도 49에 도시한 바와 같이, 실시예9의 도 46에 있어서의 도시와 마찬가지로 포토레지스트막(156)을 형성한다. 그 후, BPSG막(118)을 에칭하지만, 본 실시예10에서는 드라이에칭이 아니라 웨트에칭을 사용한다. 웨트에칭은 등방성에칭이므로 단차부(157)은 둥그스름한 모양을 띤다. 또한, 에칭의 깊이는 실시예9와 마찬가지로 비트선도체BL과 배선도체(130A)~(130E)의 막두께차에 상당하는 치수로 한다.
다음에, 도 50에 도시한 바와 같이 산화실리콘막(119), TiN막(145) 및 W막(146)을 퇴적시키고, 또 도 51에 도시한 바와 같이 W막(146)의 표면을 평탄화한다. 평탄화에는 CMP법을 사용할 수 있다.
그 후, W막(146) 및 TiN막(145)를 패터닝해서 비트선도체BL 및 배선도체(130A)~(130E)를 형성하지만, 실시예7과 마찬가지이므로 설명을 생략한다.
본 실시예10에 의하면, 실시예9와 마찬가지로 W막(146)의 표면이 평탄하다는 점에서 얻어지는 잇점에 부가해서 단차부(157)이 둥그스름한 모양을 띠고 있으므로 산화실리콘막(119), TiN막(145) 및 W막(146)의 단차피복성이 향상하고 공정의 마진을 증가시켜 안정하게 할 수 있다. 즉, 단차부의 산화실리콘막(119), TiN막(145) 또는 W막(146)에 보이드가 형성될 우려가 없어져 배선도체의 신뢰성이 향상한다.
[실시예 11]
도 52 ~ 도 58은 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도이다.
우선, 실시예10에 있어서의 도 49의 공정과 마찬가지로 BPSG막(118)을 웨트에칭한다. 또한, 에칭의 깊이는 실시예10과 마찬가지로 비트선도체BL과 배선도체(130A)~(130E)와의 막두께차에 상당하는 치수로 한다.
다음에, 도 53에 도시한 바와 같이 질화실리콘막(159) 및 산화실리콘막(160)을 순차 퇴적시키고, 도 54에 도시한 바와 같이 산화실리콘막(160)의 표면을 평탄화한다.
다음에, 도 55에 도시한 바와 같이 비트선도체BL 및 배선도체(130A)~(130E)가 형성되는 영역에 개구를 갖는 포토레지스트막(161)을 형성하고, 도 56에 도시한 바와 같이 포토레지스트막(161)을 마스크로 해서 산화실리콘막(160) 및 질화실리콘막(159)를 에칭한다. 이 에칭시에는 우선 산화실리콘이 에칭되기 쉽고, 질화실리콘이 에칭되기 어려운 조건에서 산화실리콘막(160)을 에칭한다. 이와 같은 조건에서는 질화실리콘막(159)가 에칭되지 않으므로 산화실리콘막(160)의 막두께가 도시한 바와 같이 서로 다르더라도 충분한 오버에칭을 실행하는 것이 가능하고, 질화실리콘막(159)를 따른 형상 즉 메모리셀부A와 주변회로부B의 단차가 존재해도 산화실리콘막(160)을 메모리셀부A에 있어서도 주변회로부B에 있어서도 포토레지스막(161)의 패턴대로 에칭할 수 있다. 산화실리콘막(160)이 에칭된 후 노출되어 있는 질화실리콘막(159)를 에칭한다. 이 경우는 질화실리콘이 에칭되기 쉬운 조건에서 에칭한다. 이와 같은 조건에서는 산화실리콘막도 에칭되지만, 질화실리콘막(159)의 막두께를 충분히 얇게 설정하는 것에 의해 오버에칭의 영향을 작게 할 수 있다.
다음에, 도 57에 도시한 바와 같이 텅스텐막(162)를 퇴적시킨다. 그 후, 텅스텐막(162)를 CMP법에 의해 평탄화함과 동시에 에치백하고, 도 58에 도시한 바와 같이 산화실리콘막(160) 및 질화실리콘막(159)에 형성된 홈내에 텅스텐막(162)를 매립해서 비트선도체BL 및 배선도체(130A)~(130E)를 형성한다.
이 후의 공정은 실시예7과 마찬가지이므로 설명을 생략한다.
본 실시예11에 의하면, 소위 대머신법을 사용해서 비트선도체BL 및 배선도체(130A)~(130E)를 형성할 수 있어 미세한 패터닝이 곤란하게 되는 텅스텐 등의 금속막을 미세하기 가공하는 것이 가능하게 된다. 또, 실시예7 등에서 얻어지는 잇점이 본 실시예11에서도 얻어지는 것은 물론이다.
또한, 산화실리콘막(160) 및 질화실리콘막(159)에 형성된 홈내에 매립하는 금속은 텅스텐에 한정되지 않는다. 구리, 백금, 금 등 고도전율의 재료를 사용하는 것이 가능하다.
[실시예 12]
도 59 ~ 도 66은 본 발명의 또 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도이다.
우선, 실시예7에 있어서의 도 29까지의 공정과 마찬가지로 플러그(120)을 형성하고, 그 후 도 59에 도시한 바와 같이 접속구멍(123)~(130)을 포토레지스트막을 마스크로 해서 개구한다. 또, 실시예7과 마찬가지로 티탄실리사이드층(116)을 형성한 후 질화티탄막 및 텅스텐막을 순차 퇴적시키고, 이 텅스텐막 및 질화티탄막을 에치백하는 것에 의해 접속구멍(123)~(130)내에 질화티탄으로 텅스텐으로 이루어지는 플러그(158)을 형성한다.
다음에, 도 60에 도시한 바와 같이 텅스텐막(163) 및 산화실리콘막(164)를 순차 퇴적시킨 후, 도 61에 도시한 바와 같이 포토레지스트막(165)를 마스크로 해서 산화실리콘막(164)를 에칭한다. 이 때, 포토레지스트막(165)의 가장자리끝은 주변회로부B내의 공유MISFET Qshr상으로 한다. 즉, 포토레지스트막(165)는 기판의 주면의 제1부분에 형성되는 메모리셀부A를 적어도 피복한다(도면에서는 메모리셀부A와 경계영역D와 주변회로부B의 일부를 피복한다). 또한, 공유MISFET Qshr은 도 22에 도시한 바와 같이 교대로 어긋나게 해서 형성되어 있으므로, 포토레지스트막(165)의 가장자리끝의 패턴도 공유MISFET Qshr에 맞춰 지그재그로 형성한다. 도 22에 경계선 가장자리를 II로 나타낸다.
다음에, 도 62에 도시한 바와 같이 텅스텐막(166)을 퇴적시키고, 도 63에 도시한 바와 같이 텅스텐막(166)의 표면을 평탄화한다. 평탄화는 예를 들면 CMP에 의해 실행하고, 산화실리콘막(164)상에 텅스텐막(166)이 남지 않도록 산화실리콘막(164)도 약간 제거한다.
다음에, 텅스텐막(163),(166)이 제거되어야 할 영역에 개구를 갖는 포토레지스트막(167)을 도 64에 도시한 바와 같이 형성한다.
다음에, 도 65에 도시한 바와 같이 포토레지스트막(167)을 마스크로 해서 산화실리콘막(164)를 에칭하고, 그 후 도 66에 도시한 바와 같이 포토레지스트막(167)을 마스크로 해서 텅스텐막(163),(166)을 에칭한다. 이것에 의해, 비트선도체BL 및 배선도체(130A)~(130E)를 형성한다. 이후의 공정은 실시예7과 마찬가지으므로 설명을 생략한다.
본 실시예12에 의하면, 실시예7에서 설명한 효과에 부가해서 비트선도체BL을 텅스텐막(163)으로 구성하므로 그 막두께의 제어성을 향상시킬 수 있다. 즉, 본 실시예12에서는 막두께가 얇은 영역인 비트선도체BL을 텅스텐막의 에칭 등에 의한 박막화의 수단을 사용하지 않고 텅스텐막(163)의 퇴적만에 의해 형성하고 있다. 박막의 퇴적은 일반적으로 제어성이 높고, 따라서 비트선도체BL의 막두께의 균일성을 향상시켜 DRAM의 성능을 향상시킬 수 있다. 센스앰프의 정밀도는 그 센스앰프를 사이에 둔 비트선도체간의 균형에 크게 의존하므로, 비트선도체의 막두께를 균일화하고 그 기생용량 및 저항값의 균일성을 향상시키는 것은 센스앰프의 감도를 향상시키고 DRAM의 성능을 향상시킬 수 있다.
또한, 텅스텐막(163),(166)의 에칭시에는 메모리셀부A에서의 텅스텐막이 얇게 되어 있으므로, 도시한 바와 같이 메모리셀부A에서 오버에칭이 발생한다. 그러나, BPSG막(118)의 막두께를 미리 두껍게 하는 것에 의해 이 문제는 회피할 수 있다.
또, 본 실시예12에서는 포토레지스트막(165)의 경계를 공유MISFET Qshr 상으로 했으므로, 텅스텐막(163),(166)의 막두께가 변화하는 위치(도 65에 있어서의 G부)에서의 패터닝불량이 발생해도 이와 같은 패터닝불량부를 제거하므로 상기 문제는 현재화(顯在化)될 우려가 없다.
[실시예 13]
도 67 ~ 도 69는 본 발명의 다른 실시예에 의한 DRAM을 포함하는 반도체 집적회로장치의 제조방법을 공정순으로 도시한 단면도이다.
우선, 실시예12에 있어서의 도 59의 공정과 마찬가지로 접속구멍(123)~(130), 티탄실리사이드층(116)을 형성하고 접속구멍(123)~(130)내에 텅스텐 플러그(158)을 형성한다.
그 후, 텅스텐막(168)을 퇴적시킨 후 도 67에 도시한 바와 같이 포토레지스트막(167)을 마스크로 해서 텅스텐막(168)을 패터닝한다. 텅스텐막(168)의 막두께는 비트선도체BL의 막두께와 동일하게 되도록 한다.
다음에, 도 68에 도시한 바와 같이 기판(101)의 주면의 제1부분에 형성되는 메모리셀부A의 텅스텐막(168)을 적어도 피복하도록(도면에서는 메모리셀부A와 경계영역D의 일부를 피복하도록) 산화실리콘막(169)를 형성한다. 산화실리콘막(169)는 반도체기판(101)의 전면으로의 산화실리콘막의 퇴적과 패터닝에 의해 형성한다.
다음에, 도 69에 도시한 바와 같이 텅스텐막의 선택CVD법에 의해 노출된 텅스텐막(168)의 표면에 선택적으로 텅스텐막(170)을 퇴적시킨다. 이것에 의해, 텅스텐막(168)과 선택CVD법에 의한 텅스텐막(170)으로 이루어지는 배선도체(130A)~(130E)가 형성된다. 또한, 비트선도체BL은 텅스텐막(168)에 의해 형성되어 있다. 이 후의 공정은 실시예7과 마찬가지이므로 설명을 생략한다.
본 실시예13에 의하면, 선택CVD법을 사용해서 주변회로부B의 배선도체를 후막화하므로 공정을 간략화 할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 상기 실시예에서는 비트선도체 및 제1레벨 배선도체를 구성하는 도전막으로 W막을 사용했지만, 그 밖의 도전막 예를 들면 알루미늄합금막, 구리막 등을 사용해도 좋다.
또, 실시예7~10에서는 배선도체(130A)~(130E)와 반도체기판(101)의 접속은 플러그를 사용하지 않고 배선도체를 구성하는 질화티탄막 및 텅스텐막에 의해 직접 접속되는 예를 설명했지만, 실시예11~13과 마찬가지로 질화티탄막을 배리어층으로 한 텅스텐 플러그를 사용해도 좋다.
또, 배선도체(130A)~(130E)와 반도체기판(101)을 접속하는 플러그는 질화티탄막을 배리어층으로 한 텅스텐 플러그에 한정되지 않고, 질화티탄막 또는 스퍼터텅스텐막을 접착층으로 한 블랭킷CVD법에 의한 텅스텐 플러그라도 좋다.
또, 상기 실시예에서는 비트선도체BL과 반도체기판(101)의 접속에는 다결정 실리콘막으로 이루어지는 플러그의 예를 설명했지만, 도 70에 도시한 바와 같이 비트선도체BL을 구성하는 질화티탄막 및 텅스텐막에 의해 직접 접속되는 것이라도 좋다. 또, 질화티탄막을 배리어층으로 한 텅스텐 플러그 또는 질화티탄막 또는 스퍼터텅스텝을 접착층으로 한 블랭킷CVD법에 의한 텅스텐 플러그라도 좋다.
또, 상기 실시예에서는 정보축적용 용량소자C의 축적전극(하부전극)이 다결정 실리콘막으로 이루어지는 플러그를 거쳐 반도체기판(101)과 접속되는 예를 설명했지만, 도 71에 도시한 바와 같이 플러그를 거치지 않고 하부전극을 구성하는 다결정 실리콘의 일부에 의해 직접 반도체기판(101)에 접속되는 것이라도 좋다.
상기한 실시예에서 명확한 바와 같이, 비트선도체와 주변회로에 있어서의 제1레벨 배선도체가 동일 레벨로 형성되는 반도체 집적회로장치에 있어서, 비트선도체의 기생용량을 저감함과 동시에 주변회로의 배선도체의 저항을 저감할 수 있다.
또, 기생용량이 낮은 비트선도체 및 주변회로부의 저저항의 배선도체를 동일과정에 있어서 형성할 수 있다.
메모리셀부와 주변회로부의 센스앰프를 선택적으로 접속하는 MISFET상을 경계로 해서, 비트선도체와 배선도체의 막두께가 서로 다른 경우에는 비트선도체 및 배선도체의 패터닝시에 이와 같은 막두께가 다른 부분에서의 패터닝 정밀도가 저하할 우려가 있지만, 상기 MISFET상에서는 비트선도체 및 배선도체를 구성하는 도전막이 에칭에 의해 제거되므로 상기한 패터닝정밀도의 저하는 현재화하지 않는다는 장점이 있다. 또, 주변회로부와 메모리셀부의 경계영역을 경계로 해서, 비트선도체와 배선도체의 막두께가 다른 경우에는 비트선도체 및 배선도체의 패터닝시에 사용하는 마스크의 위치맞춤 정밀도를 높게 할 필요가 없다. 이 때문에, 가공마진을 크게 해서 공정의 부하를 저감할 수 있다.
상술한 배선도체가 제1도전막과 제1도전막에 의해 에칭선택비를 갖는 제2도전막의 적층막으로 이루어지고 비트선이 제1도전막으로 이루어지는 것이라도 좋다.
이와 같은 반도체 집적회로장치에 의하면, 도전막의 박막화시에 제1도전막을 제2도전막의 에칭스토퍼로서 기능시키는 것이 가능하다. 이 결과, 도전막의 박막화를 용이하게 해서 가공마진을 증가시킬 수 있다.
또한, 제1도전막으로서 질화티탄막을 포함하는 단층막 또는 적층막을, 제2도전막으로서 텅스텐막을 예시할 수 있다.
상기의 비트선도체를 텅세튼막으로 하고, 상술한 배선도체를 텅스텐막 및 텅스텐막의 표면에 형성된 텅스텐 선택CVD 성장막으로 할 수 있다.
이와 같은 반도체 집적회로장치에 의하면, 텅스텐의 선택CVD성장에 의해 용이하게 배선도체부분의 텅스텐의 막두께 및 폭을 크게 할 수 있어 배선도체의 저항값을 저감할 수 있다.
비트선도체와 반도체기판을 접속하는 접속구멍에는 다결정 실리콘 또는 금속으로 이루어지는 플러그가 형성되어 있어도 좋다. 또, 메모리셀을 구성하는 MISFET 및 정보축적용 용량소자를 접속하는 접속구멍에는 다결정 실리콘으로 이루어지는 플러그가 형성되어 있어도 좋고, 접속구멍에는 플러그가 형성되어 있지 않고 정보축적용 용량소자의 하부전극이 직접 반도체기판의 주면에 접속되어도 좋다.
상기 실시예1 및 실시예7에 의하면, 메모리셀부에 위치하는 도전막을 에치백에 의해 박막화하므로, 메모리셀부에 위치하는 도전막이 가공되어 형성되는 비트선도체의 막두께를 주변회로부에 위치하는 도전막이 가공되어 형성되는 배선도체의 막두께보다 작게 할 수 있다. 즉, 동일 레벨의 도전막에 의해 구성된 얇은 비트선도체와 주변회로부에 있어서의 두꺼운 배선도체를 동일 공정에 있어서 형성할 수 있다.
또한, 상기 도전막을 절연막상에 질화티탄막, 텅스텐막의 순으로 퇴적시킨 적층막으로 하고, 상기 도전막을 질화티탄막이 에칭되기 어려운 조건에서 실행하는 텅스텐막의 에칭에 의해, 메모리셀부에 위치하는 텅스텐막의 제거에 의해서 박막화할 수 있다. 이와 같은 경우에는 텅스텐막의 에칭시에 오버에칭을 실행해도 질화티탄막이 과도하게 에칭되는 일 없어 안정하게 도전막의 박막화를 실행할 수 있다.
상기 실시예 2, 3, 9, 10, 11에 의하면, 주변회로부의 절연막을 에칭한 후에 도전막을 퇴적시키고 이것을 평탄화하므로, 메모리셀부에 위치하는 도전막이 가공되어 형성되는 비트선도체의 막두께를 주변회로부에 위치하는 도전막이 가공되어 형성되는 배선도체의 막두께보다 작게 할 수 있다. 즉, 동일 도전막에 의해 구성된 얇은 비트선도체와 주변회로부에 있어서의 두꺼운 배선도체를 동일 공정에 있어서 형성할 수 있다.
또, 비트선도체 및 배선도체를 패터닝하기 전의 도전막은 평탄화되어 있으므로, 비트선도체 및 배선도체를 패터닝할 때의 포토레지스트 마스크의 작성을 고정밀도로 실행하는 것 즉 포토레지스트 마스크의 하지단차의 존재에 의한 포커스 어긋남 등의 발생을 억제할 수 있다.
또한, 절연막의 에칭은 드라이에칭법 또는 웨트에칭법에 의해 실행할 수 있다. 웨트에칭법의 경우에는 도전막의 막두께가 서로 다른 영역의 단차를 완화해서 그 후의 도전막의 평탄화공정 또는 비트선도체 및 배선도체의 패터닝공정에 있어서 프로세스마진을 증가시키고 공정을 안정화할 수 있다.
상기 실시예4에 의하면, 메모리셀부에 위치하는 제2절연막의 두께가 비트선도체의 두께와 거의 동일하게 되도록, 또 주변회로부에 위치하는 제2절연막의 두께가 주변회로부의 배선도체의 두께와 거의 동일하게 되도록, 상기 제2절연막을 가공하고 제2절연막을 에칭해서 홈을 형성한 후 반도체기판상에 도전막을 퇴적시키고 이 도전막을 가공해서 상기 홈내에 비트선도체 및 주변회로부에 있어서의 배선도체를 형성하므로, 비트선도체와 배선도체의 막두께를 서로 다르게 하는 것 즉 비트선도체의 막두께를 얇게 하고 배선도체의 막두께를 두껍게 하는 것이 가능하며, 동일 도전재료에 의해 구성된 얇은 비트선도체와 주변회로부에 있어서의 두꺼운 배선도체를 동일 공정에 있어서 형성할 수 있다.
이 경우, 메모리셀부에 형성된 포토레지스트막을 마스크로 해서 메모리셀부에 위치하는 제1절연막의 정상면과 주변회로부에 위치하는 제1절연막의 정상면과의 차가 비트선도체의 두께와 주변회로부에 있어서의 배선도체의 두께와의 차와 거의 동일하게 되도록 주변회로부에 위치하는 제1절연막을 드라이에칭법 또는 웨트에칭법에 의해 에치백할 수 있다.
상기 실시예5, 6, 12에 의하면, 동일 레벨의 도전막에 의해 구성된 얇은 비트선도체와 주변회로부에 있어서의 두꺼운 배선도체를 동일 공정에 있어서 형성할 수 있다.
또한, 메모리셀부의 주변회로부에 인접하는 영역(경계영역)에 배치되는 비트선도체는 제1도전막과 제2도전막의 적층막에 의해 구성되는 것으로 해도 좋다.
또, 상술한 반도체 집적회로장치의 제조방법에 있어서, 메모리셀부 또는 주변회로부에 형성되는 포토레지스트막의 가장자리끝은 주변회로부와 메모리셀부를 분리하는 MISFET의 상부 또는 주변회로부와 메모리셀부의 경계영역에 형성할 수 있다.
메모리셀부와 주변회로부의 센스앰프를 선택적으로 접속하는 MISFET상을 경계로 해서 비트선도체와 배선도체의 막두께가 서로 다르게 되어 있는 경우에는 비트선도체 및 배선도체의 패터닝시에 이와 같은 막두께의 상이부분에서 패터닝정밀도가 저하할 우려가 있지만, 상기 MISFET상에서는 비트선도체 및 배선도체를 구성하는 도전막이 에칭에 의해 제거되므로, 상기 패터닝정밀도의 저하는 현재화되지 않는다는 장점이 있다. 또, 주변회로부와 메모리셀부의 경계영역을 경계로 해서 비트선도체와 배선도체의 막두께가 서로 다르게 되어 있는 경우에는 상기 포토레지스트막을 형성하기 위한 노광마스크의 위치맞춤 정밀도를 높게 할 필요가 없다. 이 때문에, 가공마진을 크게 해서 공정의 부하를 저감할 수 있다.

Claims (34)

  1. 주면을 갖는 반도체기판, 그 반도체기판의 주면의 제1부분에 형성되고 여러개의 메모리셀을 포함하는 메모리셀부, 상기 반도체기판의 주면의 제2부분에 형성되고 여러개의 회로소자와 그 회로소자에 전기적으로 접속된 배선도체를 포함하는 주변회로부 및 상기 반도체기판의 주면의 위쪽에 형성되고 상기 메모리셀과 상기 주변회로부의 회로소자 사이에서 정보를 송수신하기 위해 상기 메모리셀과 상기 주변회로부의 회로소자를 상호 접속하도록 상기 반도체기판의 주면의 위쪽에 있어서 연장해서 존재하는 여러개의 비트선도체를 갖고,
    상기 주변회로부의 배선도체는 상기 비트선도체와 실질적으로 동일 레벨에 있고 또한 동일 재료로 이루어지는 도전막을 포함하고,
    상기 비트선도체의 막두께는 전체로서 상기 배선도체의 막두께보다 작은 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서,
    상기 반도체기판의 주면의 위쪽에 형성된 절연막을 더 갖고,
    상기 비트선도체 및 상기 배선도체는 그 절연막상에 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제2항에 있어서,
    상기 절연막의 표면은 실질적으로 평탄한 것을 특징으로 하는 반도체 집적회로장치.
  4. 제2항에 있어서,
    상기 절연막의 표면은 상기 반도체기판의 주면의 제1부분과 제2부분 사이의 위쪽에 있어서 계단형상의 단차를 갖고 있는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제2항에 있어서,
    상기 절연막의 표면은 상기 반도체기판의 주면의 제1부분과 제2부분 사이의 위쪽에 있어서 사면형상의 단차를 갖고 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제1항~제5항 중 어느 한 항에 있어서,
    상기 주변회로부는 주변회로부와 상기 메모리셀부를 선택적으로 전기적으로 접속하기 위해 상기 셀어레이부에 대향하는 주변회로부의 부분에 마련된 스위칭회로를 포함하고, 상기 작은 막두께의 비트선도체는 상기 메모리셀부에서 상기 스위칭회로의 위쪽의 위치까지 연장해서 종단하고, 상기 큰 두께의 도전막은 상기 스위칭회로의 위쪽의 위치에 있어서 상기 비트선도체와는 분리되어 마련되고, 상기 주변회로부의 회로소자에 접속되도록 상기 반도체기판의 주면의 제2부분 위쪽으로 연장해서 존재하는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제1항~제5항 중 어느 한 항에 있어서,
    상기 작은 막두께의 비트선도체는 상기 반도체기판의 주면의 제1부분과 제2부분 사이의 위쪽의 제1위치까지 연장해서 존재하고, 상기 큰 두께의 도전막은 상기 반도체기판의 주면의 제1부분과 제2부분 사이의 위쪽의 제2위치에 있어서 상기 비트선도체와는 분리되어 마련되고, 상기 주변회로부의 회로소자에 접속되도록 상기 반도체기판의 주면의 위쪽으로 연장해서 존재하는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제1항~제7항중 어느 한 항에 있어서,
    상기 주변회로부에 있어서의 배선도체의 도전막은 제1도전층과 이 제1도전층에 대해 선택비를 갖는 제2도전층의 적층구조로 되어 있고, 상기 비트선도체는 상기 제1도전층과 동일 재료로 이루어져 있는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제8항에 있어서,
    상기 제1도전층은 질화티탄막을 포함하는 단층 또는 적층이고, 상기 제2도전층은 텅스텐층인 것을 특징으로 하는 반도체 집적회로장치.
  10. 제8항에 있어서,
    상기 비트선도체 및 상기 도전막의 제1도전층은 텅스텐, 구리 또는 알루미늄합금으로 이루어져 있는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제1항에 있어서,
    상기 주변회로부에 있어서의 배선도체의 도전막은 제1도전막과 그 위에 형성된 제2도체막의 적층막이고, 상기 비트선도체는 상기 제1도전막과 동일 재료로 이루어지고 동일 막두께의 제3도전막과 상기 제2도전막과 동일 재료로 이루어지고 제2도전막보다 막두께가 작은 제4도전막의 적층막인 것을 특징으로 하는 반도체 집적회로장치.
  12. 제1항~제7항 중 어느 한 항에 있어서,
    상기 비트선도체는 텅스텐막을 포함하고, 상기 주변회로부에 있어서의 배선도체의 도전막은 텅스텐막 및 이 텅스텐막상에 형성된 다른 도전막인 것을 특징으로 하는 반도체 집적회로장치.
  13. 제1항에 있어서,
    상기 비트선도체는 다결정 실리콘 또는 금속으로 이루어지는 플러그가 충전된 접속구멍을 거쳐 상기 반도체기판에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  14. 제1항~제9항 또는 제12항 중 어느 한 항에 있어서,
    상기 비트선도체는 비트선도체의 일부가 충전된 접속구멍을 거쳐 상기 반도체기판에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제1항~제9항 또는 제11항~제14항 중 어느 한 항에 있어서,
    상기 메모리셀의 각각은 상기 반도체기판의 주면의 제1부분내에 형성된 확산층을 갖는 셀선택용 MISFET 및 상기 반도체기판의 주면의 제1부분의 위쪽에 형성된 정보축적용 용량소자를 구비하고, 상기 정보축적용 용량소자는 다결정 실리콘으로 이루어지는 플러그가 충전된 접속구멍을 거쳐 상기 셀선택용 MISFET의 확산층에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제1항~제9항 또는 제11항~제14항 중 어느 한 항에 있어서,
    상기 메모리셀의 각각은 상기 반도체기판의 주면의 제1부분내에 형성된 확산층을 갖는 셀선택용 MISFET 및 상기 반도체기판의 주면의 제1부분의 위쪽에 형성된 정보축적용 용량소자를 구비하고, 상기 정보축적용 용량소자는 그 정보축적용 용량소자의 전극과 동일 재료가 충전된 접속구멍을 거쳐 상기 셀선택용 MISFET의 확산층에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  17. (a) 주면을 구비하는 반도체기판을 준비하는 공정,
    (b) 상기 반도체기판의 주면의 제1부분에 메모리셀부의 회로소자를 형성하고, 상기 반도체기판의 주면의 제2부분에 주변회로부의 회로소자를 형성하는 공정,
    (c) 상기 메모리셀부 및 주변회로부의 회로소자와 상기 반도체기판의 주면을 피복하는 평탄한 표면을 구비하는 절연막을 형성하는 공정,
    (d) 상기 절연막을 관통해서 상기 반도체기판의 주면에 도달하는 접속구멍을 형성하는 공정,
    (e) 상기 절연막상에 상기 접속구멍을 거쳐 상기 메모리셀부 및 주변회로부의 회로소자에 전기적으로 접속하도록 해서 도체막을 형성하는 공정,
    (f) 상기 반도체기판의 주면의 적어도 제1부분의 위쪽에 위치하는 상기 도체막의 부분을 얇게 하고, 그것에 의해 그 도체막의 얇게 한 부분과 나머지 부분의 경계에 계단이 만들어지도록 하는 공정 및
    (g) 상기 도체막을 얇게 한 부분이 비트선을 구성하고, 나머지 부분이 상기 주변회로부에 있어서의 배선도체를 구성하도록 상기 도체막을 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  18. 제17항에 있어서,
    상기 도체막은 상기 절연막상에 형성된 질화티탄층과 이 질화티탄층상에 형성된 텅스텐층의 적층막이고,
    상기 공정(f)는 상기 반도체기판의 적어도 제1부분의 위쪽에 위치하는 상기 텅스텐층을 박막화하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  19. 제17항에 있어서,
    상기 도체막은 상기 절연막상에 형성된 질화티탄층과 이 질화티탄층상에 형성된 텅스텐층의 적층막이고,
    상기 공정(f)는 상기 질화티탄층이 에칭되기 어려운 조건에서 상기 반도체기판의 주면의 적어도 제1부분의 위쪽에 위치하는 상기 텅스텐층의 부분을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  20. (a) 주면을 구비하는 반도체기판을 준비하는 공정,
    (b) 상기 반도체기판의 주면의 제1부분에 메모리셀부의 회로소자를 형성하고, 상기 반도체기판의 주면의 제2부분에 주변회로부의 회로소자를 형성하는 공정,
    (c) 상기 메모리셀부 및 주변회로부의 회로소자 및 상기 반도체기판의 주면을 피복하는 평탄한 표면을 구비하는 절연막을 형성하는 공정,
    (d) 상기 절연막의 상기 반도체기판의 주면의 제2부분의 위쪽에 위치하는 부분을 얇게 하고, 그것에 의해 그 절연막의 얇게 한 부분과 나머지 부분의 경계에 단차가 말들어지도록 상기 절연막을 에치백하는 공정,
    (e) 상기 절연막을 관통해서 상기 반도체기판의 주면에 도달하는 접속구멍을 형성하는 공정,
    (f) 상기 절연막상에 상기 접속구멍을 거쳐 상기 메모리셀부 및 주변회로부의 회로소자에 전기적으로 접속하도록 해서 도체막을 형성하는 공정,
    (g) 상기 도체막의 표면을 평탄하게 하고자 하는 것에 의해 상기 반도체기판의 주면의 제1부분의 위쪽에는 비교적 작은 막두께의 도체막부분이, 또 상기 반도체기판의 주면의 제2부분의 위쪽에는 비교적 큰 막두께의 도체막부분이 형성되도록 하는 공정 및
    (h) 상기 비교적 작은 막두께의 도체막부분이 비트선을 구성하고, 상기 비교적 큰 막두께의 도체막부분이 상기 주변회로부에 있어서의 배선도체를 구성하도록 상기 도체막을 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  21. 제20항에 있어서,
    상기 공정(d)는 상기 절연막을 드라이에칭에 의해 에치백하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  22. 제20항에 있어서,
    상기 공정(d)는 상기 절연막을 웨트에칭에 의해 에치백하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  23. (a) 주면을 구비하는 반도체기판을 준비하는 공정,
    (b) 상기 반도체기판의 주면의 제1부분에 메모리셀부의 회로소자를 형성하고, 상기 반도체기판의 주면의 제2부분에 주변회로부의 회로소자를 형성하는 공정,
    (c) 상기 메모리셀부 및 주변회로부의 회로소자와 상기 반도체기판의 주면을 피복하는 제1절연막을 형성하는 공정,
    (d) 상기 절연막을 관통해서 상기 반도체기판의 주면에 도달하는 접속구멍을 형성하는 공정,
    (e) 상기 제1절연막상에 제2절연막을 형성하는 공정,
    (f) 상기 제2절연막의 상기 반도체기판의 주면의 적어도 제1부분의 위쪽에 위치하는 부분이 제1두께를 갖도록, 또 제2절연막의 상기 반도체기판의 주면의 적어도 제2부분의 위쪽에 위치하는 부분이 상기 제1두께보다 큰 제2두께를 갖도록 상기 제2절연막을 가공하는 공정,
    (g) 상기 가공된 제2절연막에서 상기 제1두께 및 제2두께를 갖는 부분을 제거해서 상기 제1 및 제2두께에 상당하는 깊이를 갖는 제1 및 제2홈부를 형성하는 공정,
    (h) 상기 제1 및 제2홈부를 갖는 제2절연막상에 상기 접속구멍을 거쳐 상기 메모리셀부 및 주변회로부의 회로소자에 전기적으로 접속하도록 해서 도체막을 형성하는 공정 및
    (i) 상기 반도체기판의 주면의 제1부분의 위쪽에는 비트선으로서 작용하는 비교적 작은 막두께의 도체막부분이, 또 상기 반도체기판의 주면의 제2부분의 위쪽에는 상기 주변회로부의 배선도체로서 작용하는 비교적 큰 막두께의 도체막부분이 상호 분리되어 형성되도록 상기 도체막을 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  24. 제23항에 있어서,
    상기 공정(c)에 있어서 형성되는 제1절연막은 평탄한 표면을 구비하는 절연막이고, 상기 공정(f)에 있어서 가공되는 상기 제2절연막은 상기 제1절연막의 상기 반도체기판의 주면의 제2부분의 위쪽에 위치하는 부분을 미리 정해진 깊이분만큼 제거하고 그 위에 형성된 상기 제2절연막의 표면을 평탄화해서 얻어진 절연막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  25. (a) 주면을 구비하는 반도체기판을 준비하는 공정,
    (b) 상기 반도체기판의 주면의 제1부분에 메모리셀부의 회로소자를 형성하고, 상기 반도체기판의 주면의 제2부분에 주변회로부의 회로소자를 형성하는 공정,
    (c) 상기 메모리셀부 및 주변회로부의 회로소자와 상기 반도체기판의 주면을 피복하는 평탄한 표면을 구비하는 제1절연막을 형성하는 공정,
    (d) 상기 절연막을 관통해서 상기 반도체기판의 주면에 도달하는 접속구멍을 형성하는 공정,
    (e) 상기 제1절연막상에 상기 접속구멍을 거쳐 상기 메모리셀부 및 주변회로부의 회로소자에 전기적으로 접속하도록 해서 제1도전막을 형성하고, 이 제1도전막상에 제2절연막을 형성하는 공정,
    (f) 상기 제2절연막의 상기 반도체기판의 주면의 적어도 제2부분의 위쪽에 위치하는 부분을 제거하고 상기 제1도전막을 부분적으로 노출시키는 공정,
    (g) 상기 제2절연막 및 상기 노출된 제1도전막상에 제2도전막을 형성하는 공정,
    (h) 상기 제2도전막의 상기 반도체기판의 주면의 제2부분의 위쪽에 위치하는 부분의 두께 및 상기 제2절연막의 상기 반도체기판의 주면의 적어도 제1부분의 위쪽에 위치하는 부분의 두께가 미리 정해진 값으로 되도록, 상기 제2도전막 표면 및 상기 제2절연막의 표면을 평탄화하는 공정 및
    (i) 상기 반도체기판의 주면의 적어도 제1부분의 위쪽에는 비트선으로서 작용하는 상기 제1도전막으로 이루어지는 비교적 작은 막두께의 도체막부분이 형성되고, 또 상기 반도체기판의 주면의 제2부분의 위쪽에는 상기 주변회로부의 배선도체로서 작용하는 상기 제1 및 제2도전막으로 이루어지는 비교적 큰 막두께의 도체막부분이 형성되도록 상기 제1 및 제2도전막을 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  26. 제25항에 있어서,
    상기 비트선의 상기 주변회로부에 대향하는 부분이 상기 제1도체막 및 제2도체막으로 이루어지도록 상기 제1 및 제2도체막을 가공하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  27. 제17항~제26항 중 어느 한 항에 있어서,
    상기 주변회로부는 주변회로부와 상기 메모리셀부를 선택적으로 전기적으로 접속하기 위해 상기 셀어레이부에 대향하는 주변회로부의 부분에 마련된 스위칭회로를 포함하고,
    상기 공정(f)에 있어서 제거되는 상기 제2절연막의 부분은 상기 스위칭회로의 위쪽의 위치보다 주변회로부측인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  28. 제17항~제26항 중 어느 한 항에 있어서,
    상기 공정(f)에 있어서 제거되는 상기 제2절연막의 부분은 상기 반도체기판의 주면의 제1부분과 제2부분 사이의 위쪽보다 주변회로부측인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  29. 제17항~제28항 중 어느 한 항에 있어서,
    상기 공정(d)에 있어서 형성된 상기 제1절연막을 관통해서 상기 반도체기판의 주면에 도달하는 접속구멍내에 매립도전막이 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  30. 제17항~제28항 중 어느 한 항에 있어서,
    상기 공정(d)에 있어서 형성된 상기 절연막을 관통해서 상기 반도체기판의 주면에 도달하는 접속구멍내에 매립도전막이 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  31. 제17항~제28항 중 어느 한 항에 있어서,
    상기 공정(e)에 있어서 형성된 상기 절연막을 관통해서 상기 반도체기판의 주면에 도달하는 접속구멍내에 매립도전막이 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  32. 제17항~제28항 중 어느 한 항에 있어서,
    상기 공정(d)에 있어서 형성된 상기 절연막을 관통해서 상기 반도체기판의 주면에 도달하는 접속구멍내에 매립도전막이 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  33. (a) 주면을 구비하는 반도체기판을 준비하는 공정,
    (b) 상기 반도체기판의 주면의 제1부분에 메모리셀부의 회로소자를 형성하고, 상기 반도체기판의 주면의 제2부분에 주변회로부의 회로소자를 형성하는 공정,
    (c) 상기 메모리셀부 및 주변회로부의 회로소자와 상기 반도체기판의 주면을 피복하는 평탄한 표면을 구비하는 제1절연막을 형성하는 공정,
    (d) 상기 절연막을 관통해서 상기 반도체기판의 주면에 도달하는 접속구멍을 형성하는 공정,
    (e) 상기 제1절연막상에 상기 접속구멍을 거쳐 상기 메모리셀부 및 주변회로부의 회로소자에 전기적으로 접속하도록 해서 제1도전막을 형성하는 공정,
    (f) 상기 제1도전막의 상기 기판의 주면의 적어도 제1부분의 위쪽에 위치하는 부분을 피복하는 제2절연막을 형성하는 공정,
    (g) 상기 제1도전막의 상기 제2절연막에 의해 피복되어 있지 않은 부분상에 제2도전막을 형성하는 공정 및
    (h) 상기 반도체기판의 주면의 적어도 제1부분의 위쪽에는 비트선으로서 작용하는 상기 제1도전막으로 이루어지는 비교적 작은 막두께의 도체막부분이 형성되고, 또 상기 반도체기판의 주면의 제2부분의 위쪽에는 상기 주변회로부의 배선도체로서 작용하는 상기 제1 및 제2도전막으로 이루어지는 비교적 큰 막두께의 도체막부분이 형성되도록 상기 제1 및 제2도전막을 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  34. 주면을 갖는 반도체기판, 이 반도체기판의 주면의 제1부분에 형성되고 여러개의 메모리셀을 포함하는 메모리셀부, 상기 반도체기판의 주면의 제2부분에 형성되고 여러개의 회로소자와 그 회로소자에 전기적으로 접속된 배선도체를 포함하는 주변회로부 및 상기 반도체기판의 주면의 위쪽에 형성되고 상기 메모리셀과 상기 주변회로부의 회로소자 사이에서 정보를 송수신하기 위해 상기 메모리셀과 상기 주변회로부의 회로소자를 상호 접속하도록 상기 반도체기판의 주면의 위쪽으로 연장해서 존재하는 여러개의 비트선도체를 갖고,
    상기 주변회로부의 배선도체는 상기 비트선도체와 실질적으로 동일 레벨에 있고 또한 동일 재료로 이루어지는 도전막을 포함하고,
    상기 비트선도체간의 용량을 저감하고 또한 상기 주변회로부에 있어서의 배선도체의 저항을 저감하므로, 상기 비트선도체의 막두께가 상기 비트선도체와 실질적으로 동일 레벨에 있고 또한 동일 재료로 이루어지는 배선도체의 막두께보다 작은 것을 특징으로 하는 반도체 집적회로장치.
KR1019970059460A 1996-11-14 1997-11-12 반도체집적회로장치및그제조방법 KR100706123B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP30282196 1996-11-14
JP96-302821 1996-11-14
JP97-283419 1997-10-16
JP28341997A JP3869089B2 (ja) 1996-11-14 1997-10-16 半導体集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
KR19980042326A true KR19980042326A (ko) 1998-08-17
KR100706123B1 KR100706123B1 (ko) 2008-12-19

Family

ID=26555034

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970059460A KR100706123B1 (ko) 1996-11-14 1997-11-12 반도체집적회로장치및그제조방법

Country Status (4)

Country Link
US (4) US6037207A (ko)
JP (1) JP3869089B2 (ko)
KR (1) KR100706123B1 (ko)
TW (1) TW406398B (ko)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW468273B (en) * 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same
US5910880A (en) 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
US6528888B2 (en) * 1997-11-14 2003-03-04 Texas Instruments Incorporated Integrated circuit and method
US6329681B1 (en) * 1997-12-18 2001-12-11 Yoshitaka Nakamura Semiconductor integrated circuit device and method of manufacturing the same
US6191443B1 (en) 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
JP3515363B2 (ja) 1998-03-24 2004-04-05 株式会社東芝 半導体装置の製造方法
US6730559B2 (en) * 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
US6156638A (en) * 1998-04-10 2000-12-05 Micron Technology, Inc. Integrated circuitry and method of restricting diffusion from one material to another
JP2000036574A (ja) * 1998-07-17 2000-02-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100347400B1 (ko) * 1998-11-27 2002-08-03 닛뽕덴끼 가부시끼가이샤 반도체 장치의 제조 방법
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6124199A (en) * 1999-04-28 2000-09-26 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
JP2001118999A (ja) * 1999-10-15 2001-04-27 Hitachi Ltd ダイナミック型ｒａｍと半導体装置
JP3645463B2 (ja) 2000-01-21 2005-05-11 株式会社日立製作所 半導体集積回路装置
US7005695B1 (en) * 2000-02-23 2006-02-28 Micron Technology, Inc. Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
JP2001244436A (ja) * 2000-03-01 2001-09-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100333058B1 (ko) * 2000-03-09 2002-04-22 윤종용 반도체 메모리 장치의 캐패시터 하부전극 제조 방법 및 그구조
US7184290B1 (en) 2000-06-28 2007-02-27 Marvell International Ltd. Logic process DRAM
US6947324B1 (en) 2000-06-28 2005-09-20 Marvell International Ltd. Logic process DRAM
US6570781B1 (en) 2000-06-28 2003-05-27 Marvell International Ltd. Logic process DRAM
JP3953715B2 (ja) 2000-07-31 2007-08-08 富士通株式会社 半導体装置及びその製造方法
JP2002050705A (ja) * 2000-08-01 2002-02-15 Fujitsu Ltd 半導体記憶装置及びその製造方法
US6461963B1 (en) * 2000-08-30 2002-10-08 Micron Technology, Inc. Utilization of disappearing silicon hard mask for fabrication of semiconductor structures
US6440845B1 (en) * 2000-10-05 2002-08-27 United Microelectronics Corp. Method of fabricating interconnect of capacitor
JP4053232B2 (ja) * 2000-11-20 2008-02-27 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100388682B1 (ko) * 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
US6355563B1 (en) * 2001-03-05 2002-03-12 Chartered Semiconductor Manufacturing Ltd. Versatile copper-wiring layout design with low-k dielectric integration
US6461959B1 (en) * 2001-06-21 2002-10-08 United Microelectronics Corp. Method of fabrication of a contact plug in an embedded memory
CN1316601C (zh) * 2002-01-28 2007-05-16 旺宏电子股份有限公司 非挥发性内存的制造方法
JP4340040B2 (ja) * 2002-03-28 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US6815820B2 (en) * 2002-05-09 2004-11-09 Freescale Semiconductor, Inc. Method for forming a semiconductor interconnect with multiple thickness
US6624460B1 (en) * 2002-08-15 2003-09-23 Macronix International Co., Ltd. Memory device with low resistance buried bit lines
CN100362646C (zh) * 2002-12-27 2008-01-16 富士通株式会社 半导体装置、dram集成电路装置及其制造方法
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
KR100568425B1 (ko) * 2003-06-30 2006-04-05 주식회사 하이닉스반도체 플래시 소자의 비트라인 형성 방법
JP4602904B2 (ja) * 2003-08-29 2010-12-22 富士通セミコンダクター株式会社 半導体装置
KR100587669B1 (ko) * 2003-10-29 2006-06-08 삼성전자주식회사 반도체 장치에서의 저항 소자 형성방법.
KR101031459B1 (ko) 2003-12-24 2011-04-26 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100615085B1 (ko) * 2004-01-12 2006-08-22 삼성전자주식회사 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들
US7279379B2 (en) * 2004-04-26 2007-10-09 Micron Technology, Inc. Methods of forming memory arrays; and methods of forming contacts to bitlines
KR100621628B1 (ko) * 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
JP4560814B2 (ja) * 2004-06-17 2010-10-13 エルピーダメモリ株式会社 半導体装置の製造方法
US20050287793A1 (en) * 2004-06-29 2005-12-29 Micron Technology, Inc. Diffusion barrier process for routing polysilicon contacts to a metallization layer
JP4860219B2 (ja) * 2005-02-14 2012-01-25 東京エレクトロン株式会社 基板の処理方法、電子デバイスの製造方法及びプログラム
KR100784074B1 (ko) * 2005-07-07 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 비트 라인 형성 방법
JP5529365B2 (ja) * 2007-02-01 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその製造方法
WO2009057225A1 (ja) * 2007-11-02 2009-05-07 Fujitsu Microelectronics Limited 半導体装置とその製造方法
JP2010050311A (ja) 2008-08-22 2010-03-04 Elpida Memory Inc 半導体装置及びその製造方法
US8129270B1 (en) * 2008-12-10 2012-03-06 Novellus Systems, Inc. Method for depositing tungsten film having low resistivity, low roughness and high reflectivity
JP2009246374A (ja) * 2009-06-04 2009-10-22 Renesas Technology Corp 半導体装置
US9548228B2 (en) 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9034768B2 (en) 2010-07-09 2015-05-19 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US8860223B1 (en) * 2010-07-15 2014-10-14 Micron Technology, Inc. Resistive random access memory
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US10381266B2 (en) 2012-03-27 2019-08-13 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
CN110004429B (zh) 2012-03-27 2021-08-31 诺发***公司 钨特征填充
KR102084954B1 (ko) 2013-05-02 2020-03-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9082826B2 (en) 2013-05-24 2015-07-14 Lam Research Corporation Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features
US9349637B2 (en) 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US9748137B2 (en) 2014-08-21 2017-08-29 Lam Research Corporation Method for void-free cobalt gap fill
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US10170320B2 (en) 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
US10541243B2 (en) * 2015-11-19 2020-01-21 Samsung Electronics Co., Ltd. Semiconductor device including a gate electrode and a conductive structure
US10672708B2 (en) 2015-11-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Standard-cell layout structure with horn power and smart metal cut
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
US10211099B2 (en) 2016-12-19 2019-02-19 Lam Research Corporation Chamber conditioning for remote plasma process
SG11202106002VA (en) 2018-12-05 2021-07-29 Lam Res Corp Void free low stress fill
USD982375S1 (en) 2019-06-06 2023-04-04 Sharkninja Operating Llc Food preparation device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5235199A (en) * 1988-03-25 1993-08-10 Kabushiki Kaisha Toshiba Semiconductor memory with pad electrode and bit line under stacked capacitor
US5286998A (en) * 1989-05-31 1994-02-15 Fujitsu Limited Semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
US5135993A (en) * 1990-09-11 1992-08-04 Dow Corning Corporation High modulus silicones as toughening agents for epoxy resins
JPH0834304B2 (ja) * 1990-09-20 1996-03-29 富士通株式会社 半導体装置およびその製造方法
KR930009132B1 (ko) * 1991-04-24 1993-09-23 삼성전자 주식회사 초고집적 반도체 메모리장치의 제조방법
US5369048A (en) * 1993-08-26 1994-11-29 United Microelectronics Corporation Stack capacitor DRAM cell with buried bit-line and method of manufacture
KR100307602B1 (ko) * 1993-08-30 2001-12-15 가나이 쓰도무 반도체집적회로장치및그제조방법
JPH07122654A (ja) * 1993-08-30 1995-05-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5380676A (en) * 1994-05-23 1995-01-10 United Microelectronics Corporation Method of manufacturing a high density ROM
TW377495B (en) * 1996-10-04 1999-12-21 Hitachi Ltd Method of manufacturing semiconductor memory cells and the same apparatus

Also Published As

Publication number Publication date
US6696337B2 (en) 2004-02-24
US20020155662A1 (en) 2002-10-24
US6037207A (en) 2000-03-14
KR100706123B1 (ko) 2008-12-19
TW406398B (en) 2000-09-21
JP3869089B2 (ja) 2007-01-17
US6168985B1 (en) 2001-01-02
JPH10200075A (ja) 1998-07-31
US6417045B1 (en) 2002-07-09

Similar Documents

Publication Publication Date Title
KR100706123B1 (ko) 반도체집적회로장치및그제조방법
US6635918B1 (en) Semiconductor integrated circuit device and method for manufacturing the same
KR100375428B1 (ko) 반도체기억장치 및 그 제조방법
US7361552B2 (en) Semiconductor integrated circuit including a DRAM and an analog circuit
JP3701469B2 (ja) 半導体集積回路装置の製造方法
KR100216275B1 (ko) 반도체 기억장치 및 그 제조방법
JPH11186518A (ja) 半導体集積回路装置およびその製造方法
JP2003031684A (ja) 半導体集積回路装置およびその製造方法
KR19990068074A (ko) 반도체 집적회로 장치 및 그 제조방법
KR20010087207A (ko) 반도체 집적 회로 장치와 그 제조 방법
US6762445B2 (en) DRAM memory cell with dummy lower electrode for connection between upper electrode and upper layer interconnect
JPH1140765A (ja) 半導体記憶装置及びその製造方法
US20020053694A1 (en) Method of forming a memory cell with self-aligned contacts
US6784474B2 (en) Semiconductor memory device and method for fabricating the same
JP3645463B2 (ja) 半導体集積回路装置
JPH10163452A (ja) 半導体記憶装置及びその製造方法
US6352890B1 (en) Method of forming a memory cell with self-aligned contacts
JP2000243931A (ja) 半導体装置及びその製造方法
JP4215711B2 (ja) 半導体集積回路装置およびその製造方法
JPH1079480A (ja) 半導体集積回路装置の製造方法
JPH0878640A (ja) 半導体記憶装置及びその製造方法
JP2005252289A (ja) 半導体集積回路装置の製造方法および半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120322

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 11

EXPY Expiration of term