JP2000243931A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】凸状の蓄積電極と、この蓄積電極の表面を覆う
ように形成されたキャパシタ絶縁膜と、このキャパシタ
絶縁膜上に形成された蓄積電極とを含むスタック型のキ
ャパシタセルにおいて、蓄積電極の上端部の鋭角なコー
ナーでの電界集中を抑制する。 【解決手段】凸状の蓄積電極と、この蓄積電極の表面を
覆うように形成されたキャパシタ絶縁膜と、このキャパ
シタ絶縁膜上に形成された蓄積電極とを含むスタック型
のキャパシタセルを具備する半導体装置において、前記
蓄積電極の蓄積表面と前記キャパシタ絶縁膜との間に、
該キャパシタ絶縁膜と異なる絶縁体材料から構成された
蓄積電極キャップ膜が形成されている。
ように形成されたキャパシタ絶縁膜と、このキャパシタ
絶縁膜上に形成された蓄積電極とを含むスタック型のキ
ャパシタセルにおいて、蓄積電極の上端部の鋭角なコー
ナーでの電界集中を抑制する。 【解決手段】凸状の蓄積電極と、この蓄積電極の表面を
覆うように形成されたキャパシタ絶縁膜と、このキャパ
シタ絶縁膜上に形成された蓄積電極とを含むスタック型
のキャパシタセルを具備する半導体装置において、前記
蓄積電極の蓄積表面と前記キャパシタ絶縁膜との間に、
該キャパシタ絶縁膜と異なる絶縁体材料から構成された
蓄積電極キャップ膜が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、凸状の下部電極を
覆うようにキャパシタ絶縁膜及び上部電極が積層された
構造のキャパシタを有する半導体装置及びその製造方法
に関する。
覆うようにキャパシタ絶縁膜及び上部電極が積層された
構造のキャパシタを有する半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴
い、最小加工寸法の微細化と共にメモリセル面積の微細
化は進む一方である。それにつれて、メモリセルにおけ
るキャパシタ面積は非常に小さくなってきている。メモ
リセル面積が小さくなるとキャパシタ容量（蓄積容量Ｃ
ｓ）も小さくなってしまうが、キャパシタ容量はセンス
感度、ソフトエラー、回路ノイズ等の点から一定値以上
の値が必要である。これを解決する方法として、キャパ
シタを３次元的に形成して小さなセル面積でキャパシタ
表面積をできるだけ大きくしてキャパシタ容量を稼ぐ方
法と、キャパシタ絶縁膜に誘電率が高い絶縁膜（いわゆ
る高誘電体膜）を用いる方法との二つの方法が検討され
ている。
い、最小加工寸法の微細化と共にメモリセル面積の微細
化は進む一方である。それにつれて、メモリセルにおけ
るキャパシタ面積は非常に小さくなってきている。メモ
リセル面積が小さくなるとキャパシタ容量（蓄積容量Ｃ
ｓ）も小さくなってしまうが、キャパシタ容量はセンス
感度、ソフトエラー、回路ノイズ等の点から一定値以上
の値が必要である。これを解決する方法として、キャパ
シタを３次元的に形成して小さなセル面積でキャパシタ
表面積をできるだけ大きくしてキャパシタ容量を稼ぐ方
法と、キャパシタ絶縁膜に誘電率が高い絶縁膜（いわゆ
る高誘電体膜）を用いる方法との二つの方法が検討され
ている。
【０００３】０．１５μｍ以下のデザインルールの世代
（５１２ＭビットＤＲＡＭ世代相当以降）になってくる
と、複雑な３次元形状をした蓄積（ＳＮ：Storage Nod
e）電極の加工は、微細な加工を必要するのでだんだん
と難しくなってきている。そこで、キャパシタ容量を稼
ぐ方法として、キャパシタの３次元化を図ると共に、キ
ャパシタ絶縁膜に誘電率の高い絶縁膜を用いることが非
常に重要になってきている。
（５１２ＭビットＤＲＡＭ世代相当以降）になってくる
と、複雑な３次元形状をした蓄積（ＳＮ：Storage Nod
e）電極の加工は、微細な加工を必要するのでだんだん
と難しくなってきている。そこで、キャパシタ容量を稼
ぐ方法として、キャパシタの３次元化を図ると共に、キ
ャパシタ絶縁膜に誘電率の高い絶縁膜を用いることが非
常に重要になってきている。
【０００４】誘電率が高い絶縁膜として代表的なものに
（Ｂａ，Ｓｒ）ＴｉＯ3 （以下ＢＳＴ膜）がある。ＢＳ
Ｔ膜を用いる場合、蓄積電極にはＢＳＴ膜の成膜途中で
酸素雰囲気を用いるので工程途中で酸化されても導電性
を示すＲｕ膜（ＲｕＯ2 膜は導電性）、又はＲｕＯ2 膜
／Ｒｕ膜の積層膜を用いる検討が行われている（１９９
５年IDEM Technical Digest, S.Yamamichi等、p.119-p.
122）。
（Ｂａ，Ｓｒ）ＴｉＯ3 （以下ＢＳＴ膜）がある。ＢＳ
Ｔ膜を用いる場合、蓄積電極にはＢＳＴ膜の成膜途中で
酸素雰囲気を用いるので工程途中で酸化されても導電性
を示すＲｕ膜（ＲｕＯ2 膜は導電性）、又はＲｕＯ2 膜
／Ｒｕ膜の積層膜を用いる検討が行われている（１９９
５年IDEM Technical Digest, S.Yamamichi等、p.119-p.
122）。
【０００５】ＲｕＯ2 膜／Ｒｕ膜の積層膜を蓄積電極と
したスタック型ＤＲＡＭのキャパシタ構造の構成につい
て図１９を用いて説明する。先ず、ｐ型Ｓｉ基板１１上
に素子分離領域１２を形成した後、トランジスタのゲー
ト酸化膜１３、メモリセル部ではワード線となるゲート
電極１４、ゲートキャップ層１５，ソース／ドレイン拡
散層１６，シリコン窒化膜１７を形成し、第１の層間絶
縁膜１９１を堆積して平坦化した後、蓄積電極コンタク
トとビット線コンタクトの領域にポリシリコンプラグ２
０ａ、２０ｂを埋め込み形成し、その後、第２の層間絶
縁膜１９２を介してビット線２６を形成する。その後さ
らに第３の層間絶縁膜１９３を堆積した後、表面の平坦
化、ＳＮコンタクトホールの開口を行い、ｎ- 型ポリシ
リコンプラグ１９４を埋込形成する。そして、蓄積電極
材を成膜した後、レジスト膜を用いた通常のリソグラフ
ィ法とＲＩＥ法を用いて電極材のパターニングを行い、
蓄積電極２７を形成する。レジスト膜を除去した後にＢ
ＳＴ膜などの高誘電率体からなるキャパシタ絶縁膜２９
を成膜し、さらにプレート電極３０を形成する。
したスタック型ＤＲＡＭのキャパシタ構造の構成につい
て図１９を用いて説明する。先ず、ｐ型Ｓｉ基板１１上
に素子分離領域１２を形成した後、トランジスタのゲー
ト酸化膜１３、メモリセル部ではワード線となるゲート
電極１４、ゲートキャップ層１５，ソース／ドレイン拡
散層１６，シリコン窒化膜１７を形成し、第１の層間絶
縁膜１９１を堆積して平坦化した後、蓄積電極コンタク
トとビット線コンタクトの領域にポリシリコンプラグ２
０ａ、２０ｂを埋め込み形成し、その後、第２の層間絶
縁膜１９２を介してビット線２６を形成する。その後さ
らに第３の層間絶縁膜１９３を堆積した後、表面の平坦
化、ＳＮコンタクトホールの開口を行い、ｎ- 型ポリシ
リコンプラグ１９４を埋込形成する。そして、蓄積電極
材を成膜した後、レジスト膜を用いた通常のリソグラフ
ィ法とＲＩＥ法を用いて電極材のパターニングを行い、
蓄積電極２７を形成する。レジスト膜を除去した後にＢ
ＳＴ膜などの高誘電率体からなるキャパシタ絶縁膜２９
を成膜し、さらにプレート電極３０を形成する。
【０００６】蓄積電極は電極材に対してＲＩＥを行うこ
とにより形成されるため、蓄積電極の側面はダメージを
受けると共に、その表面形態は悪くなってしまってい
る。ＢＳＴは下地の蓄積電極の結晶状態を引き継いで成
長するために、ＢＳＴ膜の結晶性の成長に影響を与え、
ＢＳＴ膜の誘電率の低下の原因やＢＳＴの結晶に歪みが
入り非常にリーク電流の大きなＢＳＴ膜となり、ＢＳＴ
膜の薄膜化に対する制限要因となっている。
とにより形成されるため、蓄積電極の側面はダメージを
受けると共に、その表面形態は悪くなってしまってい
る。ＢＳＴは下地の蓄積電極の結晶状態を引き継いで成
長するために、ＢＳＴ膜の結晶性の成長に影響を与え、
ＢＳＴ膜の誘電率の低下の原因やＢＳＴの結晶に歪みが
入り非常にリーク電流の大きなＢＳＴ膜となり、ＢＳＴ
膜の薄膜化に対する制限要因となっている。
【０００７】また、蓄積電極は、層間絶縁膜の表面から
成長しているため、主に縦方向に柱状結晶構造を持つ事
になり主要なキャパシタを概成する蓄積電極の側面では
蓄積電極の結晶の向きはＢＳＴ膜に対して主に９０度異
なる向きになる。
成長しているため、主に縦方向に柱状結晶構造を持つ事
になり主要なキャパシタを概成する蓄積電極の側面では
蓄積電極の結晶の向きはＢＳＴ膜に対して主に９０度異
なる向きになる。
【０００８】また、このような蓄積電極構造において
は、蓄積電極の上部コーナーが鋭角となり、コーナー部
における電界集中により、キャパシタ絶縁膜のリーク電
流が増大する問題がある。
は、蓄積電極の上部コーナーが鋭角となり、コーナー部
における電界集中により、キャパシタ絶縁膜のリーク電
流が増大する問題がある。
【０００９】また、図２０に示すように、Ｓｉ基板１１
上に形成された凸状のＴＥＯＳ膜２０１に沿って形成さ
れたＳｒＲｕＯ3 電極（蓄積電極に相当）２０２の上部
コーナーにおいて、ＢＳＴ膜２０３の結晶の配向性が大
きく変化し、結晶に歪みが入り非常にリーク電流の大き
なキャパシタ絶縁膜となり、キャパシタ絶縁膜の薄膜化
を阻害する制限要因となっている。
上に形成された凸状のＴＥＯＳ膜２０１に沿って形成さ
れたＳｒＲｕＯ3 電極（蓄積電極に相当）２０２の上部
コーナーにおいて、ＢＳＴ膜２０３の結晶の配向性が大
きく変化し、結晶に歪みが入り非常にリーク電流の大き
なキャパシタ絶縁膜となり、キャパシタ絶縁膜の薄膜化
を阻害する制限要因となっている。
【００１０】
【発明が解決しようとする課題】上述したように、蓄積
電極の表面形態が悪いため、キャパシタ誘電体膜の結晶
に歪みが入り非常にリーク電流の大きなキャパシタ絶縁
膜となり、キャパシタ絶縁膜の薄膜化を阻害する制限要
因となっているという問題があった。
電極の表面形態が悪いため、キャパシタ誘電体膜の結晶
に歪みが入り非常にリーク電流の大きなキャパシタ絶縁
膜となり、キャパシタ絶縁膜の薄膜化を阻害する制限要
因となっているという問題があった。
【００１１】スタック型のキャパシタでは下部電極のコ
ーナー部において、電界集中が生じることによって、リ
ーク電流が増大するという問題があった。
ーナー部において、電界集中が生じることによって、リ
ーク電流が増大するという問題があった。
【００１２】また、下部電極のコーナー部において、キ
ャパシタ絶縁膜の配向性が大きく変化することによって
結晶に歪みが生じるために、キャパシタ絶縁膜の薄膜化
を阻害し、キャパシタ容量の増大を阻害していた。
ャパシタ絶縁膜の配向性が大きく変化することによって
結晶に歪みが生じるために、キャパシタ絶縁膜の薄膜化
を阻害し、キャパシタ容量の増大を阻害していた。
【００１３】本発明の目的は、リーク電流の抑制を図
り、キャパシタ絶縁膜のリーク電流の低減を図り、キャ
パシタ容量の増大を図り得る半導体装置及びその製造方
法を提供することにある。
り、キャパシタ絶縁膜のリーク電流の低減を図り、キャ
パシタ容量の増大を図り得る半導体装置及びその製造方
法を提供することにある。
【００１４】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【００１５】（１）本発明（請求項１）の半導体装置
は、半導体基板上に形成された凸状の下部電極と、この
下部電極の表面を覆うように形成されたキャパシタ絶縁
膜と、このキャパシタ絶縁膜上に形成された上部電極と
を含むキャパシタセルを具備する半導体装置において、
前記下部電極の上面の少なくとも端部と前記キャパシタ
絶縁膜との間に、絶縁体材料から構成された少なくとも
１層のキャップ膜が形成されていることを特徴とする。
は、半導体基板上に形成された凸状の下部電極と、この
下部電極の表面を覆うように形成されたキャパシタ絶縁
膜と、このキャパシタ絶縁膜上に形成された上部電極と
を含むキャパシタセルを具備する半導体装置において、
前記下部電極の上面の少なくとも端部と前記キャパシタ
絶縁膜との間に、絶縁体材料から構成された少なくとも
１層のキャップ膜が形成されていることを特徴とする。
【００１６】本発明の好ましい実施態様を以下に記す。
【００１７】キャップ膜とキャパシタ絶縁膜とは異なる
絶縁材料で構成されている。
絶縁材料で構成されている。
【００１８】前記下部電極の側面と前記キャップ膜の側
面とが連続的に形成されている。 （２）本発明（請求項３）の半導体装置は、半導体基板
上に形成された凸状の下部電極と、この下部電極の表面
を覆うように形成されたキャパシタ絶縁膜と、このキャ
パシタ絶縁膜上に形成された上部電極とを含むキャパシ
タセルを具備する半導体装置において、前記下部電極を
構成する結晶は、互いに隣接する結晶粒の粒界が該電極
の側面に対して垂直に形成されていることを特徴とす
る。
面とが連続的に形成されている。 （２）本発明（請求項３）の半導体装置は、半導体基板
上に形成された凸状の下部電極と、この下部電極の表面
を覆うように形成されたキャパシタ絶縁膜と、このキャ
パシタ絶縁膜上に形成された上部電極とを含むキャパシ
タセルを具備する半導体装置において、前記下部電極を
構成する結晶は、互いに隣接する結晶粒の粒界が該電極
の側面に対して垂直に形成されていることを特徴とす
る。
【００１９】本発明の好ましい実施態様を以下に記す。
前記互いに隣接する結晶粒の粒界が該電極の側面に対し
て垂直に形成されている結晶は、前記下部電極側面を構
成すること。
前記互いに隣接する結晶粒の粒界が該電極の側面に対し
て垂直に形成されている結晶は、前記下部電極側面を構
成すること。
【００２０】前記下部電極の側面の結晶粒の粒界の方向
と前記キャパシタ絶縁膜の結晶粒の粒界の方向との少な
くとも一部が同じであること。 上記二つの発明の好ま
しい実施態様を以下に記す。前記キャパシタセルの下部
電極の側面の下部端部は、絶縁膜に覆われていること。
前記下部電極の上部表面に形成された前記キャパシ
タ絶縁膜の膜厚は、前記下部電極の側面に形成された該
キャパシタ絶縁膜の膜厚より厚く形成されていること。
と前記キャパシタ絶縁膜の結晶粒の粒界の方向との少な
くとも一部が同じであること。 上記二つの発明の好ま
しい実施態様を以下に記す。前記キャパシタセルの下部
電極の側面の下部端部は、絶縁膜に覆われていること。
前記下部電極の上部表面に形成された前記キャパシ
タ絶縁膜の膜厚は、前記下部電極の側面に形成された該
キャパシタ絶縁膜の膜厚より厚く形成されていること。
【００２１】前記キャパシタセルの下部電極は、ＤＲＡ
Ｍのメモリセルのトランジスタのソース／ドレイン領域
に電気的に接続され、該キャパシタセルはＤＲＡＭのメ
モリセルを構成する。前記キャパシタ絶縁膜は、（Ｂ
ａ，Ｓｒ）ＴｉＯ3 やＳｒＴｉＯ3 から構成されている
こと。
Ｍのメモリセルのトランジスタのソース／ドレイン領域
に電気的に接続され、該キャパシタセルはＤＲＡＭのメ
モリセルを構成する。前記キャパシタ絶縁膜は、（Ｂ
ａ，Ｓｒ）ＴｉＯ3 やＳｒＴｉＯ3 から構成されている
こと。
【００２２】（３）本発明（請求項１０）の半導体装置
の製造方法は、半導体基板上に、表面の一部にプラグ電
極が露出する層間絶縁膜を形成する工程と、前記層間絶
縁膜上に、前記プラグ電極に接続し、上面のみに絶縁体
からなる少なくとも１層のキャップ膜が形成された凸状
の下部電極を形成する工程と、前記下部電極の側面及び
前記キャップ膜の表面を覆うキャパシタ絶縁膜を形成す
る工程と、前記キャパシタ絶縁膜上に上部電極を形成す
る工程とを含むことを特徴とする。
の製造方法は、半導体基板上に、表面の一部にプラグ電
極が露出する層間絶縁膜を形成する工程と、前記層間絶
縁膜上に、前記プラグ電極に接続し、上面のみに絶縁体
からなる少なくとも１層のキャップ膜が形成された凸状
の下部電極を形成する工程と、前記下部電極の側面及び
前記キャップ膜の表面を覆うキャパシタ絶縁膜を形成す
る工程と、前記キャパシタ絶縁膜上に上部電極を形成す
る工程とを含むことを特徴とする。
【００２３】（４）本発明（請求項１１）の半導体装置
の製造方法は、半導体基板上に、表面の一部にプラグ電
極が露出する層間絶縁膜を形成する工程と、前記層間絶
縁膜上に絶縁膜を形成する工程と、前記絶縁膜に、前記
プラグ電極が露出する開口部を形成する工程と、前記開
口部に下部電極を埋め込み形成する工程と、前記下部電
極の表面をほぼ均一に除去し、側面が前記絶縁膜，且つ
底面が該電極である凹部を形成する工程と、前記凹部に
絶縁体からなる少なくとも１層のキャップ膜を埋め込み
形成する工程と、前記絶縁膜を除去し、凸状の前記下部
電極及びキャップ膜の積層構造を露出させる工程と、前
記下部電極及びキャップ膜の表面を覆うキャパシタ絶縁
膜を形成する工程と、前記キャパシタ絶縁膜上に上部電
極を形成する工程とを含むことを特徴とする。
の製造方法は、半導体基板上に、表面の一部にプラグ電
極が露出する層間絶縁膜を形成する工程と、前記層間絶
縁膜上に絶縁膜を形成する工程と、前記絶縁膜に、前記
プラグ電極が露出する開口部を形成する工程と、前記開
口部に下部電極を埋め込み形成する工程と、前記下部電
極の表面をほぼ均一に除去し、側面が前記絶縁膜，且つ
底面が該電極である凹部を形成する工程と、前記凹部に
絶縁体からなる少なくとも１層のキャップ膜を埋め込み
形成する工程と、前記絶縁膜を除去し、凸状の前記下部
電極及びキャップ膜の積層構造を露出させる工程と、前
記下部電極及びキャップ膜の表面を覆うキャパシタ絶縁
膜を形成する工程と、前記キャパシタ絶縁膜上に上部電
極を形成する工程とを含むことを特徴とする。
【００２４】（５）本発明（請求項１２）の半導体装置
の製造方法は、半導体基板上に、表面の一部にプラグ電
極が露出する層間絶縁膜を形成する工程と、前記層間絶
縁膜上に下部電極、及び絶縁体からなる少なくとも１層
のキャップ膜を順次積層する工程と、前記プラグ電極を
含む領域の前記キャップ膜上に選択的にマスクパターン
を形成する工程と、前記マスクパターンをマスクに前記
下部電極及びキャップ膜を選択的にエッチングして前記
層間絶縁膜を露出させると共に、前記下部電極及びキャ
ップ膜の積層構造を凸状に成形する工程と、前記下部電
極及びキャップ膜の表面を覆うキャパシタ絶縁膜を形成
する工程と、前記キャパシタ絶縁膜上に上部電極を形成
する工程とを含むことを特徴とする。
の製造方法は、半導体基板上に、表面の一部にプラグ電
極が露出する層間絶縁膜を形成する工程と、前記層間絶
縁膜上に下部電極、及び絶縁体からなる少なくとも１層
のキャップ膜を順次積層する工程と、前記プラグ電極を
含む領域の前記キャップ膜上に選択的にマスクパターン
を形成する工程と、前記マスクパターンをマスクに前記
下部電極及びキャップ膜を選択的にエッチングして前記
層間絶縁膜を露出させると共に、前記下部電極及びキャ
ップ膜の積層構造を凸状に成形する工程と、前記下部電
極及びキャップ膜の表面を覆うキャパシタ絶縁膜を形成
する工程と、前記キャパシタ絶縁膜上に上部電極を形成
する工程とを含むことを特徴とする。
【００２５】（６）本発明（請求項１３）の半導体装置
の製造方法は、半導体基板上に、表面の一部にプラグ電
極が露出するホールを有するマスク層を形成する工程
と、前記マスク層のホール内に下部電極を埋込形成する
工程と、前記下部電極の表面を覆うキャパシタ絶縁膜を
形成する工程と、前記キャパシタ絶縁膜上に上部電極を
形成する工程とを含むことを特徴とする。
の製造方法は、半導体基板上に、表面の一部にプラグ電
極が露出するホールを有するマスク層を形成する工程
と、前記マスク層のホール内に下部電極を埋込形成する
工程と、前記下部電極の表面を覆うキャパシタ絶縁膜を
形成する工程と、前記キャパシタ絶縁膜上に上部電極を
形成する工程とを含むことを特徴とする。
【００２６】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００２７】下部電極の上部表面上には絶縁体からなる
キャップ膜が形成されていることによって、下部電極の
上端部においては鋭角なコーナー部が存在しなくなるの
で、電界集中が生じず、リーク電流が増大するというこ
とがない。
キャップ膜が形成されていることによって、下部電極の
上端部においては鋭角なコーナー部が存在しなくなるの
で、電界集中が生じず、リーク電流が増大するというこ
とがない。
【００２８】また、下部電極の側部では、キャパシタ絶
縁膜の配向性が大きく変化することがないので、キャパ
絶縁膜の薄膜化をすることができ、キャパシタ容量の増
大を図ることができる。
縁膜の配向性が大きく変化することがないので、キャパ
絶縁膜の薄膜化をすることができ、キャパシタ容量の増
大を図ることができる。
【００２９】下部電極の側面におけるキャパシタ誘電体
膜（ＢＳＴ膜）の結晶性を向上できるのでキャパシタ誘
電体膜の誘電率を安定して形成でき、その結果キャパシ
タ容量を安定して向上できる。
膜（ＢＳＴ膜）の結晶性を向上できるのでキャパシタ誘
電体膜の誘電率を安定して形成でき、その結果キャパシ
タ容量を安定して向上できる。
【００３０】下部電極の上部平面はキャパシタ誘電体膜
の配向性が側面に比べて劣るが、下部電極上部の面積は
側面に比べて小さく、また、誘電体膜をＣＶＤ法を用い
て形成すると側面に比べて厚膜に成膜する事によりリー
ク電流の増加等を防止できるので下部電極の上部平面の
影響を小さく出来る。
の配向性が側面に比べて劣るが、下部電極上部の面積は
側面に比べて小さく、また、誘電体膜をＣＶＤ法を用い
て形成すると側面に比べて厚膜に成膜する事によりリー
ク電流の増加等を防止できるので下部電極の上部平面の
影響を小さく出来る。
【００３１】下部電極の側面底部において金属膜の結晶
配向性が乱れる領域は絶縁膜を形成してキャパシタとし
て用いない事により、下部電極側面のＢＳＴキャパシタ
誘電体膜の特性（リーク電流、比誘電率等）均一性が向
上しＤＲＡＭ素子としての歩留まりが向上する。
配向性が乱れる領域は絶縁膜を形成してキャパシタとし
て用いない事により、下部電極側面のＢＳＴキャパシタ
誘電体膜の特性（リーク電流、比誘電率等）均一性が向
上しＤＲＡＭ素子としての歩留まりが向上する。
【００３２】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００３３】［第１の実施形態］図１は、本発明の第１
の実施形態に係わるスタック型ＤＲＡＭのメモリセルの
概略構成を示す図である。なお、図１（ａ）はＤＲＡＭ
の平面図、同図（ｂ）Ａ−Ａ’部の断面図である。
の実施形態に係わるスタック型ＤＲＡＭのメモリセルの
概略構成を示す図である。なお、図１（ａ）はＤＲＡＭ
の平面図、同図（ｂ）Ａ−Ａ’部の断面図である。
【００３４】図１に示すように、例えばｐ型のＳｉ基板
１１の表面に、溝に絶縁膜が埋め込み形成された素子分
離領域１２が設けられている。素子分離領域１２上、又
はＳｉ基板１１上のゲート酸化膜１３を介して、ポリシ
リコン膜１４ａ及びＷＳｉ2膜１４ｂが積層されたゲー
ト電極（ワード線）１４が形成されている。本実施形態
では、抵抗を小さくするために、いわゆるポリサイド構
造の多層膜からなるゲート電極の例を述べているが他の
構造、例えば単純なポリシリコン層のみやポリシリコン
層とＷ膜を用いた積層構造でも良い。
１１の表面に、溝に絶縁膜が埋め込み形成された素子分
離領域１２が設けられている。素子分離領域１２上、又
はＳｉ基板１１上のゲート酸化膜１３を介して、ポリシ
リコン膜１４ａ及びＷＳｉ2膜１４ｂが積層されたゲー
ト電極（ワード線）１４が形成されている。本実施形態
では、抵抗を小さくするために、いわゆるポリサイド構
造の多層膜からなるゲート電極の例を述べているが他の
構造、例えば単純なポリシリコン層のみやポリシリコン
層とＷ膜を用いた積層構造でも良い。
【００３５】ゲート電極１４上にシリコン窒化膜からな
るゲートキャップ層１５が形成されている。素子領域の
Ｓｉ基板１１の表面に、ゲート電極１４を挟むように、
ソース／ドレイン拡散層１６が形成されている。ゲート
電極１４及びゲートキャップ層１５の積層構造の側部に
シリコン窒化膜１７が形成されている。隣接するシリコ
ン窒化膜１７と図示されていない第１のＢＰＳＧ膜とか
ら側壁が構成されたコンタクトホール１９にポリシリコ
ンからなるポリシリコンコンタクト２０（ＳＮコンタク
ト２０ａ，ＢＬコンタクト２０ｂ）が埋め込み形成され
ている。なお、ゲートキャップ層１５，ポリシリコンコ
ンタクト２０及び図示されていない第１のＢＰＳＧ膜の
表面は平坦化され、高さが同一である。
るゲートキャップ層１５が形成されている。素子領域の
Ｓｉ基板１１の表面に、ゲート電極１４を挟むように、
ソース／ドレイン拡散層１６が形成されている。ゲート
電極１４及びゲートキャップ層１５の積層構造の側部に
シリコン窒化膜１７が形成されている。隣接するシリコ
ン窒化膜１７と図示されていない第１のＢＰＳＧ膜とか
ら側壁が構成されたコンタクトホール１９にポリシリコ
ンからなるポリシリコンコンタクト２０（ＳＮコンタク
ト２０ａ，ＢＬコンタクト２０ｂ）が埋め込み形成され
ている。なお、ゲートキャップ層１５，ポリシリコンコ
ンタクト２０及び図示されていない第１のＢＰＳＧ膜の
表面は平坦化され、高さが同一である。
【００３６】全面に第２及び第３の層間絶縁膜となる第
２のＢＰＳＧ膜２１及びＴＥＯＳ酸化膜２２が順次積層
されている。第２のＢＰＳＧ膜２１及びＴＥＯＳ酸化膜
２２に形成された溝に、ＢＬコンタクトプラグ２５を介
してＢＬコンタクト２０ｂに接続するビット線２６が形
成されている。なお、以下では第２のＢＰＳＧ膜２１及
びＴＥＯＳ酸化膜２２が積層された構造をまとめて層間
絶縁膜２１，２２と称する。
２のＢＰＳＧ膜２１及びＴＥＯＳ酸化膜２２が順次積層
されている。第２のＢＰＳＧ膜２１及びＴＥＯＳ酸化膜
２２に形成された溝に、ＢＬコンタクトプラグ２５を介
してＢＬコンタクト２０ｂに接続するビット線２６が形
成されている。なお、以下では第２のＢＰＳＧ膜２１及
びＴＥＯＳ酸化膜２２が積層された構造をまとめて層間
絶縁膜２１，２２と称する。
【００３７】層間絶縁膜２１，２２に形成され、ＳＮコ
ンタクト２０ａに接続するＳＮコンタクトホールにＷプ
ラグ２３及びバリアメタル２４が積層されている。な
お、バリアメタル２４及びＴＥＯＳ酸化膜２２の表面の
高さは、ほぼ同一である。
ンタクト２０ａに接続するＳＮコンタクトホールにＷプ
ラグ２３及びバリアメタル２４が積層されている。な
お、バリアメタル２４及びＴＥＯＳ酸化膜２２の表面の
高さは、ほぼ同一である。
【００３８】ＴＥＯＳ酸化膜２２上にバリアメタル２４
を介してＷプラグ２３に電気的に接続するＳｒＲｕＯ3
からなる蓄積（Storage Node）電極（下部電極）２７が
形成されている。蓄積電極２７側面のＳｒＲｕＯ3 結晶
は、互いに隣接する結晶の粒界の向きが蓄積電極２７の
側面に対して垂直方向に形成されている。
を介してＷプラグ２３に電気的に接続するＳｒＲｕＯ3
からなる蓄積（Storage Node）電極（下部電極）２７が
形成されている。蓄積電極２７側面のＳｒＲｕＯ3 結晶
は、互いに隣接する結晶の粒界の向きが蓄積電極２７の
側面に対して垂直方向に形成されている。
【００３９】蓄積電極２７が形成されていないＴＥＯＳ
酸化膜２２上にはシリコン窒化膜２８が形成されてい
る。蓄積電極２７及びシリコン窒化膜２８の表面を覆う
ように、（Ｂａ，Ｓｒ）ＴｉＯ3 ［ＢＳＴ］膜２９が形
成されている。
酸化膜２２上にはシリコン窒化膜２８が形成されてい
る。蓄積電極２７及びシリコン窒化膜２８の表面を覆う
ように、（Ｂａ，Ｓｒ）ＴｉＯ3 ［ＢＳＴ］膜２９が形
成されている。
【００４０】次に、このような蓄積電極構造を有するＤ
ＲＡＭメモリセルの製造方法について説明する。図２〜
図７は、本発明の第１実施形態に係わるＤＲＡＭメモリ
セルの製造方法を示す工程断面図である。ここでは、メ
モリセルにＮチャネルＭＯＳトランジスタを用いた場合
について説明するが、ＰチャネルＭＯＳトランジスタを
用いた場合も同様である。
ＲＡＭメモリセルの製造方法について説明する。図２〜
図７は、本発明の第１実施形態に係わるＤＲＡＭメモリ
セルの製造方法を示す工程断面図である。ここでは、メ
モリセルにＮチャネルＭＯＳトランジスタを用いた場合
について説明するが、ＰチャネルＭＯＳトランジスタを
用いた場合も同様である。
【００４１】先ず、図２（ａ）に示すように、例えば不
純物濃度５×１０15ｃｍ-3程度の（１００）面のｐ型シ
リコン基板１１又はＮ型シリコン基板の表面に、ｎチャ
ネルトランジスタ形成領域にはｐウェル、またｐチャネ
ルトランジスタ形成領域にはｎウェルを形成する（不図
示）。次いで、例えば反応性イオンエッチング（ＲＩ
Ｅ）を用いて、素子領域４１以外の領域のＳｉ基板１１
に深さ０．２μｍ程度の溝を掘りこんだ後に、溝に絶縁
膜を埋め込み、いわゆるＳＴＩ（Shallow TrenchIsolat
ion）技術を用いた素子分離領域１２を形成する。
純物濃度５×１０15ｃｍ-3程度の（１００）面のｐ型シ
リコン基板１１又はＮ型シリコン基板の表面に、ｎチャ
ネルトランジスタ形成領域にはｐウェル、またｐチャネ
ルトランジスタ形成領域にはｎウェルを形成する（不図
示）。次いで、例えば反応性イオンエッチング（ＲＩ
Ｅ）を用いて、素子領域４１以外の領域のＳｉ基板１１
に深さ０．２μｍ程度の溝を掘りこんだ後に、溝に絶縁
膜を埋め込み、いわゆるＳＴＩ（Shallow TrenchIsolat
ion）技術を用いた素子分離領域１２を形成する。
【００４２】次いで、トランジスタのゲート絶縁膜とし
て厚さ６０ｎｍ程度のゲート酸化膜１３を形成する。そ
して、それぞれ膜厚５０ｎｍ程度のポリシリコン膜１４
ａ及びＷＳｉ2 膜１４ｂを順次堆積する次いで、ＷＳｉ
2 膜１４ｂ上に、後工程の自己整合工程時のエッチング
ストッパ層となるシリコン窒化膜（Ｓｉ3Ｎ4膜）からな
るゲートキャップ層１５を形成する。その後、ゲートキ
ャップ層１５上のゲート電極の形成領域に、図示されな
いレジスト膜を形成し、続いてこのレジスト膜をマスク
に用いてゲートキャップ層１５を加工してレジスト膜を
除去する。そして、ゲートキャップ層１５をマスクとし
て、ＷＳｉ2 膜１４ｂ及びポリシリコン膜１４ａをパタ
ーニングすることによって、メモリセル部ではワード線
となるゲート電極１４を形成する。
て厚さ６０ｎｍ程度のゲート酸化膜１３を形成する。そ
して、それぞれ膜厚５０ｎｍ程度のポリシリコン膜１４
ａ及びＷＳｉ2 膜１４ｂを順次堆積する次いで、ＷＳｉ
2 膜１４ｂ上に、後工程の自己整合工程時のエッチング
ストッパ層となるシリコン窒化膜（Ｓｉ3Ｎ4膜）からな
るゲートキャップ層１５を形成する。その後、ゲートキ
ャップ層１５上のゲート電極の形成領域に、図示されな
いレジスト膜を形成し、続いてこのレジスト膜をマスク
に用いてゲートキャップ層１５を加工してレジスト膜を
除去する。そして、ゲートキャップ層１５をマスクとし
て、ＷＳｉ2 膜１４ｂ及びポリシリコン膜１４ａをパタ
ーニングすることによって、メモリセル部ではワード線
となるゲート電極１４を形成する。
【００４３】本実施形態のゲート電極１４は、抵抗を小
さくするために例えばポリシリコン膜１４ａとＷＳｉ2
膜１４ｂとの多層膜、いわゆるポリサイド構造例を述べ
ているが、他の構造、例えば単純なポリシリコン層のみ
やポリシリコン層とＷ膜を用いた積層膜構造でもよい。
さくするために例えばポリシリコン膜１４ａとＷＳｉ2
膜１４ｂとの多層膜、いわゆるポリサイド構造例を述べ
ているが、他の構造、例えば単純なポリシリコン層のみ
やポリシリコン層とＷ膜を用いた積層膜構造でもよい。
【００４４】次いで、ゲート電極１４と後に形成される
低濃度の不純物拡散層（ソース／ドレイン拡散層）との
耐圧を向上させるために、例えば酸素雰囲気中で１０５
０℃１００秒程度のＲＴＯ（Rapid Thermal Oxidatio
n）法による急速熱酸化を行いＳｉ基板１１の表面にい
わゆる後酸化膜（不図示）を形成する。
低濃度の不純物拡散層（ソース／ドレイン拡散層）との
耐圧を向上させるために、例えば酸素雰囲気中で１０５
０℃１００秒程度のＲＴＯ（Rapid Thermal Oxidatio
n）法による急速熱酸化を行いＳｉ基板１１の表面にい
わゆる後酸化膜（不図示）を形成する。
【００４５】レジスト膜を形成した後、このレジスト
膜、ゲートキャップ層１５，ゲート電極１４をマスクと
して、ソース／ドレイン拡散層１６となるｎ- 型不純物
拡散層をＳｉ基板１１の所望の領域の表面に、例えばイ
オン注入法により形成する。
膜、ゲートキャップ層１５，ゲート電極１４をマスクと
して、ソース／ドレイン拡散層１６となるｎ- 型不純物
拡散層をＳｉ基板１１の所望の領域の表面に、例えばイ
オン注入法により形成する。
【００４６】次に、全面に例えば膜厚２０ｎｍ程度のシ
リコン窒化膜（Ｓｉ3Ｎ4膜）１７をＬＰ−ＣＶＤ法によ
り堆積する。その後、更に全面に第１のＢＰＳＧ膜１８
をＣＶＤ法で約５００ｎｍ堆積する。その後、第１のＢ
ＰＳＧ膜１８の表面を例えば、ＣＭＰ（Chemical Mecha
nical Polish；化学的機械研磨）法を用いてゲートキャ
ップ層１５上での第１のＢＰＳＧ膜１８の膜厚が１００
ｎｍ程度になるように全面を研磨して平坦化する。この
ＣＭＰ法による第１のＢＰＳＧ膜１８の平坦化により、
ウェーハ全面がほぼ全面に渡って平坦化される。
リコン窒化膜（Ｓｉ3Ｎ4膜）１７をＬＰ−ＣＶＤ法によ
り堆積する。その後、更に全面に第１のＢＰＳＧ膜１８
をＣＶＤ法で約５００ｎｍ堆積する。その後、第１のＢ
ＰＳＧ膜１８の表面を例えば、ＣＭＰ（Chemical Mecha
nical Polish；化学的機械研磨）法を用いてゲートキャ
ップ層１５上での第１のＢＰＳＧ膜１８の膜厚が１００
ｎｍ程度になるように全面を研磨して平坦化する。この
ＣＭＰ法による第１のＢＰＳＧ膜１８の平坦化により、
ウェーハ全面がほぼ全面に渡って平坦化される。
【００４７】なお、ここでは説明を省略したが、シリコ
ン窒化膜１７を形成する前に、全面に例えば膜厚２０ｎ
ｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4膜）をＬＰ−ＣＶＤ
法により堆積した後、シリコン窒化膜に対してＲＩＥ法
によるエッチングを行い、ゲート電極の側壁部に側壁絶
縁膜を形成した後、レジスト膜と側壁絶縁膜及びゲート
電極とをマスクにして所望の領域にイオン法入法でｎ+
（又はｐ+ ）不純物拡散層からなるソース／ドレイン拡
散層を形成する事ができる。この場合、全面に再度、後
にＣＭＰを行う際のストッパ膜として、例えば２０ｎｍ
程度のシリコン窒化膜（Ｓｉ3Ｎ4膜）をＬＰ−ＣＶＤ法
により堆積する。
ン窒化膜１７を形成する前に、全面に例えば膜厚２０ｎ
ｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4膜）をＬＰ−ＣＶＤ
法により堆積した後、シリコン窒化膜に対してＲＩＥ法
によるエッチングを行い、ゲート電極の側壁部に側壁絶
縁膜を形成した後、レジスト膜と側壁絶縁膜及びゲート
電極とをマスクにして所望の領域にイオン法入法でｎ+
（又はｐ+ ）不純物拡散層からなるソース／ドレイン拡
散層を形成する事ができる。この場合、全面に再度、後
にＣＭＰを行う際のストッパ膜として、例えば２０ｎｍ
程度のシリコン窒化膜（Ｓｉ3Ｎ4膜）をＬＰ−ＣＶＤ法
により堆積する。
【００４８】次いで、図２（ｂ）に示すように、リソグ
ラフィを用いて第１のＢＰＳＧ膜１８上に形成したレジ
スト膜４２をマスクに、ソース／ドレイン拡散層１６と
ビット線又は蓄積電極とのコンタクトをとるためのポリ
シリコンプラグ用のコンタクトホール１９を形成する。
このコンタクトホール１９の形成には、ＢＰＳＧ膜のエ
ッチングレートがシリコン窒化膜のエッチングレートに
対し１０倍以上早い高選択比ＲＩＥを用いて、自己整合
的に行う。このようにすることによって、ゲート電極１
４とこの後コンタクトホール１９に埋め込まれるｎ+ 型
ポリシリコンコンタクト（１９ａ，ｂ）とのショートを
防ぐことができ、製品の歩留まりを向上させることがで
きる。
ラフィを用いて第１のＢＰＳＧ膜１８上に形成したレジ
スト膜４２をマスクに、ソース／ドレイン拡散層１６と
ビット線又は蓄積電極とのコンタクトをとるためのポリ
シリコンプラグ用のコンタクトホール１９を形成する。
このコンタクトホール１９の形成には、ＢＰＳＧ膜のエ
ッチングレートがシリコン窒化膜のエッチングレートに
対し１０倍以上早い高選択比ＲＩＥを用いて、自己整合
的に行う。このようにすることによって、ゲート電極１
４とこの後コンタクトホール１９に埋め込まれるｎ+ 型
ポリシリコンコンタクト（１９ａ，ｂ）とのショートを
防ぐことができ、製品の歩留まりを向上させることがで
きる。
【００４９】また、このときのレジスト膜４２は、ホー
ルパターンを有するレジスト膜ではなく、例えばゲート
電極１４上のシリコン窒化膜１７と矩形のパターンを用
いて所望のコンタクトホール１９を形成する。このよう
な加工法を用いると、ホールパターンを有するレジスト
膜を使って形成されるコンタクトホールが丸形の穴とな
らず、コンタクトホール１９が大きな開口面積の矩形の
穴になるというメリットがある。
ルパターンを有するレジスト膜ではなく、例えばゲート
電極１４上のシリコン窒化膜１７と矩形のパターンを用
いて所望のコンタクトホール１９を形成する。このよう
な加工法を用いると、ホールパターンを有するレジスト
膜を使って形成されるコンタクトホールが丸形の穴とな
らず、コンタクトホール１９が大きな開口面積の矩形の
穴になるというメリットがある。
【００５０】次いで、図３（ｃ）に示すように、レジス
ト膜４２を除去した後、全面にリン（Ｐ+ ）や砒素（Ａ
ｓ+ ）等を不純物としてドーピングしたｎ+ 型のポリシ
リコン層をＬＰ−ＣＶＤ法により堆積した後、ＣＭＰ法
やＲＩＥを用いたエッチバック法を用いてコンタクトホ
ールにｎ+ 型のポリシリコンコンタクト２０（ＳＮコン
タクト２０ａ，ＢＬコンタクト２０ｂ）を完全に埋め込
み形成する。この埋め込まれたｎ+ 型のポリシリコンコ
ンタクト２０は、ソース／ドレイン拡散層１６と電気的
に接続されている。
ト膜４２を除去した後、全面にリン（Ｐ+ ）や砒素（Ａ
ｓ+ ）等を不純物としてドーピングしたｎ+ 型のポリシ
リコン層をＬＰ−ＣＶＤ法により堆積した後、ＣＭＰ法
やＲＩＥを用いたエッチバック法を用いてコンタクトホ
ールにｎ+ 型のポリシリコンコンタクト２０（ＳＮコン
タクト２０ａ，ＢＬコンタクト２０ｂ）を完全に埋め込
み形成する。この埋め込まれたｎ+ 型のポリシリコンコ
ンタクト２０は、ソース／ドレイン拡散層１６と電気的
に接続されている。
【００５１】次いで、図３（ｄ）に示すように、例えば
第２のＢＰＳＧ膜２１を全面にＣＶＤ法により例えば３
００ｎｍ程度堆積し、さらにその上にＣＭＰ時のストッ
パ層としてＴＥＯＳ酸化膜２２を１００ｎｍ程度ＣＶＤ
法により堆積する。そして、ＢＬコンタクトホールに接
続する深さ３５０ｎｍ程度のライン状の溝を形成した
後、層間絶縁膜２１，２２に、ＢＬコンタクト２０ｂに
接続するＢＬコンタクトホールを通常のリソグラフィ法
とＲＩＥ法を用いて開孔する。そして、例えばＷ膜／Ｔ
ｉＮ膜／Ｔｉ膜等の積層膜を層間絶縁膜２１，２２中に
形成した深さ３５０ｎｍ程度のライン状の溝及びＢＬコ
ンタクトホール中に、いわゆるＣＭＰ法を用いたデュア
ル・ダマシン工程（Dual damascene工程）を用いて、Ｂ
Ｌコンタクトホール中に埋め込まれたＢＬコンタクトプ
ラグ２５と、ＢＬコンタクト２０ｂにＢＬコンタクトプ
ラグ２５を介して電気的に接続するビット線２６を形成
する。
第２のＢＰＳＧ膜２１を全面にＣＶＤ法により例えば３
００ｎｍ程度堆積し、さらにその上にＣＭＰ時のストッ
パ層としてＴＥＯＳ酸化膜２２を１００ｎｍ程度ＣＶＤ
法により堆積する。そして、ＢＬコンタクトホールに接
続する深さ３５０ｎｍ程度のライン状の溝を形成した
後、層間絶縁膜２１，２２に、ＢＬコンタクト２０ｂに
接続するＢＬコンタクトホールを通常のリソグラフィ法
とＲＩＥ法を用いて開孔する。そして、例えばＷ膜／Ｔ
ｉＮ膜／Ｔｉ膜等の積層膜を層間絶縁膜２１，２２中に
形成した深さ３５０ｎｍ程度のライン状の溝及びＢＬコ
ンタクトホール中に、いわゆるＣＭＰ法を用いたデュア
ル・ダマシン工程（Dual damascene工程）を用いて、Ｂ
Ｌコンタクトホール中に埋め込まれたＢＬコンタクトプ
ラグ２５と、ＢＬコンタクト２０ｂにＢＬコンタクトプ
ラグ２５を介して電気的に接続するビット線２６を形成
する。
【００５２】そしてさらに、溝中に埋め込んだビット線
２６の表面を例えば１００ｎｍ程度エッチング除去して
から、全面にシリコン窒化膜を３００ｎｍ程度堆積し、
ＣＭＰ法やＣＤＥ（Chemical Dry Etching）法等により
ビット線２６の表面にのみシリコン窒化膜を選択的に形
成する。
２６の表面を例えば１００ｎｍ程度エッチング除去して
から、全面にシリコン窒化膜を３００ｎｍ程度堆積し、
ＣＭＰ法やＣＤＥ（Chemical Dry Etching）法等により
ビット線２６の表面にのみシリコン窒化膜を選択的に形
成する。
【００５３】なお、ビット線２６を埋め込み形成する前
に周辺回路部のコンタクト領域にも通常のリソグラフィ
法とＲＩＥ法を用いて、コンタクトホールとメモリセル
部のビット線を形成するときに用いる溝を予め形成して
おく。この様にすると、デュアル・ダマシン工程を用い
てビット線を形成する際に、周辺回路部のコンタクトに
もソース／ドレイン拡散層と電気的に接続されたコンタ
クト・プラグを同時に形成することができる。
に周辺回路部のコンタクト領域にも通常のリソグラフィ
法とＲＩＥ法を用いて、コンタクトホールとメモリセル
部のビット線を形成するときに用いる溝を予め形成して
おく。この様にすると、デュアル・ダマシン工程を用い
てビット線を形成する際に、周辺回路部のコンタクトに
もソース／ドレイン拡散層と電気的に接続されたコンタ
クト・プラグを同時に形成することができる。
【００５４】次いで、図４（ｅ）に示すように、通常の
リソグラフィとＲＩＥ法を用いて、層間絶縁膜２１，２
２にＳＮコンタクト２０ａに接続するコンタクトホール
を開孔して、例えばＷ膜／ＴｉＮ膜／Ｔｉ膜等の積層膜
を全面に堆積した後、ＣＭＰ法などによりＴＥＯＳ酸化
膜２２上の積層膜を除去して、コンタクトホール内にの
みＳＮメタル・プラグ用のＷプラグ２３を埋め込み形成
する。Ｗプラグ２３は、ｎ+ 型のＳＮコンタクト２０ａ
を介してソース／ドレイン拡散層１６に電気的に接続さ
れている。コンタクトホールの開孔にはビット線２６上
のシリコン窒化膜とレジスト膜をマスクとして用いて所
望の微細なコンタクトホールをビット線間の微細な領域
に形成する。この段階では、メモリセル部も周辺回路部
も平坦になっている。
リソグラフィとＲＩＥ法を用いて、層間絶縁膜２１，２
２にＳＮコンタクト２０ａに接続するコンタクトホール
を開孔して、例えばＷ膜／ＴｉＮ膜／Ｔｉ膜等の積層膜
を全面に堆積した後、ＣＭＰ法などによりＴＥＯＳ酸化
膜２２上の積層膜を除去して、コンタクトホール内にの
みＳＮメタル・プラグ用のＷプラグ２３を埋め込み形成
する。Ｗプラグ２３は、ｎ+ 型のＳＮコンタクト２０ａ
を介してソース／ドレイン拡散層１６に電気的に接続さ
れている。コンタクトホールの開孔にはビット線２６上
のシリコン窒化膜とレジスト膜をマスクとして用いて所
望の微細なコンタクトホールをビット線間の微細な領域
に形成する。この段階では、メモリセル部も周辺回路部
も平坦になっている。
【００５５】次いで、図４（ｆ）に示すように、露出し
たＷプラグ２３をＣＤＥ法により、約３０ｎｍ程度エッ
チバック（リセス）して窪みを形成した後、例えばスパ
ッタ法等を用いてバリアメタル２４（ＴｉＮ膜、ＴｉＳ
ｉＮ膜，ＴｉＡｌＮ膜，ＴａＳｉＮ膜，ＷＳｉ2 膜，Ｔ
ｉＣＮ膜等）を形成した後、ＣＭＰ法等を用いて表面を
研磨することにより、Ｗプラグ２３が除去されて形成さ
れた窪みにバリアメタル２４を選択的に埋め込み形成す
る。
たＷプラグ２３をＣＤＥ法により、約３０ｎｍ程度エッ
チバック（リセス）して窪みを形成した後、例えばスパ
ッタ法等を用いてバリアメタル２４（ＴｉＮ膜、ＴｉＳ
ｉＮ膜，ＴｉＡｌＮ膜，ＴａＳｉＮ膜，ＷＳｉ2 膜，Ｔ
ｉＣＮ膜等）を形成した後、ＣＭＰ法等を用いて表面を
研磨することにより、Ｗプラグ２３が除去されて形成さ
れた窪みにバリアメタル２４を選択的に埋め込み形成す
る。
【００５６】次いで、図５（ｇ）に示すように、全面に
例えば２０ｎｍ程度の膜厚のシリコン窒化膜（Ｓｉ3Ｎ4
膜）２８と例えばＴＥＯＳ酸化膜からなるマスク層４３
を４００ｎｍ程度堆積する。次に、蓄積電極の形成領域
にホールを有するレジスト膜４４を形成し、レジスト膜
４４をマスクにＲＩＥ法を用いて、マスク層４３とシリ
コン窒化膜２８とをエッチングして、バリアメタル２４
が露出するホール４５を形成する。このとき、マスク層
４３、シリコン窒化膜２８のエッチング角度はほぼ９０
度になるように注意する。
例えば２０ｎｍ程度の膜厚のシリコン窒化膜（Ｓｉ3Ｎ4
膜）２８と例えばＴＥＯＳ酸化膜からなるマスク層４３
を４００ｎｍ程度堆積する。次に、蓄積電極の形成領域
にホールを有するレジスト膜４４を形成し、レジスト膜
４４をマスクにＲＩＥ法を用いて、マスク層４３とシリ
コン窒化膜２８とをエッチングして、バリアメタル２４
が露出するホール４５を形成する。このとき、マスク層
４３、シリコン窒化膜２８のエッチング角度はほぼ９０
度になるように注意する。
【００５７】ホール４５を形成する際、マスク層４３の
エッチングはシリコン窒化膜２８をストッパ層としてＲ
ＩＥ法で行い、次にシリコン窒化膜２８を選択的にエッ
チングするような条件に変更して行うとＴＥＯＳ酸化膜
２２を適度にオーバーエッチングすることなく蓄積電極
パターンのホール４５を形成することができる。このと
き、周辺回路部等のエッチングしたくない領域は、レジ
スト膜４４で覆っておけばエッチングされない。また、
瓶２６上野シリコン窒化膜をシリコン窒化膜２８のエッ
チングから保護するために、シリコン窒化膜２８の下に
酸化膜を形成しておいても良い。
エッチングはシリコン窒化膜２８をストッパ層としてＲ
ＩＥ法で行い、次にシリコン窒化膜２８を選択的にエッ
チングするような条件に変更して行うとＴＥＯＳ酸化膜
２２を適度にオーバーエッチングすることなく蓄積電極
パターンのホール４５を形成することができる。このと
き、周辺回路部等のエッチングしたくない領域は、レジ
スト膜４４で覆っておけばエッチングされない。また、
瓶２６上野シリコン窒化膜をシリコン窒化膜２８のエッ
チングから保護するために、シリコン窒化膜２８の下に
酸化膜を形成しておいても良い。
【００５８】次いで、図５（ｈ）に示すように、レジス
ト膜４４を除去した後、露出したホール４５底部のバリ
アメタル２４の表面を含む全面に、例えばＣＶＤ法また
はスパッタ法によりペロブスカイト結晶構造を持った金
属酸化膜であるＳｒＲｕＯ3膜；蓄積電極材２７を例え
ば膜厚４００ｎｍ程度堆積する。
ト膜４４を除去した後、露出したホール４５底部のバリ
アメタル２４の表面を含む全面に、例えばＣＶＤ法また
はスパッタ法によりペロブスカイト結晶構造を持った金
属酸化膜であるＳｒＲｕＯ3膜；蓄積電極材２７を例え
ば膜厚４００ｎｍ程度堆積する。
【００５９】この時、蓄積電極材２７の結晶の構造を制
御する事が必要である。蓄積電極材２７のシリコン窒化
膜２８，マスク層４３に接する領域おいて、蓄積電極材
２７の主要な結晶が、柱状結晶の方向とほぼ９０度の角
度を持って形成されるようにする事が重要である。ま
た、この時、蓄積電極材は溝部に埋め込み形成されるた
め、メモリセル部と周辺回路部には段差が生じない様に
形成できる。
御する事が必要である。蓄積電極材２７のシリコン窒化
膜２８，マスク層４３に接する領域おいて、蓄積電極材
２７の主要な結晶が、柱状結晶の方向とほぼ９０度の角
度を持って形成されるようにする事が重要である。ま
た、この時、蓄積電極材は溝部に埋め込み形成されるた
め、メモリセル部と周辺回路部には段差が生じない様に
形成できる。
【００６０】ここでは蓄積電極材としてＳｒＲｕＯ3 膜
の例を述べたがこの他にもＲｕ膜やＲｕＯ2 膜、Ｐｔ
膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ
膜、ＩｒＯ2 膜などでも良い。また、各金属膜のグレイ
ンを他の金属膜、例えばＲｈやＩｒでスタッフィングし
たような膜でも良い。
の例を述べたがこの他にもＲｕ膜やＲｕＯ2 膜、Ｐｔ
膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ
膜、ＩｒＯ2 膜などでも良い。また、各金属膜のグレイ
ンを他の金属膜、例えばＲｈやＩｒでスタッフィングし
たような膜でも良い。
【００６１】次いで、図６（ｉ）に示すように、例えば
ＣＭＰ法やエッチバック法を用いてマスク層４３上の蓄
積電極材２７を除去して、ホール４５内に蓄積電極２７
を埋め込み形成する。
ＣＭＰ法やエッチバック法を用いてマスク層４３上の蓄
積電極材２７を除去して、ホール４５内に蓄積電極２７
を埋め込み形成する。
【００６２】なお、マスク層４３上の蓄積電極２７を除
去した後、マスク層４３と蓄積電極２７とを同じエッチ
ングレートになるような条件で共に研磨又はエッチング
しても良い。蓄積電極２７の表層を除去することによ
り、蓄積電極２７の高さは低くなるが、蓄積電極２７側
面での結晶構造がそろえることができる。
去した後、マスク層４３と蓄積電極２７とを同じエッチ
ングレートになるような条件で共に研磨又はエッチング
しても良い。蓄積電極２７の表層を除去することによ
り、蓄積電極２７の高さは低くなるが、蓄積電極２７側
面での結晶構造がそろえることができる。
【００６３】次いで、図６（ｊ）に示すように、例えば
周辺回路部のようにマスク層４３を除去したくない領域
を図示されないレジスト膜で覆い、マスク層４３を、例
えばＮＨ4Ｆ液等のウエットエッチング溶液を用いて選
択的に除去する。この時、ウェット・エチングは絶縁膜
の下のシリコン窒化膜２８でエッチングをストップさせ
る事ができる。
周辺回路部のようにマスク層４３を除去したくない領域
を図示されないレジスト膜で覆い、マスク層４３を、例
えばＮＨ4Ｆ液等のウエットエッチング溶液を用いて選
択的に除去する。この時、ウェット・エチングは絶縁膜
の下のシリコン窒化膜２８でエッチングをストップさせ
る事ができる。
【００６４】また、この時、蓄積電極２７の側面には、
柱状結晶構造は水平方向に配列されたような結晶構造が
実見されている、さらに、蓄積電極２７の上部平面で
は、蓄積電極の側面部と異なる結晶面が形成されている
が、この領域には、次の工程で形成されるＢＳＴ膜が蓄
積電極側面部よりも膜厚が厚く形成される傾向があるた
めにリーク電流等は問題とならない。
柱状結晶構造は水平方向に配列されたような結晶構造が
実見されている、さらに、蓄積電極２７の上部平面で
は、蓄積電極の側面部と異なる結晶面が形成されている
が、この領域には、次の工程で形成されるＢＳＴ膜が蓄
積電極側面部よりも膜厚が厚く形成される傾向があるた
めにリーク電流等は問題とならない。
【００６５】また、蓄積電極２７の側面部の表面は、シ
リコン窒化膜２８及びマスク層４３のエッチングされた
ホールの側面が転写されたものになり、滑らかな側面を
有する蓄積電極２７を実現することができる。
リコン窒化膜２８及びマスク層４３のエッチングされた
ホールの側面が転写されたものになり、滑らかな側面を
有する蓄積電極２７を実現することができる。
【００６６】すなわち、従来蓄積電極の側面は困難であ
ったメタルなど電極材のエッチングより加工されていた
が、本実施形態では、エッチング面が比較的滑らかな酸
化膜のエッチング面が蓄積電極面に転写されて蓄積電極
の側面が形成される。
ったメタルなど電極材のエッチングより加工されていた
が、本実施形態では、エッチング面が比較的滑らかな酸
化膜のエッチング面が蓄積電極面に転写されて蓄積電極
の側面が形成される。
【００６７】蓄積電極２７の側面が滑らかになる事によ
り、蓄積電極側面の荒れによる電界集中によるキャパシ
タ絶縁膜のリーク電流増加を抑える事ができる。また、
蓄積電極２７の底部側面にはシリコン窒化膜２８が存在
しており、このシリコン窒化膜によって蓄積電極の底部
コーナーの影響は回避されている。
り、蓄積電極側面の荒れによる電界集中によるキャパシ
タ絶縁膜のリーク電流増加を抑える事ができる。また、
蓄積電極２７の底部側面にはシリコン窒化膜２８が存在
しており、このシリコン窒化膜によって蓄積電極の底部
コーナーの影響は回避されている。
【００６８】また、周辺回路部のようにマスク層４３を
除去したくない領域を図示されないレジスト膜で覆うこ
とによって、メモリセル部の蓄積電極２７表面の高さと
メモリセル部以外のマスク層４３の表面の高さがそろ
い、蓄積電極２７の有無によるメモリセル領域とメモリ
セル領域以外の領域の段差をほぼなくす事ができる。ス
タック構造のＤＲＡＭ製造工程においては、段差を小さ
くする事が重要な工程である。
除去したくない領域を図示されないレジスト膜で覆うこ
とによって、メモリセル部の蓄積電極２７表面の高さと
メモリセル部以外のマスク層４３の表面の高さがそろ
い、蓄積電極２７の有無によるメモリセル領域とメモリ
セル領域以外の領域の段差をほぼなくす事ができる。ス
タック構造のＤＲＡＭ製造工程においては、段差を小さ
くする事が重要な工程である。
【００６９】次いで、図７（ｋ）に示すように、ＢＳＴ
膜２９を例えばＣＶＤ法で全面に２０ｎｍ程度の膜厚に
なるように堆積し、さらに必要であればＢＳＴ膜２９の
結晶化アニールを行う。
膜２９を例えばＣＶＤ法で全面に２０ｎｍ程度の膜厚に
なるように堆積し、さらに必要であればＢＳＴ膜２９の
結晶化アニールを行う。
【００７０】滑らかな表面を有する蓄積電極２７の側面
のＢＳＴ膜は、結晶性が良好になり、誘電率が向上す
る。なお、側面に比べて荒れた蓄積電極２７の上面のＢ
ＳＴ膜の結晶性は、蓄積電極の側面のＢＳＴ膜に比べれ
ば悪い。しかし、従来のエッチングで加工された蓄積電
極側面のＢＳＴ膜に比べれば良好である。
のＢＳＴ膜は、結晶性が良好になり、誘電率が向上す
る。なお、側面に比べて荒れた蓄積電極２７の上面のＢ
ＳＴ膜の結晶性は、蓄積電極の側面のＢＳＴ膜に比べれ
ば悪い。しかし、従来のエッチングで加工された蓄積電
極側面のＢＳＴ膜に比べれば良好である。
【００７１】また、ＣＶＤ法でＢＳＴ膜を堆積すること
によって、蓄積電極２７の上面に形成されるＢＳＴ膜２
９の膜厚は、電極２７の側面に形成されるＢＳＴ膜２９
の膜厚より厚く形成される。そのため、蓄積電極２７の
上部端部における電界集中を抑制することができる。
によって、蓄積電極２７の上面に形成されるＢＳＴ膜２
９の膜厚は、電極２７の側面に形成されるＢＳＴ膜２９
の膜厚より厚く形成される。そのため、蓄積電極２７の
上部端部における電界集中を抑制することができる。
【００７２】そして、図７（ｌ）に示すように、キャパ
シタのプレート電極（上部電極）３０となる例えばＳｒ
ＲｕＯ3 膜を例えばＣＶＤ法で全面に４０ｎｍ程度堆積
する。その後、プレート電極３０を通常のリソグラフィ
法とＲＩＥ法などを用いてパターニングする（図示せ
ず）。
シタのプレート電極（上部電極）３０となる例えばＳｒ
ＲｕＯ3 膜を例えばＣＶＤ法で全面に４０ｎｍ程度堆積
する。その後、プレート電極３０を通常のリソグラフィ
法とＲＩＥ法などを用いてパターニングする（図示せ
ず）。
【００７３】この時、周辺回路領域等のようにプレート
電極が無い領域とメモリセル領域の間に段差が発生する
ことになる、ここで、プレート電極としてＳｒＲｕＯ3
膜の代わりに、例えば、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ
膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属類導電
膜またはそれらの金属酸化膜、ＳｒＲｕＯ3 膜以外のペ
ロブスカイト型の導電性金属酸化膜等を用いる事も可能
である。さらに、全面に例えばプラズマＴＥＯＳ酸化膜
などの層間絶縁膜（図示せず）を膜厚４００ｎｍ程度Ｃ
ＶＤ法で堆積し、ＣＭＰ法で再び全面が平坦になるよう
に平坦化を行う。これにより、メモリセル部と周辺回路
部等の段差をなくす事ができる。
電極が無い領域とメモリセル領域の間に段差が発生する
ことになる、ここで、プレート電極としてＳｒＲｕＯ3
膜の代わりに、例えば、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ
膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属類導電
膜またはそれらの金属酸化膜、ＳｒＲｕＯ3 膜以外のペ
ロブスカイト型の導電性金属酸化膜等を用いる事も可能
である。さらに、全面に例えばプラズマＴＥＯＳ酸化膜
などの層間絶縁膜（図示せず）を膜厚４００ｎｍ程度Ｃ
ＶＤ法で堆積し、ＣＭＰ法で再び全面が平坦になるよう
に平坦化を行う。これにより、メモリセル部と周辺回路
部等の段差をなくす事ができる。
【００７４】この後、図示はしないが、所望の領域にコ
ンタクト孔を開孔し、メタル配線を形成する。もし、必
要ならば複数層のコンタクト、メタル配線層を形成し、
パッシベーション膜を形成して、パッドコンタクトを開
けてＤＲＡＭを完成させる、本実施例では、Ｗプラグ２
３と蓄積電極２７との間にバリアメタル層としてＴｉＮ
膜等を用いた例について述べたが、ＴｉＮ膜／Ｔｉ膜の
様な積層膜やＷＳｉ 2 膜、Ｎｂ膜、Ｔｉ膜等のように金
属膜、あるいは、これらのシリサイド膜、又は、これら
の窒化物膜（例えばＷＮ膜等）の化合物からなる導電膜
をＷプラグ２３の溝の中の一部に埋め込み形成して用い
る事が重要である。バリアメタル材料に求められる性質
は、メタルプラグ材料（例えばＷ膜やＴｉＮ膜）と蓄積
電極材（ＳｒＲｕＯ3 膜やＲｕ膜等）の反応バリア性と
耐酸化性である。この様な性質を満たす材料であればこ
こに記述していない膜でも使用する事ができる。
ンタクト孔を開孔し、メタル配線を形成する。もし、必
要ならば複数層のコンタクト、メタル配線層を形成し、
パッシベーション膜を形成して、パッドコンタクトを開
けてＤＲＡＭを完成させる、本実施例では、Ｗプラグ２
３と蓄積電極２７との間にバリアメタル層としてＴｉＮ
膜等を用いた例について述べたが、ＴｉＮ膜／Ｔｉ膜の
様な積層膜やＷＳｉ 2 膜、Ｎｂ膜、Ｔｉ膜等のように金
属膜、あるいは、これらのシリサイド膜、又は、これら
の窒化物膜（例えばＷＮ膜等）の化合物からなる導電膜
をＷプラグ２３の溝の中の一部に埋め込み形成して用い
る事が重要である。バリアメタル材料に求められる性質
は、メタルプラグ材料（例えばＷ膜やＴｉＮ膜）と蓄積
電極材（ＳｒＲｕＯ3 膜やＲｕ膜等）の反応バリア性と
耐酸化性である。この様な性質を満たす材料であればこ
こに記述していない膜でも使用する事ができる。
【００７５】本実施形態によれば、蓄積電極の側面部の
表面が滑らかであるため、その側面部に成長するＢＳＴ
膜の結晶性が向上し、ＢＳＴの結晶に歪みが入ることを
抑制することができる。ＢＳＴ膜の結晶性の向上によ
り、キャパシタのリーク電流が抑制されると共に、ＢＳ
Ｔ膜の誘電率が安定するため、結果としてキャパシタ容
量が向上する。
表面が滑らかであるため、その側面部に成長するＢＳＴ
膜の結晶性が向上し、ＢＳＴの結晶に歪みが入ることを
抑制することができる。ＢＳＴ膜の結晶性の向上によ
り、キャパシタのリーク電流が抑制されると共に、ＢＳ
Ｔ膜の誘電率が安定するため、結果としてキャパシタ容
量が向上する。
【００７６】なお、蓄積電極の上部平面はキャパシタ誘
電体膜の配向性が側面に比べて劣るが、蓄積電極上部の
面積の比率は１５％と、側面部の面積比に比べて小さい
ので、側面部のＢＳＴ膜の誘電率を向上させることによ
って、キャパシタの容量を向上させることができる。ま
た、ＣＶＤ法を用いて成膜を行うと、凸部の上面の膜厚
が側面の膜厚に比べて厚くなるので、リーク電流の増加
等を防止することができ、蓄積電極の上部のＢＳＴ結晶
の劣化の影響を小さく出来る。
電体膜の配向性が側面に比べて劣るが、蓄積電極上部の
面積の比率は１５％と、側面部の面積比に比べて小さい
ので、側面部のＢＳＴ膜の誘電率を向上させることによ
って、キャパシタの容量を向上させることができる。ま
た、ＣＶＤ法を用いて成膜を行うと、凸部の上面の膜厚
が側面の膜厚に比べて厚くなるので、リーク電流の増加
等を防止することができ、蓄積電極の上部のＢＳＴ結晶
の劣化の影響を小さく出来る。
【００７７】また、蓄積電極の側面底部において金属膜
の結晶配向性が乱れる領域は、シリコン窒化膜２８（絶
縁膜）を形成してキャパシタとして用いない事により、
蓄積電極側面のＢＳＴ膜の特性（リーク電流、比誘電率
等）の均一性が向上しＤＲＡＭ素子としての歩留まりが
向上する。
の結晶配向性が乱れる領域は、シリコン窒化膜２８（絶
縁膜）を形成してキャパシタとして用いない事により、
蓄積電極側面のＢＳＴ膜の特性（リーク電流、比誘電率
等）の均一性が向上しＤＲＡＭ素子としての歩留まりが
向上する。
【００７８】なお、本発明の効果は、キャパシタ絶縁膜
に結晶構造を用いる膜について有効であるので、Ｔａ2
Ｏ5膜、ＳｒＴｉＯ3 膜などの結晶構造を持つ誘電体膜
でも良い。
に結晶構造を用いる膜について有効であるので、Ｔａ2
Ｏ5膜、ＳｒＴｉＯ3 膜などの結晶構造を持つ誘電体膜
でも良い。
【００７９】［第２の実施形態］図８は、本発明の第２
の実施形態に係わるスタック型ＤＲＡＭのメモリセルの
蓄積電極まわりのみを抽出した断面図である。なお、図
８に示す断面図は、図１（ａ）のＡ−Ａ’部の断面に対
応した図である。
の実施形態に係わるスタック型ＤＲＡＭのメモリセルの
蓄積電極まわりのみを抽出した断面図である。なお、図
８に示す断面図は、図１（ａ）のＡ−Ａ’部の断面に対
応した図である。
【００８０】本実施形態と第１の実施形態との違いは、
蓄積電極の形状である。本実施形態では、蓄積電極２７
の底部は、ＴＥＯＳ酸化膜２２の上部に形成されていた
が、蓄積電極２７の底部の一部がＴＥＯＳ酸化膜２２中
に埋込形成されている。このようにすると、蓄積電極２
７側面の底部端面の結晶構造が揃いにくいところをキャ
パシタ形成部から除外することができるので、ＢＳＴ薄
膜がより安定して形成される。
蓄積電極の形状である。本実施形態では、蓄積電極２７
の底部は、ＴＥＯＳ酸化膜２２の上部に形成されていた
が、蓄積電極２７の底部の一部がＴＥＯＳ酸化膜２２中
に埋込形成されている。このようにすると、蓄積電極２
７側面の底部端面の結晶構造が揃いにくいところをキャ
パシタ形成部から除外することができるので、ＢＳＴ薄
膜がより安定して形成される。
【００８１】［第３の実施形態］図９は、本発明の第２
の実施形態に係るスタック型ＤＡＲＭのメモリセルの蓄
積電極まわりのみを抽出した概略構成を示す断面図であ
る。なお、図９に示す断面図は、図１（ａ）のＡ−Ａ’
部の断面に対応した図である。
の実施形態に係るスタック型ＤＡＲＭのメモリセルの蓄
積電極まわりのみを抽出した概略構成を示す断面図であ
る。なお、図９に示す断面図は、図１（ａ）のＡ−Ａ’
部の断面に対応した図である。
【００８２】本実施形態と第１、第２の実施形態との違
いは蓄積電極の構造の違いである。本実施形態のキャパ
シタ構造では、マスク層４３が残存すると共に、蓄積電
極２７がマスク層４３に形成されたホール４５の内壁及
び底面に沿って形成されていることである。このような
蓄積電極２７は、例えば０．２０μｍ×０．４０μｍ程
度のホールに対して３０ｎｍ程度の膜厚で電極材を堆積
することによって形成することができる。
いは蓄積電極の構造の違いである。本実施形態のキャパ
シタ構造では、マスク層４３が残存すると共に、蓄積電
極２７がマスク層４３に形成されたホール４５の内壁及
び底面に沿って形成されていることである。このような
蓄積電極２７は、例えば０．２０μｍ×０．４０μｍ程
度のホールに対して３０ｎｍ程度の膜厚で電極材を堆積
することによって形成することができる。
【００８３】本実施形態の溝（Ｃｏｎｃａｖｅ）型の蓄
積電極構造における蓄積電極の形成方法についていかに
説明する。図１０は、本発明の第３の実施形態に係わる
キャパシタの製造工程を示す工程断面図である。
積電極構造における蓄積電極の形成方法についていかに
説明する。図１０は、本発明の第３の実施形態に係わる
キャパシタの製造工程を示す工程断面図である。
【００８４】先ず、図１０（ａ）に示すように、蓄積電
極が形成される領域のマスク層４３にバリアメタルが露
出するホールし、ＣＶＤ法を用いて蓄積電極材２７を約
３０ｎｍの膜厚堆積する。この時、ホール内を蓄積電極
材２７で埋め込まないようにする。さらに、ホールの中
の窪みにＳＯＧ膜等のキャップ１０１を埋め込み（図１
０（ｂ））、ＣＭＰ法によりマスク層４３上のキャップ
１０１及び蓄積電極材２７をエッチング除去し、ホール
の中のみにキャップ１０１を形成する（図１０
（ｃ））。この時、蓄積電極２７は溝内壁の蓄積電極側
面と２つの平面部（絶縁膜と同じ高さの平面部と溝底部
の平面部）が存在する。
極が形成される領域のマスク層４３にバリアメタルが露
出するホールし、ＣＶＤ法を用いて蓄積電極材２７を約
３０ｎｍの膜厚堆積する。この時、ホール内を蓄積電極
材２７で埋め込まないようにする。さらに、ホールの中
の窪みにＳＯＧ膜等のキャップ１０１を埋め込み（図１
０（ｂ））、ＣＭＰ法によりマスク層４３上のキャップ
１０１及び蓄積電極材２７をエッチング除去し、ホール
の中のみにキャップ１０１を形成する（図１０
（ｃ））。この時、蓄積電極２７は溝内壁の蓄積電極側
面と２つの平面部（絶縁膜と同じ高さの平面部と溝底部
の平面部）が存在する。
【００８５】次いで、図１０（ｄ）に示すように、キャ
ップ１０１を除去する。その後、図１０（ｅ）に示すよ
うに、ＢＳＴ膜２９、プレート電極３０を形成し、キャ
パシタが完成する。
ップ１０１を除去する。その後、図１０（ｅ）に示すよ
うに、ＢＳＴ膜２９、プレート電極３０を形成し、キャ
パシタが完成する。
【００８６】このような構造にすると、蓄積電極の側面
及び底面において結晶構造が揃っているように形成で
き、第１の実施形態の場合と同じような効果があると共
に、マスク層４３を除去する必要が無いので、平坦性に
優れた構造が実現できる。
及び底面において結晶構造が揃っているように形成で
き、第１の実施形態の場合と同じような効果があると共
に、マスク層４３を除去する必要が無いので、平坦性に
優れた構造が実現できる。
【００８７】［第４の実施形態］図１１は、本発明の第
４の実施形態に係るスタック型ＤＡＲＭのメモリセルの
蓄積電極まわりのみを抽出した概略構成を示す断面図で
ある。尚、第３の実施形態との違いはマスク層４３を除
去して蓄積電極２７の両面を使う、いわゆるシリンダー
型の構造になっている事である。蓄積電極２７の両側面
及び底面表面では、ＢＳＴ膜２９の結晶構造が揃うよう
に出来るので、第１の実施形態と同じような効果がある
のと同時に、キャパシタ形成面積を増加でき、蓄積電極
２７の高さを低減できる。
４の実施形態に係るスタック型ＤＡＲＭのメモリセルの
蓄積電極まわりのみを抽出した概略構成を示す断面図で
ある。尚、第３の実施形態との違いはマスク層４３を除
去して蓄積電極２７の両面を使う、いわゆるシリンダー
型の構造になっている事である。蓄積電極２７の両側面
及び底面表面では、ＢＳＴ膜２９の結晶構造が揃うよう
に出来るので、第１の実施形態と同じような効果がある
のと同時に、キャパシタ形成面積を増加でき、蓄積電極
２７の高さを低減できる。
【００８８】この、構造は第３の実施形態に示した半導
体装置の製造方法において、マスク層４３を除去した後
に、ＢＳＴ膜２９を堆積すればよい。
体装置の製造方法において、マスク層４３を除去した後
に、ＢＳＴ膜２９を堆積すればよい。
【００８９】［第５の実施形態］図１２は、本発明の第
５の実施形態に係わるスタック型ＤＲＡＭのメモリセル
の概略構成を示す図である。なお、図１２（ａ）はＤＲ
ＡＭの平面図、同図（ｂ）Ａ−Ａ’部の断面図である。
なお、図１と同一な部分には同一符号を付し、その詳細
な説明を省略する。
５の実施形態に係わるスタック型ＤＲＡＭのメモリセル
の概略構成を示す図である。なお、図１２（ａ）はＤＲ
ＡＭの平面図、同図（ｂ）Ａ−Ａ’部の断面図である。
なお、図１と同一な部分には同一符号を付し、その詳細
な説明を省略する。
【００９０】層間絶縁膜２１，２２上にバリアメタル２
４に接続する蓄積電極（下部電極）２８が形成されてい
る。蓄積電極２７上には、絶縁体からなるＳＮ（Storag
e Node）キャップ膜（キャップ膜）２９が形成されてい
る。なお、蓄積電極２７の側部とＳＮキャップ膜１２１
の側部は連続的に形成されている。
４に接続する蓄積電極（下部電極）２８が形成されてい
る。蓄積電極２７上には、絶縁体からなるＳＮ（Storag
e Node）キャップ膜（キャップ膜）２９が形成されてい
る。なお、蓄積電極２７の側部とＳＮキャップ膜１２１
の側部は連続的に形成されている。
【００９１】蓄積電極２７が形成されていないＴＥＯＳ
酸化膜２２上にはシリコン窒化膜２８が形成されてい
る。蓄積電極２７，ＳＮキャップ膜１２１及びシリコン
窒化膜２８の表面を覆うように、（Ｂａ，Ｓｒ）ＴｉＯ
3 （ＢＳＴ）膜２９が形成されている。ＢＳＴ膜２９上
に、表面が平坦化されたＳｒＲｕＯ3 膜からなるプレー
ト電極（上部電極）３２が形成されている。プレート電
極３０上に、ＰＬキャップ膜３１を介して層間絶縁膜３
２が形成されている。
酸化膜２２上にはシリコン窒化膜２８が形成されてい
る。蓄積電極２７，ＳＮキャップ膜１２１及びシリコン
窒化膜２８の表面を覆うように、（Ｂａ，Ｓｒ）ＴｉＯ
3 （ＢＳＴ）膜２９が形成されている。ＢＳＴ膜２９上
に、表面が平坦化されたＳｒＲｕＯ3 膜からなるプレー
ト電極（上部電極）３２が形成されている。プレート電
極３０上に、ＰＬキャップ膜３１を介して層間絶縁膜３
２が形成されている。
【００９２】本実施形態のキャパシタによれば、以下の
ような作用効果を有する。1.蓄積電極２７の側部とＳＮ
キャップ膜１２１の側部は連続的に形成されているの
で、蓄積電極の側面及び上部平面の間にできる鋭角コー
ナーによる電界集中を防止できるのでキャパシタ絶縁膜
のリーク電流を低減することができる。
ような作用効果を有する。1.蓄積電極２７の側部とＳＮ
キャップ膜１２１の側部は連続的に形成されているの
で、蓄積電極の側面及び上部平面の間にできる鋭角コー
ナーによる電界集中を防止できるのでキャパシタ絶縁膜
のリーク電流を低減することができる。
【００９３】2.蓄積電極の上部平面が絶縁膜で覆われて
いるので、キャパシタ絶縁膜を化学気相成長法で成膜す
る場合、化学気相成長膜が蓄積電極上部平面部に側面に
比べて厚膜に成膜されることを防止することができるた
め、キャパシタ絶縁膜のカバレッジ（蓄積電極側面にお
ける膜厚均一性）が向上することによりキャパシタ絶縁
膜の薄膜化を実現でき、キャパシタ容量を増加させるこ
とができる。
いるので、キャパシタ絶縁膜を化学気相成長法で成膜す
る場合、化学気相成長膜が蓄積電極上部平面部に側面に
比べて厚膜に成膜されることを防止することができるた
め、キャパシタ絶縁膜のカバレッジ（蓄積電極側面にお
ける膜厚均一性）が向上することによりキャパシタ絶縁
膜の薄膜化を実現でき、キャパシタ容量を増加させるこ
とができる。
【００９４】3.蓄積電極の側面において、ＢＳＴ膜の配
向性が変化せずに揃っているので、キャパシタ絶縁膜の
特性（リーク電流、比誘電率等）の均一性が向上しＤＲ
ＡＭ素子としての歩留まりが向上する。
向性が変化せずに揃っているので、キャパシタ絶縁膜の
特性（リーク電流、比誘電率等）の均一性が向上しＤＲ
ＡＭ素子としての歩留まりが向上する。
【００９５】次に、図１２に示した蓄積電極構造を有す
るＤＲＡＭメモリセルの製造工程について説明する。図
１３，図１４は、図１２に示したスタック型ＤＲＡＭの
メモリセルの製造工程を示す工程図である。
るＤＲＡＭメモリセルの製造工程について説明する。図
１３，図１４は、図１２に示したスタック型ＤＲＡＭの
メモリセルの製造工程を示す工程図である。
【００９６】先ず、第１の実施形態において図２（ａ）
〜図６（ｉ）を用いて説明した工程と同様な工程を経
て、図１３（ａ）に示す構造を形成する。次いで、図１
３（ｂ）に示すように、マスク層４３の表面に露出した
蓄積電極２７を例えばウエットエッチング法等を用い
て、約５０ｎｍ程度エッチバック（リセス）を行った
後、ＣＶＤ法を用いてシリコン窒化膜を堆積する。次
に、ＣＭＰ法等を用いて平坦化しつつマスク層４３上の
シリコン窒化膜を除去することにより、蓄積電極２７が
除去された窪みにＳＮキャップ膜１２１を選択的に埋め
込み形成する。
〜図６（ｉ）を用いて説明した工程と同様な工程を経
て、図１３（ａ）に示す構造を形成する。次いで、図１
３（ｂ）に示すように、マスク層４３の表面に露出した
蓄積電極２７を例えばウエットエッチング法等を用い
て、約５０ｎｍ程度エッチバック（リセス）を行った
後、ＣＶＤ法を用いてシリコン窒化膜を堆積する。次
に、ＣＭＰ法等を用いて平坦化しつつマスク層４３上の
シリコン窒化膜を除去することにより、蓄積電極２７が
除去された窪みにＳＮキャップ膜１２１を選択的に埋め
込み形成する。
【００９７】ＳＮキャップ膜１２１の膜厚は後の工程で
形成するＢＳＴ膜の膜厚や結晶の配向性の分布（例えば
図２０参照）に依存し、おおよそＢＳＴ膜厚の１倍以上
が望ましい。ＳＮキャップ膜１２１の膜厚をＢＳＴ膜の
１倍以上にすることによって、ＢＳＴ膜の配向性が蓄積
電極の上部端部で変化することを防止することができ
る。
形成するＢＳＴ膜の膜厚や結晶の配向性の分布（例えば
図２０参照）に依存し、おおよそＢＳＴ膜厚の１倍以上
が望ましい。ＳＮキャップ膜１２１の膜厚をＢＳＴ膜の
１倍以上にすることによって、ＢＳＴ膜の配向性が蓄積
電極の上部端部で変化することを防止することができ
る。
【００９８】次いで、図１４（ｃ）に示すように、例え
ば周辺回路部のようにマスク層４３を除去したくない領
域をレジスト膜で覆った後、マスク層４３を例えばＮＨ
4 Ｆ液等のウエットエッチング溶液を用いて選択的に除
去した後、レジスト膜を除去する。このとき、ウエット
エッチングはマスク層４３の下のシリコン窒化膜２８で
エッチングがストップする。この様にすると、メモリセ
ル部の蓄積電極２７表面の高さとメモリセル部以外のマ
スク層４３の表面の高さが揃い、蓄積電極２７の有無に
よるメモリセル領域とメモリセル領域以外の領域の段差
をほぼなくすことができる。スタック構造のＤＲＡＭ製
造工程においては、段差を小さくすることが重要な工程
である。
ば周辺回路部のようにマスク層４３を除去したくない領
域をレジスト膜で覆った後、マスク層４３を例えばＮＨ
4 Ｆ液等のウエットエッチング溶液を用いて選択的に除
去した後、レジスト膜を除去する。このとき、ウエット
エッチングはマスク層４３の下のシリコン窒化膜２８で
エッチングがストップする。この様にすると、メモリセ
ル部の蓄積電極２７表面の高さとメモリセル部以外のマ
スク層４３の表面の高さが揃い、蓄積電極２７の有無に
よるメモリセル領域とメモリセル領域以外の領域の段差
をほぼなくすことができる。スタック構造のＤＲＡＭ製
造工程においては、段差を小さくすることが重要な工程
である。
【００９９】また、このとき、蓄積電極２７の上部平面
にはＳＮキャップ膜１２１が残置され蓄積電極２７の上
部平面のコーナー角度は鋭角であるが蓄積電極２７の側
面はＳＮキャップ膜１２１の存在により側面のみの平面
状態となり、電界集中の問題を回避できる構造となって
いる。即ち、蓄積電極２７の形状による電界集中を緩和
することができ、キャパシタ絶縁膜の耐圧劣化に与える
影響を小さくすることができる。また、蓄積電極２７の
側面の表面はマスク層４３のエッチングされた溝の表面
が転写されたものになる。即ち、従来メタルなどの場合
に困難であったエッチング面の制御によらず、エッチン
グ面が比較的滑らかな酸化膜エッチング面が蓄積電極面
に転写されることになり、滑らかな蓄積電極側壁面を実
現することができる。このことにより、蓄積電極側面の
荒れによる電界集中によるキャパシタ絶縁膜でのリーク
電流の増加を抑制することができる。また、蓄積電極２
７の底部側面にはシリコン窒化膜２８が存在しており、
このシリコン窒化膜２８によって蓄積電極２７の底部コ
ーナーの影響は回避されている。即ち、キャパシタの電
極としては蓄積電極の側面のみを使用することになる。
にはＳＮキャップ膜１２１が残置され蓄積電極２７の上
部平面のコーナー角度は鋭角であるが蓄積電極２７の側
面はＳＮキャップ膜１２１の存在により側面のみの平面
状態となり、電界集中の問題を回避できる構造となって
いる。即ち、蓄積電極２７の形状による電界集中を緩和
することができ、キャパシタ絶縁膜の耐圧劣化に与える
影響を小さくすることができる。また、蓄積電極２７の
側面の表面はマスク層４３のエッチングされた溝の表面
が転写されたものになる。即ち、従来メタルなどの場合
に困難であったエッチング面の制御によらず、エッチン
グ面が比較的滑らかな酸化膜エッチング面が蓄積電極面
に転写されることになり、滑らかな蓄積電極側壁面を実
現することができる。このことにより、蓄積電極側面の
荒れによる電界集中によるキャパシタ絶縁膜でのリーク
電流の増加を抑制することができる。また、蓄積電極２
７の底部側面にはシリコン窒化膜２８が存在しており、
このシリコン窒化膜２８によって蓄積電極２７の底部コ
ーナーの影響は回避されている。即ち、キャパシタの電
極としては蓄積電極の側面のみを使用することになる。
【０１００】そして、図１に示すように、ＢＳＴ膜２９
を例えばＣＶＤ法で全面に２０ｎｍ程度の膜厚になるよ
うに堆積し、さらに必要であればＢＳＴ膜の結晶化アニ
ールを行い、さらに例えばＳｒＲｕＯ3 膜を例えばＣＶ
Ｄ法で全面に４０ｎｍ程度堆積して、キャパシタの上部
電極：プレート電極３０を形成する。さらに全面にＰＬ
（プレート）キャップ膜３１として例えばＴｉＮ膜等を
５０ｎｍ程度の膜厚例えばスパッタ法などで形成する。
その後、上部電極（プレート電極３０とＰＬキャップ膜
３１）を通常のリソグラフィとＲＩＥ法などを用いてパ
ターニングする。このとき、周辺回路領域などのように
プレート電極がない領域とメモリセル領域の間に段差が
発生することになる。
を例えばＣＶＤ法で全面に２０ｎｍ程度の膜厚になるよ
うに堆積し、さらに必要であればＢＳＴ膜の結晶化アニ
ールを行い、さらに例えばＳｒＲｕＯ3 膜を例えばＣＶ
Ｄ法で全面に４０ｎｍ程度堆積して、キャパシタの上部
電極：プレート電極３０を形成する。さらに全面にＰＬ
（プレート）キャップ膜３１として例えばＴｉＮ膜等を
５０ｎｍ程度の膜厚例えばスパッタ法などで形成する。
その後、上部電極（プレート電極３０とＰＬキャップ膜
３１）を通常のリソグラフィとＲＩＥ法などを用いてパ
ターニングする。このとき、周辺回路領域などのように
プレート電極がない領域とメモリセル領域の間に段差が
発生することになる。
【０１０１】ここで、プレート電極３０としては、Ｓｒ
ＲｕＯ3 膜の代わりに、例えばＲｕ膜、Ｐｔ膜、Ｒｅ
膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜などの貴
金属導電膜、又はそれらの金属酸化膜、ＳｒＲｕＯ3 膜
以外のペロブスカイト型の導電性金属酸化膜等を用いる
ことが可能である。さらに、全面に例えばプラズマＴＥ
ＯＳ酸化膜などの層間絶縁膜３２を膜厚４００ｎｍ程度
ＣＶＤ法で堆積し、ＣＭＰ法で再び全面が平坦になるよ
うに平坦化を行う。これにより、メモリセル部と周辺回
路部などの段差をなくすことができる。
ＲｕＯ3 膜の代わりに、例えばＲｕ膜、Ｐｔ膜、Ｒｅ
膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜などの貴
金属導電膜、又はそれらの金属酸化膜、ＳｒＲｕＯ3 膜
以外のペロブスカイト型の導電性金属酸化膜等を用いる
ことが可能である。さらに、全面に例えばプラズマＴＥ
ＯＳ酸化膜などの層間絶縁膜３２を膜厚４００ｎｍ程度
ＣＶＤ法で堆積し、ＣＭＰ法で再び全面が平坦になるよ
うに平坦化を行う。これにより、メモリセル部と周辺回
路部などの段差をなくすことができる。
【０１０２】この後、図示はしないが、所望の領域にコ
ンタクト孔を開孔し、メタル配線を形成する。もし、必
要ならば複数層のコンタクト、メタル配線を形成し、パ
ッシベーション膜を形成して、パッドコンタクトを開け
てＤＲＡＭを完成させる。
ンタクト孔を開孔し、メタル配線を形成する。もし、必
要ならば複数層のコンタクト、メタル配線を形成し、パ
ッシベーション膜を形成して、パッドコンタクトを開け
てＤＲＡＭを完成させる。
【０１０３】本実施形態では、Ｗプラグ２３と蓄積電極
２７との間にバリアメタル層としてＴｉＮ膜などの例に
ついて述べたが、ＴｉＮ膜／Ｔｉ膜のような積層膜やＷ
Ｓｉ 2 膜、Ｎｂ膜、Ｔｉ膜などのように金属膜、或いは
これらのシリサイド膜、又はこれらの窒化物膜（例えば
ＷＮ膜など）の化合物からなる導電膜をＷプラグ２３の
溝の中の一部に埋め込み形成して用いることが重要であ
る。バリアメタル材料に求められる性質は、メタルプラ
グ材料（例えばＷ膜やＴｉＮ膜）と蓄積電極材（ＳｒＲ
ｕＯ3 膜やＲｕ膜など）の反応バリア性と耐酸化性であ
る。この様な性質を満たす材料であればここに記述して
いないまでも使用することができる。
２７との間にバリアメタル層としてＴｉＮ膜などの例に
ついて述べたが、ＴｉＮ膜／Ｔｉ膜のような積層膜やＷ
Ｓｉ 2 膜、Ｎｂ膜、Ｔｉ膜などのように金属膜、或いは
これらのシリサイド膜、又はこれらの窒化物膜（例えば
ＷＮ膜など）の化合物からなる導電膜をＷプラグ２３の
溝の中の一部に埋め込み形成して用いることが重要であ
る。バリアメタル材料に求められる性質は、メタルプラ
グ材料（例えばＷ膜やＴｉＮ膜）と蓄積電極材（ＳｒＲ
ｕＯ3 膜やＲｕ膜など）の反応バリア性と耐酸化性であ
る。この様な性質を満たす材料であればここに記述して
いないまでも使用することができる。
【０１０４】本実施形態のキャパシタセル、上述したよ
うな蓄積電極構造をとることにより、 1.蓄積電極２７の側部とＳＮキャップ膜１２１の側部は
連続的に形成されているので、蓄積電極の側面及び上部
平面の間にできる鋭角コーナーによる電界集中を防止で
きるのでキャパシタ絶縁膜のリーク電流を低減すること
ができる。
うな蓄積電極構造をとることにより、 1.蓄積電極２７の側部とＳＮキャップ膜１２１の側部は
連続的に形成されているので、蓄積電極の側面及び上部
平面の間にできる鋭角コーナーによる電界集中を防止で
きるのでキャパシタ絶縁膜のリーク電流を低減すること
ができる。
【０１０５】2.蓄積電極の上部平面が絶縁膜で覆われて
いるので、キャパシタ絶縁膜を化学気相成長法で成膜す
る場合、化学気相成長膜が蓄積電極上部平面部に側面に
比べて厚膜に成膜されることを防止することができるた
め、キャパシタ絶縁膜のカバレッジ（蓄積電極側面にお
ける膜厚均一性）が向上することによりキャパシタ絶縁
膜の薄膜化を実現でき、キャパシタ容量を増加させるこ
とができる。
いるので、キャパシタ絶縁膜を化学気相成長法で成膜す
る場合、化学気相成長膜が蓄積電極上部平面部に側面に
比べて厚膜に成膜されることを防止することができるた
め、キャパシタ絶縁膜のカバレッジ（蓄積電極側面にお
ける膜厚均一性）が向上することによりキャパシタ絶縁
膜の薄膜化を実現でき、キャパシタ容量を増加させるこ
とができる。
【０１０６】なお、蓄積電極の上面とプレート電極との
間には、絶縁膜として（Ｂａ，Ｓｒ）ＴｉＯ3 膜とキャ
ップ膜の２種類の膜が形成され、膜厚が側部より厚くな
っており、キャパシタ容量の低下が懸念される。しか
し、スタック型のキャパシタの容量の９０％以上はキャ
パシタの側部であり、上面の容量は小さいので、キャッ
プ膜の形成による電解集中及びリーク電流の抑制によ
り、キャパシタ容量が増大する。
間には、絶縁膜として（Ｂａ，Ｓｒ）ＴｉＯ3 膜とキャ
ップ膜の２種類の膜が形成され、膜厚が側部より厚くな
っており、キャパシタ容量の低下が懸念される。しか
し、スタック型のキャパシタの容量の９０％以上はキャ
パシタの側部であり、上面の容量は小さいので、キャッ
プ膜の形成による電解集中及びリーク電流の抑制によ
り、キャパシタ容量が増大する。
【０１０７】3.蓄積電極の側面において、ＢＳＴ膜の結
晶粒の粒界方向が変化せずに揃っているので、キャパシ
タ絶縁膜の特性（リーク電流、比誘電率等）の均一性が
向上しＤＲＡＭ素子としての歩留まりが向上する。など
の効果がある。
晶粒の粒界方向が変化せずに揃っているので、キャパシ
タ絶縁膜の特性（リーク電流、比誘電率等）の均一性が
向上しＤＲＡＭ素子としての歩留まりが向上する。など
の効果がある。
【０１０８】［第６の実施形態］図１５は、本発明の第
６の実施形態に係わるスタック型ＤＲＡＭのメモリセル
の概略構成を示す図である。なお、図１５は、図１
（ａ）Ａ−Ａ’部の断面図に相当する。なお、本実施形
態は、蓄積電極の形成方法が第５の実施形態と異なる。
６の実施形態に係わるスタック型ＤＲＡＭのメモリセル
の概略構成を示す図である。なお、図１５は、図１
（ａ）Ａ−Ａ’部の断面図に相当する。なお、本実施形
態は、蓄積電極の形成方法が第５の実施形態と異なる。
【０１０９】本実施形態は、第１の実施形態の図４
（ｆ）を用いて説明した工程の後、図１５（ａ）に示す
ように、全面にＳｒＲｕＯ3 等からなる蓄積電極材２７
とＳＮキャップ膜材１２１を例えばスパッタ法やＣＶＤ
法により堆積する。次いで、図１５（ｂ）に示すよう
に、蓄積電極パターンのレジスト膜１５１を形成した
後、ＳＮキャップ膜材１２１、蓄積電極２７に対してＲ
ＩＥ法やＣＤＥ法やウエットエッチング法などによるエ
ッチングを行い、ＳＮキャップ膜１２１及び蓄積電極２
７を形成する。このようにすると、ＳＮキャップ膜１２
１と蓄積電極２７とを自己整合的に同じ形状に加工でき
る。この後、レジスト膜１５１を剥離した後、ＢＳＴ
膜、プレート電極を順次成膜する。
（ｆ）を用いて説明した工程の後、図１５（ａ）に示す
ように、全面にＳｒＲｕＯ3 等からなる蓄積電極材２７
とＳＮキャップ膜材１２１を例えばスパッタ法やＣＶＤ
法により堆積する。次いで、図１５（ｂ）に示すよう
に、蓄積電極パターンのレジスト膜１５１を形成した
後、ＳＮキャップ膜材１２１、蓄積電極２７に対してＲ
ＩＥ法やＣＤＥ法やウエットエッチング法などによるエ
ッチングを行い、ＳＮキャップ膜１２１及び蓄積電極２
７を形成する。このようにすると、ＳＮキャップ膜１２
１と蓄積電極２７とを自己整合的に同じ形状に加工でき
る。この後、レジスト膜１５１を剥離した後、ＢＳＴ
膜、プレート電極を順次成膜する。
【０１１０】第５の実施形態では蓄積電極パターンのホ
ールに蓄積電極材を埋め込み蓄積電極材を埋め込み蓄積
電極を形成する例であったが、本実施形態では蓄積電極
をレベンソンマスクで加工する例である。いずれにして
も蓄積電極の上部平面部にＳＮキャップ膜を形成し、コ
ーナーの電界集中を防止することが可能である。
ールに蓄積電極材を埋め込み蓄積電極材を埋め込み蓄積
電極を形成する例であったが、本実施形態では蓄積電極
をレベンソンマスクで加工する例である。いずれにして
も蓄積電極の上部平面部にＳＮキャップ膜を形成し、コ
ーナーの電界集中を防止することが可能である。
【０１１１】［第７の実施形態］図１６は、本発明の第
７の実施形態に係わるスタック型ＤＲＡＭのメモリセル
の蓄積電極周りのみを抽出した部分の概略構成を示す断
面図である。なお、本実施形態は、蓄積電極の構造が第
５及び第６の実施形態と異なる。
７の実施形態に係わるスタック型ＤＲＡＭのメモリセル
の蓄積電極周りのみを抽出した部分の概略構成を示す断
面図である。なお、本実施形態は、蓄積電極の構造が第
５及び第６の実施形態と異なる。
【０１１２】第５及び第６の実施形態において、蓄積電
極の上部平面はＳＮキャップ膜が存在するので蓄積電極
の上部コーナーの電界集中は防止することができる。し
かし、蓄積電極の底部コーナーにおけるＢＳＴ膜の結晶
の配向性の変化によるＢＳＴ膜リーク電流の増加が懸念
される。
極の上部平面はＳＮキャップ膜が存在するので蓄積電極
の上部コーナーの電界集中は防止することができる。し
かし、蓄積電極の底部コーナーにおけるＢＳＴ膜の結晶
の配向性の変化によるＢＳＴ膜リーク電流の増加が懸念
される。
【０１１３】このため、本実施形態では、蓄積電極２７
の側面の延長上のＴＥＯＳ酸化膜２２を蓄積電極２７に
沿って掘り込み、蓄積電極２７の側面が、ＳＮキャップ
膜１２１とＴＥＯＳ酸化膜２２に挟まれて完全に平面と
なるような構造を実現している。
の側面の延長上のＴＥＯＳ酸化膜２２を蓄積電極２７に
沿って掘り込み、蓄積電極２７の側面が、ＳＮキャップ
膜１２１とＴＥＯＳ酸化膜２２に挟まれて完全に平面と
なるような構造を実現している。
【０１１４】製造方法としては、蓄積電極２７の加工時
に引き続いて、ＴＥＯＳ酸化膜２２を例えばＢＳＴ膜２
９の膜厚の１倍から３倍程度例えばＲＩＥ法を用いてエ
ッチングする。
に引き続いて、ＴＥＯＳ酸化膜２２を例えばＢＳＴ膜２
９の膜厚の１倍から３倍程度例えばＲＩＥ法を用いてエ
ッチングする。
【０１１５】このようにすると、蓄積電極２７の側面が
上部も下部も絶縁膜に挟まれた構造となり、側面は連続
した平面構造となり、ＢＳＴ膜の結晶化時にも結晶の配
向性は均一に実現でき、配向性の変化によるＢＳＴ膜の
リーク電流を著しく低減することができる。
上部も下部も絶縁膜に挟まれた構造となり、側面は連続
した平面構造となり、ＢＳＴ膜の結晶化時にも結晶の配
向性は均一に実現でき、配向性の変化によるＢＳＴ膜の
リーク電流を著しく低減することができる。
【０１１６】［第８の実施形態］図１７は、本願発明の
第８の実施形態に係わるスタック型ＤＲＡＭのメモリセ
ルの蓄積電極周りのみを抽出した部分の概略構成を示す
断面図である。
第８の実施形態に係わるスタック型ＤＲＡＭのメモリセ
ルの蓄積電極周りのみを抽出した部分の概略構成を示す
断面図である。
【０１１７】本実施形態においては、溝（Ｃｏｎｃａｖ
ｅ）型の蓄積電極構造におけるＳＮキャップ膜の形成方
法について提案する。図１８は、図１７に示すスタック
型ＤＲＡＭの製造工程を示す工程断面図である。
ｅ）型の蓄積電極構造におけるＳＮキャップ膜の形成方
法について提案する。図１８は、図１７に示すスタック
型ＤＲＡＭの製造工程を示す工程断面図である。
【０１１８】図１０（ｃ）を用いて説明した工程の後、
図１８（ａ）に示すように、蓄積電極材２７を例えばウ
エットエッチング法等を用いて選択的にエッチバック
（リセス）を行い、上面を約４０ｎｍ程度後退させる。
次いで、全面にシリコン窒化膜等１２１をＣＶＤ法で堆
積し（図１８（ｂ））、引き続きＣＭＰ法を用いてマス
ク層４３と同じ高さの平面部の領域にのみＳＮキャップ
膜１２１を選択的に形成する（図１８（ｃ））。この
後、ＳＯＧ膜を除去し（図１８（ｄ））、ＢＳＴ膜２
９、プレート電極３０を形成し（図１８（ｅ））、キャ
パシタが完成する。
図１８（ａ）に示すように、蓄積電極材２７を例えばウ
エットエッチング法等を用いて選択的にエッチバック
（リセス）を行い、上面を約４０ｎｍ程度後退させる。
次いで、全面にシリコン窒化膜等１２１をＣＶＤ法で堆
積し（図１８（ｂ））、引き続きＣＭＰ法を用いてマス
ク層４３と同じ高さの平面部の領域にのみＳＮキャップ
膜１２１を選択的に形成する（図１８（ｃ））。この
後、ＳＯＧ膜を除去し（図１８（ｄ））、ＢＳＴ膜２
９、プレート電極３０を形成し（図１８（ｅ））、キャ
パシタが完成する。
【０１１９】このようにすると、Ｃｏｎｃａｖｅ型の蓄
積電極において蓄積電極の上部側面がＳＮキャップ膜に
より平坦になり、電界の集中の影響を緩和することがで
きる。
積電極において蓄積電極の上部側面がＳＮキャップ膜に
より平坦になり、電界の集中の影響を緩和することがで
きる。
【０１２０】尚、上記実施形態ではキャパシタ絶縁膜と
してＢＳＴ膜の例を述べたが、リーク電流特性や膜の結
晶性が下地の蓄積電極の結晶構造の影響を受ける高誘電
率を持つ絶縁膜であれば良いので、他の膜、例えばＰｂ
（Ｚｒ，Ｔｉ）Ｏ3 膜、ＳｒＴｉＯ3 膜、Ｔａ2Ｏ5膜等
でも良い。
してＢＳＴ膜の例を述べたが、リーク電流特性や膜の結
晶性が下地の蓄積電極の結晶構造の影響を受ける高誘電
率を持つ絶縁膜であれば良いので、他の膜、例えばＰｂ
（Ｚｒ，Ｔｉ）Ｏ3 膜、ＳｒＴｉＯ3 膜、Ｔａ2Ｏ5膜等
でも良い。
【０１２１】なお、本発明は、上記実施形態に限定され
るものではない。例えば、なお、上記実施形態では、キ
ャパシタ絶縁膜としてＢＳＴ膜の例を述べたが、高誘電
率を持つ絶縁膜であれば良いので、ほかの膜、例えばＰ
ｂ（Ｚｒ，Ｔｉ）Ｏ3 膜やＳｒＴｉＯ3 膜などでも良
い。その他、本発明は、その要旨を逸脱しない範囲で、
種々変形して実施することが可能である。
るものではない。例えば、なお、上記実施形態では、キ
ャパシタ絶縁膜としてＢＳＴ膜の例を述べたが、高誘電
率を持つ絶縁膜であれば良いので、ほかの膜、例えばＰ
ｂ（Ｚｒ，Ｔｉ）Ｏ3 膜やＳｒＴｉＯ3 膜などでも良
い。その他、本発明は、その要旨を逸脱しない範囲で、
種々変形して実施することが可能である。
【０１２２】
【発明の効果】以上説明したように本発明によれば、蓄
積電極の側面におけるキャパシタ誘電体膜（ＢＳＴ膜）
の結晶性を向上できるのでキャパシタ誘電体膜の誘電率
を安定して形成でき、その結果キャパシタ容量を安定し
て向上できる。
積電極の側面におけるキャパシタ誘電体膜（ＢＳＴ膜）
の結晶性を向上できるのでキャパシタ誘電体膜の誘電率
を安定して形成でき、その結果キャパシタ容量を安定し
て向上できる。
【０１２３】また、前記下部電極の上部表面の少なくと
も端部と前記キャパシタ絶縁膜との間に、絶縁体材料か
ら構成された少なくとも１層のキャップ膜が形成されて
いることによって、下部電極コーナー部における電界集
中及びキャパ絶縁膜の配向性の変化が抑制され、キャパ
シタ容量の増大を図り得る。
も端部と前記キャパシタ絶縁膜との間に、絶縁体材料か
ら構成された少なくとも１層のキャップ膜が形成されて
いることによって、下部電極コーナー部における電界集
中及びキャパ絶縁膜の配向性の変化が抑制され、キャパ
シタ容量の増大を図り得る。
【図１】第１の実施形態に係わるスタック型ＤＲＡＭの
メモリセルの概略構成を示す図。
メモリセルの概略構成を示す図。
【図２】図１に示したスタック型ＤＲＡＭのメモリセル
の製造工程を示す工程断面図。
の製造工程を示す工程断面図。
【図３】図１に示したスタック型ＤＲＡＭのメモリセル
の製造工程を示す工程断面図。
の製造工程を示す工程断面図。
【図４】図１に示したスタック型ＤＲＡＭのメモリセル
の製造工程を示す工程断面図。
の製造工程を示す工程断面図。
【図５】図１に示したスタック型ＤＲＡＭのメモリセル
の製造工程を示す工程断面図。
の製造工程を示す工程断面図。
【図６】図１に示したスタック型ＤＲＡＭのメモリセル
の製造工程を示す工程断面図。
の製造工程を示す工程断面図。
【図７】図１に示したスタック型ＤＲＡＭのメモリセル
の製造工程を示す工程断面図。
の製造工程を示す工程断面図。
【図８】第２の実施形態に係わるスタック型ＤＲＡＭの
メモリセルの概略構成を示す断面図。
メモリセルの概略構成を示す断面図。
【図９】第３の実施形態に係わるスタック型ＤＲＡＭの
メモリセルの概略構成を示す断面図。
メモリセルの概略構成を示す断面図。
【図１０】図９に示したスタック型ＤＲＡＭのメモリセ
ルの製造工程を示す工程断面図。
ルの製造工程を示す工程断面図。
【図１１】第４の実施形態に係わるスタック型ＤＲＡＭ
のメモリセルの概略構成を示す断面図。
のメモリセルの概略構成を示す断面図。
【図１２】第５実施形態に係わるスタック型ＤＲＡＭの
メモリセルの概略構成を示す図。
メモリセルの概略構成を示す図。
【図１３】図１２に示したスタック型ＤＲＡＭのメモリ
セルの製造工程を示す工程断面図。
セルの製造工程を示す工程断面図。
【図１４】図１２に示したスタック型ＤＲＡＭのメモリ
セルの製造工程を示す工程断面図。
セルの製造工程を示す工程断面図。
【図１５】第６実施形態に係わるスタック型ＤＲＡＭの
メモリセルの概略構成を示す図。
メモリセルの概略構成を示す図。
【図１６】第７実施形態に係わるスタック型ＤＲＡＭの
メモリセルの概略構成を示す図。
メモリセルの概略構成を示す図。
【図１７】第８実施形態に係わるスタック型ＤＲＡＭの
メモリセルの概略構成を示す図。
メモリセルの概略構成を示す図。
【図１８】図１７に示したスタック型ＤＲＡＭのメモリ
セルの製造工程を示す工程断面図。
セルの製造工程を示す工程断面図。
【図１９】従来のスタック型ＤＲＡＭのメモリセルの概
略構成を示す図。
略構成を示す図。
【図２０】スタック型ＤＲＡＭのメモリセルの問題点を
説明する図。
説明する図。
１１…シリコン基板 １２…素子分離領域 １３…ゲート酸化膜 １４…ゲート電極 １５…ゲートキャップ層 １６…ドレイン拡散層 １７…シリコン窒化膜 １８…第１のＢＰＳＧ膜 １９…コンタクトホール ２０…ポリシリコンコンタクト ２１…第２のＢＰＳＧ膜 ２２…ＴＥＯＳ酸化膜 ２３…Ｗプラグ ２４…バリアメタル ２５…ＢＬコンタクトプラグ ２６…ビット線 ２７…蓄積電極 ２７…蓄積電極材 ２８…シリコン窒化膜 ２９…ＢＳＴ膜 ３０…プレート電極 ３１…ＰＬキャップ膜 ３２…層間絶縁膜 ４１…素子領域 ４２…レジスト膜 ４３…マスク層 ４４…レジスト膜 ４５…ホール １２１…ＳＮキャップ膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD22 AD24 JA06 JA14 JA35 JA39 JA40 KA05 MA06 MA17 NA01 PR05 PR21 PR36 PR38 PR39 PR40
Claims (13)
- 【請求項１】半導体基板上に形成された凸状の下部電極
と、この下部電極の表面を覆うように形成されたキャパ
シタ絶縁膜と、このキャパシタ絶縁膜上に形成された上
部電極とを含むキャパシタセルを具備する半導体装置に
おいて、 前記下部電極の上面の少なくとも端部と前記キャパシタ
絶縁膜との間に、絶縁材料から構成された少なくとも１
層のキャップ膜が形成されていることを特徴とする半導
体装置。 - 【請求項２】前記下部電極の側面と前記キャップ膜の側
面とが連続的に形成されていることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】半導体基板上に形成された凸状の下部電極
と、この下部電極の表面を覆うように形成されたキャパ
シタ絶縁膜と、このキャパシタ絶縁膜上に形成された上
部電極とを含むキャパシタセルを具備する半導体装置に
おいて、 前記下部電極を構成する結晶は、互いに隣接する結晶粒
の粒界が該電極の側面に対して垂直に形成されているこ
とを特徴とする半導体装置。 - 【請求項４】前記互いに隣接する結晶粒の粒界が該電極
の側面に対して垂直に形成されている結晶は、前記下部
電極側面を構成することを特徴とする請求項３に記載の
半導体装置。 - 【請求項５】前記下部電極の側面の結晶粒の粒界の方向
と前記キャパシタ絶縁膜の結晶粒の粒界の方向との少な
くとも一部が同じであることを特徴とする請求項３記載
の半導体装置。 - 【請求項６】前記キャパシタセルの下部電極の側面の下
部端部は、前記キャパシタ絶縁膜以外の絶縁膜に覆われ
ていることを特徴とする請求項１又は３に記載の半導体
装置。 - 【請求項７】前記下部電極の上部表面に形成された前記
キャパシタ絶縁膜の膜厚は、前記下部電極の側面に形成
された該キャパシタ絶縁膜の膜厚より厚く形成されてい
る事を特徴とする前記請求項１又は３記載の半導体装
置。 - 【請求項８】前記キャパシタセルの下部電極は、スタッ
ク型ＤＲＡＭのメモリセルに用いられていることを特徴
とする請求項１又は３に記載の半導体装置。 - 【請求項９】前記キャパシタ絶縁膜は、ＳｒとＴｉを含
む酸化物から構成されていることを特徴とする請求項１
又は３に記載の半導体装置。 - 【請求項１０】半導体基板上に、表面の一部にプラグ電
極が露出する層間絶縁膜を形成する工程と、 前記層間絶縁膜上に、前記プラグ電極に接続し、上面の
みに絶縁体からなる少なくとも１層のキャップ膜が形成
された凸状の下部電極を形成する工程と、 前記下部電極の側面及び前記キャップ膜の表面を覆うキ
ャパシタ絶縁膜を形成する工程と、 前記キャパシタ絶縁膜上に上部電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項１１】半導体基板上に、表面の一部にプラグ電
極が露出する層間絶縁膜を形成する工程と、 前記層間絶縁膜上に絶縁膜を形成する工程と、 前記絶縁膜に、前記プラグ電極が露出する開口部を形成
する工程と、 前記開口部に下部電極を埋め込み形成する工程と、 前記下部電極の表面をほぼ均一に除去し、側面が前記絶
縁膜，且つ底面が該電極である凹部を形成する工程と、 前記凹部に絶縁体からなる少なくとも１層のキャップ膜
を埋め込み形成する工程と、 前記絶縁膜を除去し、凸状の前記下部電極及びキャップ
膜の積層構造を露出させる工程と、 前記下部電極及びキャップ膜の表面を覆うキャパシタ絶
縁膜を形成する工程と、 前記キャパシタ絶縁膜上に上部電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項１２】半導体基板上に、表面の一部にプラグ電
極が露出する層間絶縁膜を形成する工程と、 前記層間絶縁膜上に下部電極、及び絶縁体からなる少な
くとも１層のキャップ膜を順次積層する工程と、 前記プラグ電極を含む領域の前記キャップ膜上に選択的
にマスクパターンを形成する工程と、 前記マスクパターンをマスクに前記下部電極及びキャッ
プ膜を選択的にエッチングして前記層間絶縁膜を露出さ
せると共に、前記下部電極及びキャップ膜の積層構造を
凸状に成形する工程と、 前記下部電極及びキャップ膜の表面を覆うキャパシタ絶
縁膜を形成する工程と、 前記キャパシタ絶縁膜上に上部電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項１３】半導体基板上に、表面の一部にプラグ電
極が露出するホールを有するマスク層を形成する工程
と、 前記マスク層のホール内に下部電極を埋込形成する工程
と、 前記下部電極の表面を覆うキャパシタ絶縁膜を形成する
工程と、 前記キャパシタ絶縁膜上に上部電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11336605A JP2000243931A (ja) | 1998-12-22 | 1999-11-26 | 半導体装置及びその製造方法 |
| US09/469,190 US6867451B2 (en) | 1998-12-22 | 1999-12-21 | Semiconductor device and method for manufacturing the same |
| KR1019990059592A KR100345631B1 (ko) | 1998-12-22 | 1999-12-21 | 반도체 장치 및 그 제조 방법 |
| US11/033,257 US20050121713A1 (en) | 1998-12-22 | 2005-01-12 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36549198 | 1998-12-22 | ||
| JP10-365491 | 1998-12-22 | ||
| JP11336605A JP2000243931A (ja) | 1998-12-22 | 1999-11-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=26575527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11336605A Pending JP2000243931A (ja) | 1998-12-22 | 1999-11-26 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6867451B2 (ja) |
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| KR (1) | KR100345631B1 (ja) |
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