KR102649412B1 - 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 - Google Patents

박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 Download PDF

Info

Publication number
KR102649412B1
KR102649412B1 KR1020190175463A KR20190175463A KR102649412B1 KR 102649412 B1 KR102649412 B1 KR 102649412B1 KR 1020190175463 A KR1020190175463 A KR 1020190175463A KR 20190175463 A KR20190175463 A KR 20190175463A KR 102649412 B1 KR102649412 B1 KR 102649412B1
Authority
KR
South Korea
Prior art keywords
transistor
active layer
disposed
region
area
Prior art date
Application number
KR1020190175463A
Other languages
English (en)
Other versions
KR20210082958A (ko
Inventor
고영현
김대환
정찬용
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020190175463A priority Critical patent/KR102649412B1/ko
Publication of KR20210082958A publication Critical patent/KR20210082958A/ko
Application granted granted Critical
Publication of KR102649412B1 publication Critical patent/KR102649412B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명의 실시예들은, 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것으로, 더욱 상세하게는, 제1 채널영역을 포함하는 제1 트랜지스터의 제1 액티브층, 제1 액티브층 상에 배치된 제1 게이트 절연막 상에 배치되고 제1 채널영역과 중첩된 제1 트랜지스터의 제1 게이트 전극, 제1 게이트 전극 상에 배치된 층간 절연막 상에 배치되고, 제2 채널영역을 포함하는 제2 트랜지스터의 제2 액티브층, 제2 액티브층의 상면의 일부 및 층간 절연막의 상면의 일부에 배치된 제2 게이트 절연막 및 제2 게이트 절연막 상에 배치되고, 제2 채널영역과 중첩되며 제1 액티브층과 컨택된 제2 트랜지스터의 제2 게이트 전극을 포함함으로써, 마스크 공정 수를 저감할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.

Description

박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명의 실시예들은 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.
이로 인해, 패널 제작 공정은 복잡해지고 어려질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다.
또한, 높은 해상도 등의 전자장치의 우수한 특성을 구현하기 위해서는 트랜지스터의 집적도가 높아져야 한다. 그러나, 공정 및 설계 등의 문제로 트랜지스터의 크기를 무한정 줄일 수 없으므로, 트랜지스터의 특성을 떨어트리지 않으면서, 집적도가 높으면서 공정이 간단한 전자장치를 제공할 수 있는 구조를 갖는 트랜지스터를 제공할 필요가 있다.
본 발명의 실시예들은 적어도 2개의 트랜지스터를 기판에 수직한 방향으로 적층함으로써, 트랜지스터들이 차지하는 면적을 줄일 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공하는데 있다.
본 발명의 실시예들은 도체화된 액티브층 영역이 컨택홀 내에 배치되는 영역을 줄임으로써, 액티브층의 도체화 공정을 용이하게 할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공하는데 있다.
본 발명의 실시예들은 제1 트랜지스터 상에 배치된 제2 트랜지스터의 게이트 전극이 제1 트랜지스터의 소스 전극 또는 드레인 전극 역할을 동시에 하는 구조를 가짐으로써, 적어도 하나의 절연막 구성을 삭제하고, 공정 수를 저감할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공하는데 있다.
일 측면에서, 본 발명의 실시예들은 적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터를 포함하는 패널 및 패널을 구동하기 위한 구동회로를 포함하고, 패널은, 기판 상에 배치되고, 제1 채널영역을 포함하는 제1 트랜지스터의 제1 액티브층, 제1 액티브층의 제1 채널영역 상에 배치된 부분을 포함하는 제1 게이트 절연막, 제1 게이트 절연막 상에 배치되고 제1 채널영역과 중첩된 제1 트랜지스터의 제1 게이트 전극, 제1 게이트 전극 상에 배치된 층간 절연막, 층간 절연막 상에 배치되고, 제2 채널영역을 포함하는 제2 트랜지스터의 제2 액티브층, 제2 액티브층의 상면의 일부 및 층간 절연막의 상면의 일부에 배치된 제2 게이트 절연막 및 제2 게이트 절연막 상에 배치되고, 제2 채널영역과 중첩되며 제1 액티브층과 컨택된 제2 트랜지스터의 제2 게이트 전극을 포함하는 전자장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 기판, 기판 상에 배치되고, 제1 채널영역을 포함하는 제1 트랜지스터의 제1 액티브층, 제1 액티브층의 제1 채널영역 상에 배치된 부분을 포함하는 제1 게이트 절연막, 제1 게이트 절연막 상에 배치되고 제1 채널영역과 중첩된 제1 트랜지스터의 제1 게이트 전극, 제1 게이트 전극 상에 배치된 층간 절연막, 층간 절연막 상에 배치되고, 제2 채널영역을 포함하는 제2 트랜지스터의 제2 액티브층, 제2 액티브층의 상면의 일부 및 층간 절연막의 상면의 일부에 배치된 제2 게이트 절연막 및 제2 게이트 절연막 상에 배치되고, 제2 채널영역과 중첩되며 제1 액티브층과 컨택된 제2 트랜지스터의 제2 게이트 전극을 포함하는 박막 트랜지스터 어레이 기판을 제공할 수 있다.
본 발명의 실시예들에 의하면, 적어도 2개의 트랜지스터를 기판에 수직한 방향으로 적층함으로써, 트랜지스터들이 차지하는 면적을 줄일 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 도체화된 액티브층 영역이 컨택홀 내에 배치되는 영역을 줄임으로써, 액티브층의 도체화 공정을 용이하게 할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 제1 트랜지스터 상에 배치된 제2 트랜지스터의 게이트 전극이 제1 트랜지스터의 소스 전극 또는 드레인 전극 역할을 동시에 하는 구조를 가짐으로써, 적어도 하나의 절연막 구성을 삭제하고, 마스크 공정 수를 저감할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예에 따른 표시장치의 서브픽셀의 등가회로이다.
도 3은 본 발명의 실시예에 따른 표시패널의 액티브 영역의 일부에 대한 평면도이다.
도 4는 도 3의 A-A' 및 B-B'를 따라 절단한 단면도이다.
도 5는 도 3의 C-D를 따라 절단한 단면도이다.
도 6은 도 3의 E-F를 따라 절단한 단면도이다.
도 7은 G-H를 따라 절단한 단면도이다.
도 8 내지 도 15는 본 발명의 실시예에 따른 회로부의 일부 영역에 대한 제조 방법을 간략히 도시한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 시스템 구성도이다.
도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결되는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는, 기능적으로 볼 때, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다.
표시패널(110)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 데이터 라인(DL)은 행(Row) 또는 열(Column)으로 배치될 수 있고, 다수의 게이트 라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 데이터 라인(DL)은 행(Row)으로 배치되고, 다수의 게이트 라인(GL)은 열(Column)로 배치되는 것으로 가정한다.
컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 구동 동작에 필요한 각종 제어 신호(DCS, GCS)를 공급하여, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어한다.
이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하는 것 이외에, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.
이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
데이터 구동 회로(120)는, 적어도 하나의 소스-드라이버 집적회로(S-DIC: Source-Driver Integrated Circuit)를 포함하여 구현될 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그-디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스-드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스-드라이버 집적회로(S-DIC)는, 표시패널(110)에 연결된 소스-회로필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
게이트 구동 회로(130)는, 다수의 게이트 라인(GL)로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동 회로(130)는 스캔 구동 회로라고도 한다.
게이트 구동 회로(130)는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
게이트 구동 회로(130)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 게이트 구동 회로(130)는 다수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 표시패널(110)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.
게이트 구동 회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 구동 회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 구동 회로(130)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
표시패널(110)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔 라인(SCL), 다수의 센스 라인(SCL) 및 다수의 발광 제어 라인(EML)을 포함할 수 있다. 스캔 라인(SCL), 센스 라인(SCL) 및 발광 제어 라인(EML)은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 센스 트랜지스터, 발광 제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔 신호, 센스 신호, 발광 제어 신호)를 전달하는 배선들이다.
본 실시예들에 따른 표시장치(100)는, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED(Micro Light Emitting Diode) 디스플레이 등의 자 발광 디스플레이일 수 있다.
본 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광 소자로서 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광 소자를 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED(Micro Light Emitting Diode)를 발광 소자로서 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 표시장치(100)의 서브픽셀(SP)의 등가회로이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 각 서브픽셀(SP)은, 발광 소자(ED)와, 발광 소자(ED)로 흐르는 전류를 제어하는 구동 트랜지스터(DRT)와, 데이터 전압(Vdata)을 구동 트랜지스터(DRT)로 전달하는 스캔 트랜지스터(SCT)와, 초기화 동작을 위한 센스 트랜지스터(SENT)와, 발광 제어를 위한 발광 제어 트랜지스터(EMT)와, 일정 기간 동안 전압 유지를 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
도 2에 예시된 서브픽셀(SP)은, 발광 소자(ED)를 구동하기 위하여, 4개의 트랜지스터(DRT, SCT, SENT, EMT)와 1개의 캐패시터(Cst)를 갖기 때문에, 4T(Transistor)1C(Capacitor) 구조를 갖는다고 한다.
발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 위치하는 발광층(EL)을 포함한다. 발광 소자(ED)의 제1 전극(E1)은 애노드 전극 또는 캐소드 전극일 수 있고, 제2 전극(E2)은 캐소드 전극 또는 애노드 전극일 수 있다. 발광 소자(ED)는 일 예로, 유기발광다이오드(OLED), 발광다이오드(LED), 퀀텀닷 발광 소자 등일 수 있다.
발광 소자(ED)의 제2 전극(E2)은 공통 전극일 수 있다. 이 경우, 발광 소자(ED)의 제2 전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다. 여기서, 기저 전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압과 유사한 전압일 수 있다.
구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)을 포함한다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. 아래에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다.
스캔 트랜지스터(SCT)는 게이트 라인(GL)의 일종인 다수의 스캔 라인(SCL) 중 대응되는 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터 라인(DL) 중 대응되는 데이터 라인(DL) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 게이트 라인(GL)의 한 종류인 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다.
스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되고, 턴-오프 레벨 전압의 스캔 신호(SCAN)에 의해 턴-오프 된다. 여기서, 스캔 트랜지스터(SCT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 스캔 트랜지스터(SCT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.
센스 트랜지스터(SENT)는, 게이트 라인(GL)의 일종인 다수의 센스 라인(SENL) 중 대응되는 센스 라인(SENL)에서 공급되는 센스 신호(SENSE)에 응답하여, 발광 소자(ED)의 제1 전극(E1)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 초기화 전압 라인(IVL) 중 대응되는 초기화 전압 라인(IVL) 간의 연결을 제어할 수 있다.
센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 초기화 전압 라인(IVL)에 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 게이트 노드는 게이트 라인(GL)의 일종인 센스 라인(SENL)과 전기적으로 연결되어 센스 신호(SENSE)를 인가 받을 수 있다.
센스 트랜지스터(SENT)는 턴-온 되어, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vini)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해줄 수 있다.
센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스 신호(SENSE)에 의해 턴-온 되고, 턴-오프 레벨 전압의 센스 신호(SENSE)에 의해 턴-오프 된다. 여기서, 센스 트랜지스터(SENT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 센스 트랜지스터(SENT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.
발광 제어 트랜지스터(EMT)는 게이트 라인(GL)의 일종인 다수의 발광 제어 라인(EML) 중 대응되는 발광 제어 라인(EML)에서 공급되는 발광 제어 신호(EM)에 응답하여, 구동 트랜지스터(DRT)의 제3 노드(N3)와 다수의 구동 라인(DVL) 중 대응되는 구동 라인(DVL) 간의 연결을 제어할 수 있다. 즉, 도 2에 도시된 바와 같이, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 라인(DVL) 사이에 전기적으로 연결될 수 있다.
발광 제어 트랜지스터(EMT)의 드레인 노드 또는 소스 노드는 구동 라인(DVL)에 전기적으로 연결될 수 있다. 발광 제어 트랜지스터(EMT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제3 노드(N3)에 전기적으로 연결될 수 있다. 발광 제어 트랜지스터(EMT)의 게이트 노드는 게이트 라인(GL)의 일종인 발광 제어 라인(EML)과 전기적으로 연결되어 발광 제어 신호(EM)를 인가 받을 수 있다.
이와 다르게, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED)의 제1 전극(E1) 간의 연결을 제어할 수도 있다. 즉, 도 2에 도시된 바와 다르게, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED) 사이에 전기적으로 연결될 수 있다.
발광 제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광 제어 신호(EM)에 의해 턴-온 되고, 턴-오프 레벨 전압의 발광 제어 신호(EM)에 의해 턴-오프 된다. 여기서, 발광 제어 트랜지스터(EMT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 발광 제어 트랜지스터(EMT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지해줄 수 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 모두가 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 중 적어도 하나는 n 타입 트랜지스터(또는 p 타입 트랜지스터)이고 나머지는 p 타입 트랜지스터(또는 n 타입 트랜지스터)일 수 있다.
도 2에 예시된 서브픽셀(SP)의 4T1C 구조는, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 3은 본 발명의 실시예에 따른 표시패널의 액티브 영역의 일부에 대한 평면도이다.
도 3을 참조하면, 표시패널의 액티브 영역에는 다수의 서브픽셀이 배치될 수 있고, 다수의 서브픽셀 각각은 유기발광소자(OLED)를 구동하는 구동부를 포함할 수 있다.
구동부에는 구동 신호를 공급하는 신호라인들(312, 313, 313a, 315, 320, 321, 321a)이 배치될 수 있다. 그리고, 적어도 하나의 신호라인과 전기적으로 연결된 적어도 4개의 트랜지스터(T1, T2, T3, T4)를 포함할 수 있다.
한편, 도 3에서는 신호라인들(312, 313, 313a, 315, 320, 321, 321a)이 단일층인 구성으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 적어도 하나의 신호라인은 다중층으로 구성될 수 있다.
다수의 데이터 라인(312)은 제1 방향으로 연장되도록 배치될 수 있다. 데이터 라인(312)에는 데이터 전압(Vdata)이 공급될 수 있다. 다수의 데이터 라인(312) 중 적어도 하나는 외부로부터 표시패널에 입사되는 광을 차단 시킬 수 있는 차광층 역할을 할 수 있다.
표시패널에는 제1 방향으로 연장되는 다수의 구동 라인(313)이 배치될 수 있다. 구동 라인(313)에는 제2 트랜지스터(T2)를 구동하기 위한 구동 전압이 공급될 수 있다. 여기서, 제2 트랜지스터(T2)는 구동 트랜지스터(DRT)일 수 있다.
표시패널에는 이러한 구동 라인(313)과 전기적으로 연결된 적어도 하나의 구동 연결 라인(313a)을 포함할 수 있다. 구동 연결 라인(313a)은 제1 방향과 교차하는 방향인 제2 방향으로 연장되도록 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다수의 스캔 라인(320)은 제2 방향으로 연장되도록 배치될 수 있다. 스캔 라인(320)으로는 제1 트랜지스터(T1)를 턴-온 또는 턴-오프 시키는 스캔 신호가 공급될 수 있다. 여기서, 제1 트랜지스터(T1)는 스캔 트랜지스터(SCT)일 수 있다.
다수의 센스 라인(321)은 제2 방향으로 연장되도록 배치될 수 있다. 센스 라인(321)에는 제3 트랜지스터(T3)를 턴-온 또는 턴-오프 시키는 센스 신호가 공급될 수 있다. 제3 트랜지스터(T3)는 센싱 트랜지스터(SENT)일 수 있다.
또한, 표시패널에는 센스 라인(321)과 전기적으로 연결된 적어도 하나의 센스 연결 라인(321a)을 포함할 수 있다. 센스 연결 라인(321a)은 제2 방향으로 연장되도록 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다수의 발광 제어 라인(315)은 제2 방향으로 연장되도록 배치될 수 있다. 발광 제어 라인(315)에는 제4 트랜지스터(T4)를 구동 시키기 위한 발광 제어 신호가 공급 될 수 있다. 제4 트랜지스터(T4)는 발광 제어 트랜지스터(EMT)일 수 있다.
도 3에 도시된 바와 같이, 발광 제어 라인(315)은 스캔 라인(320)과 구동 연결 라인(313a) 사이에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
표시패널의 구동부는, 도 3에 도시된 바와 같이, 스캔 라인(320) 및 데이터 라인(312)과 연결된 제1 트랜지스터(T1), 제1 트랜지스터(T1)를 통해 전송된 데이터 전압에 따라 유기발광소자(OLED)로 출력되는 전류의 크기를 제어하는 제2 트랜지스터(T2), 제2 트랜지스터(T2)의 특성을 감지하기 위한 제3 트랜지스터(T3) 및 제2 트랜지스터(T2)의 발광 시점을 제어하기 위한 제4 트랜지스터(T4)를 포함할 수 있다.
평면 상으로, 제2 트랜지스터(T2)의 게이트 전극(340)과 센스 라인(321) 사이에는 스토리지 캐패시터(Cst)가 배치될 수 있다. 그리고, 스토리지 캐패시터(Cst)와 센스 연결 라인(321a) 사이에 센스 라인(321)이 배치될 수 있다.
스토리지 캐패시터(Cst)는 제1 액티브층(310) 및 제1 액티브층(310) 상에 배치된 제2 액티브층(330) 각각의 도체화된 영역이 중첩된 영역일 수 있다. 제1 액티브층(310) 및 제2 액티브층(330)은 적어도 하나의 도체화된 영역과 적어도 하나의 도체화되지 않은 영역을 포함할 수 있다.
한편, 도 3에 도시된 바와 같이, 제1 트랜지스터(T1)는 제1 액티브층(310) 및 제1 트랜지스터(T1)의 게이트 전극(320, 이하 제1 게이트 전극으로 명명함) 포함할 수 있다.
여기서, 제1 게이트 전극(320)은 스캔 라인(320)과 대응되는 구성일 수 있다. 다시 말해, 스캔 라인(320)은 제1 트랜지스터(T1)의 게이트 전극 역할을 할 수 있다. 이에, 스캔 라인(320)으로부터 제1 트랜지스터(T1)의 게이트 전극을 위한 구성이 따로 분기되지 않아도 되므로, 표시패널의 회로부의 면적을 줄일 수 있다.
제1 트랜지스터(T1) 의 제1 액티브층(310)과 제1 게이트 전극(320)이 중첩된 영역은 제1 트랜지스터(T1)의 채널영역(이하, 제1 채널영역으로 명명함)일 수 있다. 제1 트랜지스터(T1)가 온(On) 상태일 때, 전하(charge)는 제1 액티브층(310)과 제1 게이트 전극(320)이 중첩된 영역, 즉, 제1 채널영역을 통해 이동될 수 있다.
제1 액티브층(310)은 제1 채널영역을 제외한 나머지 영역은 도체화된 영역일 수 있다. 제1 액티브층(310)의 도체화된 영역은 제1 채널영역(311)을 사이에 두고 서로 이격될 수 있다.
이러한 제1 액티브층(310)은 제1 게이트 절연막(302)이 미 배치된 영역에서 연결전극(322)이 연결될 수 있다.
제1 트랜지스터(T1)의 제1 액티브층(310)에는 데이터 라인(312)으로부터 공급된 신호가 인가될 수 있다. 구체적으로, 데이터 라인(312)과 스캔 라인(320)은 제1 컨택홀(CNT1)을 통해 전기적으로 연결될 수 있다.
그리고, 데이터 라인(312)과 컨택된 스캔 라인(320)은 제1 액티브층(310)의 도체화된 영역의 상면의 일부와 컨택될 수 있다. 다시 말해, 데이터 라인(321)과 컨택된 스캔 라인(320)은 별도의 컨택홀 없이 제1 액티브층(310)의 도체화된 영역의 상면의 일부와 컨택될 수 있다.
본 발명의 실시예에서는 적어도 3개의 트랜지스터가 하나의 액티브층을 공유하는 구조를 가질 수 있다.
예를 들면, 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 제2 액티브층(330)을 공유할 수 있다. 다시 말해, 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은 제2 액티브층(330)을 포함할 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(330)과 제2 액티브층(330) 상에 배치된 제2 트랜지스터(T2)의 게이트 전극(340, 이하 제2 게이트 전극으로 명명함)을 포함할 수 있다.
도 3에 도시된 바와 같이, 제2 게이트 전극(340)은 제1 액티브층(310)의 일부 및 제2 액티브층(330)의 일부와 중첩될 수 있다.
제2 액티브층(330)이 제2 게이트 전극(340)과 중첩된 영역은 제2 트랜지스터(T2)의 채널영역(이하, 제2 채널영역으로 명명함)일 수 있다. 제2 트랜지스터(T2)가 온(On) 상태일 때, 전하(charge)는 제2 액티브층(330)과 제2 게이트 전극(340)이 중첩된 영역, 즉, 제2 채널영역(332)을 통해 이동될 수 있다.
도 3에 도시된 바와 같이, 제2 액티브층(330)은 3개의 트랜지스터의 액티브층 역할을 하므로, 적어도 3개의 채널영역을 포함할 수 있다.
예를 들면, 제2 액티브층(330)은 제2 트랜지스터(T2)의 제2 채널영역(332), 제3 트랜지스터(T3)의 제3 채널영역(333) 및 제4 트랜지스터(T4)의 제4 채널영역(334)를 포함할 수 있다. 제2 내지 제4 채널영역(332, 333, 334) 각각은 서로 이격될 수 있다.
상술한 바와 같이, 제2 트랜지스터(T2)의 제2 채널영역(332)은 제2 액티브층(330)이 제2 게이트 전극(340)과 중첩된 영역일 수 있다.
그리고, 제3 트랜지스터(T3)의 제3 채널영역(333)은 제2 액티브층(330) 제3 트랜지스터(T3)의 게이트 전극(321a)과 중첩된 영역일 수 있다. 여기서, 제3 트랜지스터(T3)의 게이트 전극(321a)은 센스라인(321)으로부터 분기된 영역일 수 있다.
제4 트랜지스터(T4)의 제4 채널영역(334)은 제2 액티브층(330)의 제4 트랜지스터(T4)의 게이트 전극(315a)과 중첩된 영역일 수 있다. 여기서, 제4 트랜지스터(T4)의 게이트 전극(315a)은 발광 제어 라인(315)으로부터 분기된 영역일 수 있다.
제2 액티브층(330)에서 제2 내지 제4 채널영역(332, 333, 334)을 제외한 나머지 영역은 도체화된 영역일 수 있다.
이러한 제2 액티브층(330)은 제2 게이트 절연막(304)이 미 배치된 영역에서 구동 연결 라인(313a)과 연결될 수 있다.
제2 게이트 전극(340)은 다수의 발광 제어 라인(315) 및 다수의 센스 라인(321)과 동일 층에 배치될 수 있다.
이러한 제2 게이트 전극(340)은 제2 컨택홀(CNT2)을 통해, 제1 액티브층(310)의 상면의 일부와 컨택될 수 있다. 제2 게이트 전극(340)과 컨택된 제1 액티브층(310)의 영역은 도체화된 영역일 수 있다. 여기서, 제2 게이트 전극(340)은 제1 트랜지스터(T1)의 소스 전극이나 드레인 전극 중 하나의 역할을 할 수 있다.
이러한 구조를 도 4를 참조하여 구체적으로 검토하면 다음과 같다.
도 4는 도 3의 A-A' 및 B-B'를 따라 절단한 단면도이다.
본 발명의 실시예에 따른 표시패널은 액티브 영역 내에서, 적어도 하나의 제1 트랜지스터(T1)와 적어도 하나의 제2 트랜지스터(T2)가 배치될 수 있다.
도 4를 참조하면, 기판(400) 상에 데이터 라인(312)이 배치될 수 있다. 데이터 라인(312)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 4에서는 데이터 라인(312)이 단일층인 구조로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 데이터 라인(312)이 다중층의 구조를 가질 수도 있다.
데이터 라인(312) 상에는 적어도 한 층의 버퍼층(401)이 배치될 수 있다.
버퍼층(401)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 4에서는 버퍼층(401)이 단일층인 구조로 도시되어 있으나, 본 발명의 버퍼층(401)은 다중층의 구조를 가질 수도 있다.
버퍼층(401)이 다중층의 구조를 가질 경우, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기물질 중 적어도 2개의 무기절연물질을 포함하는 층이 교번하여 배치되는 구조일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
후술하는 설명에서는 편의 상 버퍼층(401)이 단일층인 구조로 설명한다.
버퍼층(401) 상에는 제1 트랜지스터(T1)의 제1 액티브층(310)이 배치될 수 있다.
제1 액티브층(310)은 다양한 타입의 반도체층일 수 있다.
제1 액티브층(310)은 산화물(Oxide) 반도체로 구성될 수 있다. 제1 액티브층(620)을 이루는 물질은, 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 몰리브덴(Mo) 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
예를 들면, 제1 액티브층(310)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 액티브층(310) 및 버퍼층(401)의 상면의 일부에는 제1 게이트 절연막(302)이 배치될 수 있다.
제1 게이트 절연막(302)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 게이트 절연막(302)은 기판(400) 상에 형성된 제1 게이트 절연막(302) 물질이 드라이 에칭(dry etching) 공정을 통해 패터닝됨으로써, 최종적으로 제1 액티브층(310) 및 버퍼층(401) 각각의 상면의 일부에 형성될 수 있다.
제1 게이트 절연막(302) 물질을 드라이 에칭하는 공정 중, 제1 게이트 절연막(302) 물질이 패터닝되어 제거된 영역과 대응되는 영역에 위치한 제1 액티브층(310)은 도체화될 수 있다.
다시 말해, 제1 게이트 절연막(302)에 의해 노출된 제1 액티브층(310)의 영역은 도체화된 영역일 수 있다.
이러한 제1 트랜지스터(T1)의 제1 액티브층(310)은 도체화된 영역인 제1 영역(411) 및 제2 영역(412)을 포함할 수 있다. 제1 액티브층(310)의 제1 및 제2 영역(411, 412)은 제1 게이트 절연막(302)과 미 중첩될 수 있다.
그리고, 제1 영역(411) 및 제2 영역(412) 사이에 구비된 제1 채널영역(413)을 포함할 수 있다. 그리고, 제1 채널영역(413)과 이격되고 제2 영역(412)의 일 측으로 연장된 제3 영역(414)을 포함할 수 있다. 제1 채널영역(413)과 제3 영역(414)은 도체화되지 않은 영역으로, 제1 게이트 절연막(302)과 중첩된 영역일 수 있다.
이에, 제1 및 제2 영역(411, 412)의 전기 저항은 제1 채널영역(413) 및 제3 영역(414)의 전기 저항보다 낮을 수 있다.
제1 게이트 절연막(302) 상에는 제1 게이트 전극(320) 및 제1 연결 전극(421)이 배치될 수 있다.
제1 게이트 전극(320)과 연결전극(322)은 동일 층에 배치되고, 동일한 물질을 포함할 수 있다.
제1 게이트 전극(320)과 연결전극(322)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 4에는, 제1 게이트 전극(320)과 연결전극(322)이 단일층인 구조로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 게이트 전극(320)과 연결전극(322)은 다중층인 구조일 수도 있다.
제1 게이트 전극(320)은 도 3을 참조로 설명한 스캔 라인(320)의 구성과 대응되는 구성일 수 있다.
연결전극(322)은 제1 게이트 절연막(302)과 버퍼층(401)에 구비된 제1 컨택홀(CNT1)을 통해 데이터 라인(312)과 컨택될 수 있다.
이러한, 연결전극(322)은 제1 액티브층(310)의 상면의 일부와 접촉될 수 있다.
연결전극(322)은 제1 액티브층(310)의 도체화된 영역 중 하나의 영역과 접촉될 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 연결전극(322)은 제1 액티브층(310)의 제2 영역(412)의 상면의 일부와 접촉될 수 있다.
따라서, 제1 액티브층(310)에는 데이터 라인(312)에서 공급된 신호가 연결전극(322)을 통해 인가될 수 있다. 구체적으로, 데이터 라인(312)에서 공급된 신호는 연결전극(322)으로 전달되고, 연결전극(412)으로 전달된 신호는 제1 액티브층(310)의 도체화된 영역 중 하나인 제2 영역(412)으로 인가될 수 있다.
제1 액티브층(310)의 제2 영역(412)에 데이터 라인(312)으로부터 공급된 신호가 인가되기 위해서는 연결전극(322)과 컨택되어야 한다. 그러나, 제1 액티브층(310) 상에 제1 게이트 절연막(302)이 배치되고, 제1 게이트 절연막에 제1 액티브층(310)의 제2 영역(412)을 노출하는 컨택홀이 구비되는 구조를 갖는 경우, 제1 게이트 절연막(302)을 드라이 에칭하여 컨택홀을 형성하는 공정에서, 제2 영역(412)의 도체화가 어려울 수 있다.
일반적으로 컨택홀의 직경이 매우 작기 때문에, 제1 게이트 절연막(302)의 컨택홀을 통해 제1 게이트 절연막(302) 하부에 배치된 제1 액트브층(310)은 도체화가 진행되지 않을 수 있다. 따라서, 제1 액티브층(310)의 제2 영역(412)의 도체화가 진행되지 않거나, 제1 액티브층(310)의 제2 영역(412)의 도체화를 위한 추가 공정이 요구되는 문제가 발생할 수 있다.
반면, 본 발명의 실시예에서는, 제1 게이트 절연막(302)이 제1 액티브층(310)의 제1 채널영역(413)과 중첩하는 영역과, 제1 액티브층(310)의 일 단의 일부 영역, 다시 말해, 제1 액티브층(310)의 제3 영역(414)과 중첩되도록 배치됨으로써, 제1 액티브층(310)의 제2 영역(412)의 상면은 제1 게이트 절연막(302)에 의해 노출될 수 있다.
이에, 제1 게이트 절연막(302)의 컨택홀을 통해 제1 액티브층(310)의 제2 영역(412)이 노출된 구조에 비해 제2 영역(412)의 도체화가 용이할 뿐만 아니라, 넓은 면적의 제2 영역(412)을 구비할 수 있으므로, 제2 영역(412)과 연결전극(322)의 컨택 역시 용이하다는 효과가 있다.
여기서, 연결전극(3220은 데이터 라인(312)과는 제1 컨택홀(CNT1)을 통해 접촉되므로, 연결전극(322)이 데이터 라인(312)과 접촉된 면적은 연결전극(322)이 제1 액티브층(310)의 제2 영역(412)과 접촉된 면적보다 작을 수 있다.
연결전극(322)과 동일 층에 배치된 제1 트랜지스터(T1)의 제1 게이트 전극(320)은 제1 액티브층(310)의 제1 채널영역(413)과 중첩될 수 있다.
연결전극(322)과 제1 게이트 전극(320) 상에는 층간 절연막(403)이 배치될 수 있다.
층간절연막(403) 상에는 제2 트랜지스터(T2)의 제2 액티브층(330)이 배치될 수 있다. 제2 액티브층(330)은 제4 영역(531), 제4 영역(531)과 이격된 제5 영역(532) 및 제4 영역(531)과 제5 영역(532) 사이에 배치된 제2 채널영역(332)을 포함할 수 있다. 여기서, 제4 및 제5 영역(531, 532)은 도체화된 영역일 수 있다.
제2 액티브층(330)의 일부 영역은 제1 액티브층(310)의 일부 영역과 중첩될 수 있다.
제2 액티브층(330)의 도체화된 영역과 제1 액티브층(310)의 도체화된 제1 영역(411)은 서로 중첩되어 스토리지 캐패시터(Cst)를 형성할 수 있다.
제2 트랜지스터(T2)의 제2 액티브층(330)이 배치된 기판(400) 상에는 제2 게이트 절연막(304)이 배치될 수 있다.
제2 게이트 절연막(304)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 게이트 절연막(304) 및 층간 절연막(403) 상에는 제2 트랜지스터(T2)의 제2 게이트 전극(340)이 배치될 수 있다.
제2 게이트 전극(340)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 4에서는 제2 게이트 전극(340)이 단일층인 구조로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 제2 게이트 전극(340)이 다중층인 구조일수도 있다.
도 3 및 도 4를 참조하면, 제2 트랜지스터(T2)의 제2 게이트 전극(340)은 층간 절연막(403)에 구비된 제2 컨택홀(CNT2)을 통해 제1 트랜지스터(T1)의 제1 액티브층(310)과 컨택될 수 있다.
예를 들면, 도 4에 도시된 바와 같이, 제2 트랜지스터(T2)의 제2 게이트 전극(340)은 제1 트랜지스터(T1)의 제1 액티브층(310)의 제1 영역(411)과 컨택될 수 있다.
여기서, 제2 트랜지스터(T2)의 제2 게이트 전극(340)은, 제2 트랜지스터(T2)의 게이트 전극 역할을 하는 동시에, 제1 트랜지스터(T1)의 소스 전극 및 드레인 전극 중 어느 하나의 역할을 할 수 있다. 그리고, 제1 액티브층(310)의 제2 영역(412)은 소스 전극 및 드레인 전극 중 나머지 하나의 역할을 할 수 있다.
이러한 제2 트랜지스터(T2)의 제2 게이트 전극(340)은 도 3의 센스 라인(321) 및 발광 제어 라인(315)과 동일층에 배치되고, 동일한 물질을 포함할 수 있다.
제2 트랜지스터(T2)의 제2 게이트 전극(340)이 배치된 기판(400) 상에는 패시베이션층(405)이 배치될 수 있다.
도면에는 도시하지 않았으나, 패시베이션층(405)은 제2 트랜지스터(T2)의 제2 액티브층(330)의 제4 영역(531) 또는 제5 영역(352) 중 어느 하나의 상면의 일부를 노출하는 컨택홀을 포함할 수 있다.
예를 들면, 패시베이션층(405)에 제2 액티브층(330)의 제4 영역(531)의 상면의 일부를 노출하는 컨택홀이 구비된 경우, 페시베이션층(405) 상에 배치된 픽셀전극은 컨택홀을 통해 제2 액티브층(330)의 제4 영역(531)과 컨택될 수 있다.
상술한 바와 같이, 본 발명의 실시예에서는, 제2 트랜지스터(T2)의 제2 액티브층(330)이 도체화된 영역과 제1 트랜지스터(T1)의 제1 액티브층(310)이 도체화된 영역이 중첩되어 하나의 스토리지 캐패시터(Cst)를 구성할 수 있다.
또한, 제2 트랜지스터(T2)의 제2 액티브층(330)과 제1 트랜지스터(T1)의 제1 액티브층(310)의 중첩됨으로써, 제1 및 제2 트랜지스터(T1, T2)이 수직한 방향으로 적층한 복층(multi-stage) 구조를 갖도록 함으로써, 표시패널(110)의 회로부의 면적을 줄일 수 있다. 회로부의 면적이 줄어든 만큼 발광부의 면적을 늘릴 수 있으므로 고해상도를 갖는 표시패널을 구현할 수 있는 효과가 있다.
도 3에 도시된 바와 같이, 제1 액티브층(310)에 신호를 인가하기 위해 필요한 연결전극(322)이 구동 연결 라인(313a) 및 데이터 라인(312)과 중첩하도록 배치됨으로써, 회로부의 면적을 줄일 수 있다. 이에, 스캔 트랜지스터인 제1 트랜지스터(T1)의 제1 액티브층(310)이 구동 트랜지스터인 제2 트랜지스터(T2)의 제2 액티브층(320)의 하부에 배치되는 본 발명의 실시예에 따른 구조에서도 스토리지 캐패시터(Cst)의 면적이 줄어들지 않을 수 있다.
한편, 스캔 트랜지스터인 제2 트랜지스터의 제1 액티브층이 구동 트랜지스터인 제1 트랜지스터의 제2 액티브층 상에 배치되는 구조의 경우, 제1 트랜지스터의 게이트 전극과 제2 트랜지스터의 제1 액티브층 사이에 배치된 하나의 층간 절연막이 필요하다.
또한, 상술한 구조에서, 제2 트랜지스터는 제1 게이트 전극 상에 배치되되 제1 액티브층과 전기적으로 연결되는 소스 전극 및 드레인 전극이 필요하다. 이러한 구조에서 제2 트랜지스터의 소스 및 드레인 전극과 제1 게이트 전극 사이에는 다른 하나의 층간 절연막이 배치된다. 따라서, 2개의 층간 절연막이 필요하다.
그러나, 본 발명의 실시예에서는, 스캔 트랜지스터인 제1 트랜지스터(T1)의 제1 액티브층(310)이 구동 트랜지스터인 제2 트랜지스터(T2)의 제2 액티브층(330) 하부에 배치되고, 제2 트랜지스터(T2)의 제2 게이트 전극(340)이 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극 역할을 동시에 수행함으로써, 도 4에 도시된 바와 같이 하나의 층간 절연막이 배치될 수 있다.
한편, 층간 절연막에는 서로 다른 구성을 전기적으로 연결하기 위한 다수의 컨택홀이 존재할 수 있는데, 층간 절연막의 수가 줄어든 본 발명의 구조에서는 층간 절연막의 수를 줄임으로써, 컨택홀을 형성하는 마스크 공정을 줄일 수 있는 효과가 있다.
이에 더하여, 본 발명의 실시예에서는, 제1 액티브층(310)과 연결전극(322)의 컨택이 용이한 구조를 가짐으로써, 제1 액티브층(310)에 데이터 라인(312)으로부터 공급되는 신호 전달이 유리한 효과가 있다.
일반적인 표시패널의 회로부는 구동 트랜지스터 및 스캔 트랜지스터를 포함할 수 있다. 일반적인 표시패널의 회로부에서, 구동 트랜지스터의 게이트 전극은 스캔 트랜지스터의 액티브층과 컨택되고, 스캔 트랜지스터의 액티브층의 하부에 배치될 수 있다. 구동 트랜지스터의 게이트 전극은, 구동 트랜지스터의 게이트 전극과 스캔 트랜지스터의 액티브층 사이에 존재하는 층간 절연막에 구비된 컨택홀을 통해 스캔 트랜지스터의 액티브층과 컨택될 수 있다.
그러나, 각 트랜지스터의 신호 전달을 위해서는 스캔 트랜지스터의 액티브층이 도체화된 영역과 구동 트랜지스터의 게이트 전극이 컨택되어야 한다.
이러한 스캔 트랜지스터의 액티브층은 스캔 트랜지스터의 액티브층 상에 배치된 게이트 절연막을 드라이 에칭하는 공정에서 일부 영역이 도체화될 수 있다. 이 때, 구동 트랜지스터의 게이트 전극과 스캔 트랜지스터의 액티브층이 전기적으로 연결되기 위해서는 층간 절연막에 구비된 컨택홀 내에 배치된 스캔 트랜지스터의 액티브층의 영역도 도체화되어야 하는데, 게이트 절연막의 드라이 에칭 공정을 통해 층간 절연막에 구비된 컨택홀 내에 배치된 스캔 트랜지스터의 액티브층의 도체화하는 경우, 도체화가 제대로 이루어지지 않음으로써, 스캔 트랜지스터 및 구동 트랜지스터의 전기적 연결이 어려울 수 있다.
본 발명의 실시예에서는, 스캔 트랜지스터인 제1 트랜지스터(T1)의 제1 액티브층(310) 상에 구동 트랜지스터인 제2 트랜지스터(T2)의 제2 게이트 전극(340)이자 제1 트랜지스터(T1)의 소스 또는 드레인 전극이 배치되고, 도전성의 금속 재료를 포함하는 제2 트랜지스터(T2)의 제2 게이트 전극(340)이자 제1 트랜지스터(T1)의 소스 또는 드레인 전극이 층간 절연막(403)에 구비된 제2 컨택홀(CNT2)을 통해 컨택되는 구조를 가질 수 있다.
다시 말해, 본 발명의 실시예에 따른 회로부의 구조는, 구동 트랜지스터와 연결되는 영역에서 스캔 트랜지스터의 액티브층이 컨택홀 내에 배치되지 않는 구조를 가질 수 있다. 이에, 컨택홀 내에 배치된 스캔 트랜지스터의 액티브층의 영역을 도체화시키는 공정이 필요치 않으므로, 불균일한 액티브층의 도체화로 인해, 회로부의 전기적 특성이 저하되는 것을 방지할 수 있다.
이러한 구조를 갖는 회로부에 배치된 제1 및 제2 트랜지스터(T1, T2)의 구조를 구체적으로 검토하면 다음과 같다.
도 5는 도 3의 C-D를 따라 절단한 단면도이다. 도 6은 도 3의 E-F를 따라 절단한 단면도이다. 도 7은 G-H를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
먼저, 도 5를 참조하면, 기판(400) 상에 제2 트랜지스터(T2)가 배치될 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(330) 및 제2 게이트 전극(340)을 포함할 수 있다.
제2 트랜지스터(T2)의 제2 액티브층(330)의 일부는 제1 트랜지스터(T1)의 제1 액티브층(310)의 일부와 중첩될 수 있다.
구체적으로, 기판(400) 상에 버퍼층(401)이 배치될 수 있다.
버퍼층(401) 상에는 도 3 및 도 4에 도시된 제1 트랜지스터(T1)의 제1 액티브층(310)이 배치될 수 있다.
제1 트랜지스터(T1)의 제1 액티브층(310) 상에는 층간 절연막(403)이 배치될 수 있다.
층간 절연막(403) 상에는 제2 트랜지스터(T2)의 제2 액티브층(330)이 배치될 수 있다.
제2 액티브층(330)은 산화물(Oxide) 반도체로 구성될 수 있다. 제2 액티브층(330)을 이루는 물질은, 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
예를 들면, 제2 액티브층(330)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 액티브층(330)의 상면의 일부에는 제2 게이트 절연막(304)이 배치될 수 있다.
제2 게이트 절연막(304)은 기판(400) 상에 형성된 제2 게이트 절연막(304) 물질이 드라이 에칭(dry etching) 공정을 통해 패터닝됨으로써, 최종적으로 제2 액티브층(330)의 상면의 일부에 형성될 수 있다.
제2 게이트 절연막(304) 물질을 드라이 에칭하는 공정 중, 제2 게이트 절연막(304) 물질이 패터닝되어 제거된 영역과 대응되는 영역에 위치한 제2 액티브층(330)은 도체화될 수 있다.
다시 말해, 제2 게이트 절연막(304)에 의해 노출된 제2 액티브층(330)의 영역은 도체화된 영역일 수 있다.
이러한 제1 트랜지스터(T1)의 제2 액티브층(330)은 도체화된 영역인 제4 영역(531) 및 제5 영역(532)을 포함할 수 있다. 제2 액티브층(330)의 제4 및 제5 영역(531, 532)은 제2 게이트 절연막(304)과 미 중첩될 수 있다.
그리고, 제2 액티브층(330)의 제4 영역(531) 및 제5 영역(532) 사이에 구비된 제2 채널영역(332)을 포함할 수 있다. 제2 채널영역(332)의 전기 저항은 제4 및 제5 영역(531, 532)의 전기 저항보다 높을 수 있다.
여기서, 제2 액티브층(330)의 제4 영역(531)과 제5 영역(532) 중 하나는 제2 트랜지스터(T2)의 소스 전극을 역할을 하고 나머지 하나는 드레인 전극 역할을 할 수 있다.
도 3에서 도시된 바와 같이, 제2 액티브층(330)의 제4 영역(531)은 제4 채널영역(334)과 제2 채널영역(332) 사이에 배치되고, 제2 액티브층(330)의 제5 영역(532)은 제2 채널영역(332)과 제3 채널영역(333) 사이에 배치될 수 있다.
한편, 도 5에 도시된 바와 같이, 제2 액티브층(330)의 도체화된 영역인 제5 영역(532)과 제1 액티브층(310)의 도체화된 영역인 제1 영역(411)은 층간 절연막(403)을 사이에 두고 서로 중첩될 수 있다.
여기서, 제2 액티브층(330)의 제5 영역(532)과 제1 액티브층(310)의 제1 영역(411)은 스토리지 캐패시터(Cst)를 형성할 수 있다.
즉, 본 발명의 실시예에 따른 회로부는 스토리지 캐패시터(Cst)를 구성하기 위한 별도의 도전층이 없이 스토리지 캐패시터(Cst)를 구비할 수 있다.
제2 게이트 절연막(304) 상에는 제2 트랜지스터(T2)의 제2 게이트 전극(340)이 배치될 수 있다.
도 5에는 도시하지 않았으나, 도 4를 참조로 설명한 바와 같이, 제2 게이트 전극(340)은 일 방향으로 연장되어 제1 트랜지스터(T1)의 제1 액티브층(310)의 제1 영역(411)과 컨택될 수 있다.
이러한, 제2 게이트 전극(340) 상에는 패시베이션층(405)이 배치될 수 있다.
또한, 도 6에 도시된 바와 같이, 기판(400) 상에는 제1 트랜지스터(T1)가 배치될 수 있다.
제1 트랜지스터(T1)는 제1 액티브층(310) 및 제1 게이트 전극(320)을 포함할 수 있다.
구체적으로, 기판(400) 상에 버퍼층(401)이 배치될 수 있다.
버퍼층(401) 상에는 제1 트랜지스터(T1)의 제1 액티브층(310)이 배치될 수 있다.
제1 액티브층(310)은 도체화된 영역인 제1 영역(411) 및 제2 영역(412)을 포함하고, 제1 영역(411)과 제2 영역(412) 사이에 구비된 제1 채널영역(413)을 포함할 수 있다. 또한, 도 7에 도시된 바와 같이 제1 액티브층(310)은 제1 채널영역(413)과 이격되고, 제2 영역(412)의 일 단으로부터 연장된 제3 영역(413)을 더 포함할 수 있다. 여기서, 제3 영역(413)은 도체화되지 않은 영역일 수 있다.
이러한 제1 액티브층(310) 상에는 제1 게이트 절연막(302)이 배치될 수 있다.
제1 게이트 절연막(302)은 도 6에 도시된 바와 같이, 제1 액티브층(310)의 제1 채널영역(413)과 중첩하도록 배치될 수 있다. 또한, 제1 게이트 절연막(302)은 도 7에 도시된 바와 같이, 제1 액티브층(310)의 제3 영역(413) 상에 배치되고, 버퍼층(401)의 상면의 일부에 배치될 수 있다.
제1 액티브층(310)의 제1 채널영역(413)과 중첩된 제1 게이트 절연막(302) 상에는 제1 트랜지스터(T1)의 제1 게이트 전극(320)이 배치될 수 있다.
제1 액티브층(310)의 제3 영역(413) 상에 배치되고, 버퍼층(401)의 상면의 일부에 배치된 제1 게이트 절연막(302) 상에는 연결전극(322)이 배치될 수 있다.
연결전극(312)은 제1 게이트 절연막(302)과 버퍼층(401)에 구비된 제1 컨택홀(CNT1)을 통해 기판(400) 상에 배치된 데이터 라인(312)과 컨택될 수 있다. 또한, 연결전극(312)은 제1 게이트 절연막(302) 상에 배치되되 제1 액티브층(310) 제2 영역(412)의 상면의 일부와 접촉되도록 배치될 수 있다. 이에, 연결전극(312)은 제1 액티브층(310)의 제2 영역(412)과 전기적으로 연결될 수 있다.
연결전극(312) 및 제1 게이트 전극(320) 상에는 층간 절연막(403)이 배치될 수 있다.
도 6에 도시된 바와 같이, 층간 절연막(403) 상면의 일부에는 제2 게이트 절연막(304)이 배치될 수 있다.
제2 게이트 절연막(304) 상에는 제2 게이트 절연막(304) 및 층간 절연막(403)에 구비된 제2 컨택홀(CNT2)을 통해서 제1 트랜지스터(T1)의 제1 액티브층(310)의 제1 영역(411)과 컨택되는 도전층(340)이 배치될 수 있다. 여기서, 도전층(340)은 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극 역할을 하는 동시에 제2 트랜지스터(T2)의 게이트 전극 역할을 할 수 있다.
일반적으로, 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극과 제2 트랜지스터(T2)의 제2 게이트 전극은 분리된 구조이다. 반면에, 본 발명의 실시예에서는, 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극과 제2 트랜지스터(T2)의 제2 게이트 전극이 일체로 이루어짐으로써, 마스크 공정이 줄어드는 효과를 얻을 수 있다.
구체적으로, 일반적인 표시패널의 회로부를 형성하기 위해서는 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극을 형성하는 마스크 공정과, 제2 트랜지스터(T2)의 제2 게이트 전극을 형성하는 마스크 공정을 필요하다. 그러나, 본 발명의 실시예에서는 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극을 형성하는 마스크 공정이나 1 트랜지스터(T1)의 제2 게이트 전극을 형성하는 마스크 공정 중 하나를 삭제할 수 있으므로, 공정이 간단해지는 효과가 있다.
본 발명의 실시예에서는 상술한 구조를 갖는 제1 트랜지스터(T1)를 포함하는 회로부를 형성하는 공정에서, 마스크 공정 수를 절감할 수 있는 효과를 얻을 수 있다.
이를 도 8 내지 도 15를 참조하여 검토하면 다음과 같다.
도 8 내지 도 15는 본 발명의 실시예에 따른 회로부의 일부 영역에 대한 제조 방법을 간략히 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 8을 참조하면, 기판(400) 상에 데이터 라인(312) 및 버퍼층 물질(801)이 차례로 배치될 수 있다.
버퍼층 물질(801) 상에는 제1 액티브층 물질(810)이 배치될 수 있다.
제1 액티브층 물질(810) 상에는 제1 게이트 절연막 물질(802)이 배치될 수 있다.
제1 게이트 절연막 물질(802) 상에는 제1 포토레지스트(850)가 배치될 수 있다. 본 발명의 실시예에서는, 제1 포토레지스트(850)가 네거티브(negative) 포토레지스 또는 포지티브(positive) 제1 포토레지스트일 수 있다. 다만, 후술하는 설명에서는 제1 게이트 절연막 물질(802) 상에 배치된 제1 포토레지스트(805)가 광에 노출된 부분이 현상액에 용해되는 포지티브 제1 포토레지스트인 구성을 중심으로 설명한다.
제1 포토레지스트(850)가 배치된 기판(400)과 대향하도록 하프톤 마스크(800)가 배치될 수 있다. 하프톤 마스크(800)는 투과부(801), 반투과부(802) 및 차단부(803)를 포함할 수 있다.
하프톤 마스크(800)의 투과부(801)는 광이 하프톤 마스크(800)를 투과하여 제1 포토레지스트(850)에 도달할 수 있는 영역이다. 하프톤 마스크(800)의 반투과부(802)는 광의 일부가 하프톤 마스크(800)를 투과하여 제1 포토레지스트(850)에 도달할 수 있는 영역이며, 투과부(801)을 투과한 광량보다 적은 양의 광이 투과하는 영역일 수 있다. 하프톤 마스크(800)의 차단부(803)은 광이 투과하지 못하고 차단되는 영역일 수 있다.
하프톤 마스크(800)의 투과부(801)와 대응되는 영역에 배치된 제1 포토레지스트(850)는 노광(photolithography) 및 현상(development) 공정 후에 제거될 수 있다.
그리고, 하프톤 마스크(800)의 반투과부(802)와 대응되는 영역에 배치된 제1 포토레지스트(850)는 노광(photolithography) 및 현상(development) 공정 후에 일부만 남아있을 수 있다.
하프톤 마스크(800)의 차단부(803)와 대응되는 영역에 배치된 제1 포토레지스트(850)는 노광(photolithography) 및 현상(development) 공정 후에도 제거되지 않고, 노광 및 현상 공정 전과 같이 남아있을 수 있다.
여기서, 하프톤 마스크(800)의 반투과부(802)와 대응되는 영역에 배치된 제1 포토레지스트(850)의 높이는 차단부(803)와 대응되는 영역에 배치된 포토레지스(850)의 높이보다 낮을 수 있다.
이후, 도 9에 도시된 바와 같이, 제1 포토레지스트(850)를 마스크로 하여 애싱(ashing) 공정(드라이 에칭 공정)을 통해 제1 게이트 절연막 물질(902)의 일부와 버퍼층 물질(901)의 일부를 제거할 수 있다.
구체적으로, 제1 포토레지스트(850)가 존재하지 않는 영역에 구비된 제1 게이트 절연막 물질(902)은 제거될 수 있으며, 제1 포토레지스트(850)가 존재하지 않는 영역에 구비된 버퍼층 물질(901)의 일부가 제거될 수 있다.
제1 게이트 절연막 물질(902)이 제거된 영역과 대응되는 영역에 배치된 제1 액티브층 물질(1010)은, 제1 게이트 절연막 물질(902) 애싱 공정에서 도체화될 수 있다. 다시 말해, 도 10의 단계에서 제1 액티브층 물질(1010)은 도체화된 영역(1010a)을 포함할 수 있다. 여기서, 제1 액티브층 물질(1010)이 도체화된 영역은 추후, 제1 액티브층의 제2 영역의 일부가 될 수 있다.
이후, 도 9에서 기판(400) 상에 남아 있는 제1 포토레지스트(850)의 일부가 제거될 수 있다.
이에, 도 10에 도시된 제1 포토레지스트(1050)와 같이, 도 9에서 제1 포토레지스트(950)에서 높이가 낮은 부분이 제거될 수 있다. 다시 말해, 도 8에 도시된 하프톤 마스크(800)의 반투과부(802)와 대응된 영역에 배치된 제1 포토레지스트(950)가 제거될 수 있다.
도 10의 제1 포토레지스트(1050)를 마스크로하여 제1 게이트 절연막 물질(1002)의 일부 및 버퍼층 물질의 일부를 제거할 수 있다.
제1 포토레지스트(1050)가 존재하지 않는 영역에 구비된 제1 게이트 절연막 물질(1002)과 버퍼층 물질을 제거될 수 있다. 구체적으로, 도 8에 도시된 하프톤 마스크(800)의 반투과부(802)와 대응된 영역에 제1 게이트 절연막 물질(1002)이 제거될 수 있으며, 도 8에 도시된 하프톤 마스크(800)의 투과부(801)와 대응된 영역에 배치된 버퍼층 물질이 제거될 수 있다.
이에, 제1 게이트 절연막 물질(1002)과 버퍼층(401)은 데이터 라인(312)의 상면의 일부를 노출하도록 배치될 수 있다.
이후, 도 11에 도시된 바와 같이, 제1 게이트 절연막 물질(1002) 상에 배치된 제1 포토레지스트가 제거될 수 있다.
이후, 도 12에 도시된 바와 같이, 제1 게이트 절연막 물질(1002)이 형성된 기판(400) 상에 제1 게이트 전극 물질(1220)을 형성할 수 있다.
제1 게이트 전극 물질(1220) 상에는 제2 포토레지스트(1250)가 배치될 수 있다. 제2 포토레지스트(1250)는 제1 게이트 전극 물질(1220)의 상면의 일부를 노출하도록 패터닝될 수 있다.
이후, 도 13에 도시된 바와 같이, 제2 포토레지스트(1250)를 마스크로 하여 제1 게이트 전극 물질(1220)이 패터닝될 수 있다. 구체적으로, 제2 포토레지스트(1250)과 중첩된 영역에 배치된 제1 게이트 전극 물질(1220)은 기판(400) 상에 남게되고, 제2 포토레지스트(1250)가 존재하지 않는 영역에 배치된 제1 게이트 전극 물질(1220)은 제거되어 제1 게이트 전극(320)과 연결전극(322)이 형성될 수 있다.
여기서, 연결전극(322)의 일부는 제1 게이트 절연막 물질(1220)이 제거된 영역에 배치됨으로써, 제1 액티브층 물질(1010)이 도체화된 영역(1010a)과 접촉될 수 있다. 또한, 연결전극(322)의 다른 일부는 제1 게이트 절연막 물질(1220) 및 버퍼층(401)이 제거된 영역에 배치됨으로써, 데이터 라인(312)의 상면의 일부와 접촉될 수 있다.
이후, 도 14에 도시된 바와 같이, 제2 포토레지스트(1250)를 마스크로 하여 드라이 에칭 공정을 통해 제1 게이트 절연막 물질을 제거하여, 제1 게이트 절연막(302)을 형성할 수 있다.
제1 게이트 절연막 물질이 제거된 영역과 대응되는 영역에 배치된 제1 액티브층 물질은, 제1 게이트 절연막 물질에 대한 애싱 공정에서 도체화되어 제1 액티브층(310)이 형성될 수 있다.
구체적으로, 제1 게이트 절연막(302)이 배치된 영역과 대응되는 영역의 제1 액티브층(310)은 도체화되지 않은 제1 채널영역(412)과 제3 영역(414)이 될 수 있다. 그리고, 제1 게이트 절연막(302)이 제거된 영역과 대응되는 영역에 배치된 제1 액티브층(310)의 일부는 제1 영역(411)이 될 수 있고, 나머지 일부는 도 13의 제1 액티브층 물질(1010)의 도체화된 영역(1010a)으로부터 연장된 영역에 해당할 수 있다. 도 13의 제1 액티브층 물질(1010)의 도체화된 영역(1010a)으로부터 연장된 영역에 해당하는 영역은 도 13의 제1 액티브층 물질(1010)의 도체화된 영역(1010a)과 제1 액티브층(310)의 제2 영역(412)이 될 수 있다.
이후, 도 15에 도시된 바와 같이, 제1 게이트 전극(320) 및 연결전극(322) 상에 배치된 제2 포토레지스트(1250)가 제거될 수 있다.
본 발명의 실시예에 따른 구조는 도 9 및 도 10과 도 14를 참조로 설명한 바와 같이, 제1 및 제2 포토레지스트를 마스크로 하여 제1 게이트 절연막(302)을 식각함으로써, 마스크 공정을 저감할 수 있는 효과가 있다.
또한, 도 13을 참조로 설명한 바와 같이, 제1 게이트 절연막(302)이 제거된 영역에 존재하는 제1 액티브층 물질(1010)의 도체화된 영역(1010a)과 컨택되도록 형성됨으로써, 제1 게이트 절연막(302)의 별도의 컨택홀 없이 연결전극(322)과 제1 액티브층(310)의 도체화된 영역인 제2 영역(412)과 컨택될 수 있다.
또한, 도면에는 도시하지 않았으나, 제2 게이트 절연막 역시 하프톤 마스크를 통해 패터닝될 수 있다.
이와 같은 본 발명의 실시예들에 의하면, 적어도 2개의 트랜지스터를 기판에 수직한 방향으로 적층함으로써, 트랜지스터들이 차지하는 면적을 줄일 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 도체화된 액티브층 영역이 컨택홀 내에 배치되는 영역을 줄임으로써, 액티브층의 도체화 공정을 용이하게 할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 제1 트랜지스터 상에 배치된 제2 트랜지스터의 게이트 전극이 제1 트랜지스터의 소스 전극 또는 드레인 전극 역할을 동시에 하는 구조를 가짐으로써, 적어도 하나의 절연막 구성을 삭제하고, 공정 수를 저감할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
302: 제1 게이트 절연막
304: 제2 게이트 절연막
310: 제1 액티브층
312: 데이터 라인
320: 제1 게이트 전극
322: 연결전극
330: 제2 액티브층
340: 제2 게이트 전극

Claims (17)

  1. 적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터를 포함하는 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널은,
    기판 상에 배치되고, 제1 채널영역을 포함하는 제1 트랜지스터의 제1 액티브층;
    상기 제1 액티브층의 상기 제1 채널영역 상에 배치된 부분을 포함하는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되고 상기 제1 채널영역과 중첩된 제1 트랜지스터의 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치된 층간 절연막;
    상기 층간 절연막 상에 배치되고, 제2 채널영역을 포함하는 제2 트랜지스터의 제2 액티브층;
    상기 제2 액티브층의 상면의 일부 및 상기 층간 절연막의 상면의 일부에 배치된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 배치되고, 상기 제2 채널영역과 중첩되며 상기 제1 액티브층과 컨택된 제2 트랜지스터의 제2 게이트 전극을 포함하고,
    상기 제1 액티브층의 제1 영역은 상기 층간 절연막에 구비된 제1 컨택홀을 통해 상기 제2 트랜지스터의 상기 제2 게이트 전극과 접촉된 전자장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터는 스캔 트랜지스터이고,
    상기 제2 트랜지스터는 구동 트랜지스터인 전자장치.
  3. 제1 항에 있어서,
    상기 제1 액티브층은 도체화된 영역인 상기 제1 영역 및 제2 영역과 비 도체화 영역인 제3 영역을 더 포함하고,
    상기 제1 액티브층의 제1 채널영역은 상기 제1 영역과 상기 제2 영역 사이에 구비되고,
    상기 제3 영역은 상기 제2 영역의 일 측에서 연장된 영역인 전자장치.
  4. 삭제
  5. 제3 항에 있어서,
    상기 제3 영역은 상기 제1 채널영역과 이격되고, 상기 제1 게이트 절연막과 중첩된 영역인 전자장치.
  6. 제3 항에 있어서,
    상기 제1 액티브층 하부에 배치된 데이터 라인 및 상기 데이터 라인 상에 배치된 제1 게이트 절연막 상의 연결전극을 더 포함하고,
    상기 연결전극은 상기 제1 게이트 절연막에 구비된 제1 컨택홀을 통해 상기 데이터 라인과 전기적으로 연결된 전자장치.
  7. 제6 항에 있어서,
    상기 연결전극은 상기 제1 게이트 전극과 동일 층에 배치되고,
    상기 연결전극은 상기 제1 액티브층의 상기 제2 영역의 상면의 일부와 접촉된 전자장치.
  8. 제7 항에 있어서,
    상기 연결전극과 상기 데이터 라인이 접촉된 면적은 상기 연결전극과 상기 제1 액티브층의 상기 제2 영역과 접촉된 면적보다 작은 전자장치.
  9. 제6 항에 있어서,
    상기 기판 상에 배치되고 상기 데이터 라인과 교차하도록 배치된 스캔 라인을 더 포함하고,
    상기 제1 게이트 전극은 상기 스캔 라인과 대응되는 전자장치.
  10. 제6 항에 있어서,
    상기 기판 상에 배치되고 상기 데이터 라인과 교차하도록 배치된 센스 라인 및 발광 제어 라인을 더 포함하고,
    상기 제2 게이트 전극은 상기 센스 라인 및 발광 제어 라인과 동일 층에 배치된 전자장치.
  11. 제10 항에 있어서,
    상기 패널은 상기 기판 상에 배치된 제3 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터는 상기 제2 액티브층 및 상기 센스 라인으로부터 분기된 제3 게이트 전극을 포함하는 전자장치.
  12. 제11 항에 있어서,
    상기 제2 액티브층은 상기 제3 게이트 전극과 중첩된 영역에서 제3 채널영역을 구비하는 전자장치.
  13. 제10 항에 있어서,
    상기 패널은 상기 기판 상에 배치된 제4 트랜지스터를 더 포함하고,
    상기 제4 트랜지스터는 상기 제2 액티브층 및 상기 발광 제어 라인으로부터 분기된 제4 게이트 전극을 포함하는 전자장치.
  14. 제13 항에 있어서
    상기 제2 액티브층은 상기 제4 게이트 전극과 중첩된 영역에서 제4 채널영역을 구비하는 전자장치.
  15. 제14 항에 있어서,
    상기 제2 액티브층은 도체화된 영역인 제4 영역 및 제5 영역을 더 포함하고,
    상기 제2 액티브층의 제2 채널영역은 상기 제4 영역과 제5 영역 사이에 구비되며,
    상기 제4 영역은 상기 제4 채널영역과 상기 제2 채널영역 사이에 배치되고,
    상기 제5 영역은 상기 제4 채널영역과 상기 제2 액티브층의 제3 채널영역 사이에 배치된 전자장치.
  16. 제15 항에 있어서,
    상기 패널은 적어도 하나의 스토리지 캐패시터를 포함하고,
    상기 스토리지 캐패시터는 상기 제1 액티브층의 도체화된 영역인 제1 영역과 상기 제2 액티브층의 제5 영역을 포함하는 전자장치.
  17. 기판;
    상기 기판 상에 배치되고, 제1 채널영역을 포함하는 제1 트랜지스터의 제1 액티브층;
    상기 제1 액티브층의 상기 제1 채널영역 상에 배치된 부분을 포함하는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되고 상기 제1 채널영역과 중첩된 제1 트랜지스터의 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치된 층간 절연막;
    상기 층간 절연막 상에 배치되고, 제2 채널영역을 포함하는 제2 트랜지스터의 제2 액티브층;
    상기 제2 액티브층의 상면의 일부 및 상기 층간 절연막의 상면의 일부에 배치된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 배치되고, 상기 제2 채널영역과 중첩되며 상기 제1 액티브층과 컨택된 제2 트랜지스터의 제2 게이트 전극을 포함하고,
    상기 제1 액티브층의 제1 영역은 상기 층간 절연막에 구비된 제1 컨택홀을 통해 상기 제2 트랜지스터의 상기 제2 게이트 전극과 접촉된 박막 트랜지스터 어레이 기판.
KR1020190175463A 2019-12-26 2019-12-26 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 KR102649412B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190175463A KR102649412B1 (ko) 2019-12-26 2019-12-26 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190175463A KR102649412B1 (ko) 2019-12-26 2019-12-26 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치

Publications (2)

Publication Number Publication Date
KR20210082958A KR20210082958A (ko) 2021-07-06
KR102649412B1 true KR102649412B1 (ko) 2024-03-21

Family

ID=76860894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190175463A KR102649412B1 (ko) 2019-12-26 2019-12-26 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치

Country Status (1)

Country Link
KR (1) KR102649412B1 (ko)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102629437B1 (ko) * 2017-10-26 2024-01-24 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그를 포함하는 유기발광표시장치

Also Published As

Publication number Publication date
KR20210082958A (ko) 2021-07-06

Similar Documents

Publication Publication Date Title
KR102417005B1 (ko) 표시장치
KR20210027688A (ko) 표시 장치
US20220208923A1 (en) Display device and method of providing the same
KR20210018673A (ko) 유기 발광 표시 장치
KR20210085736A (ko) 표시장치
KR102649412B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
US11864429B2 (en) Organic light emitting panel and organic light emitting display device including the same
US20220199717A1 (en) Organic light emitting panel and organic light emitting display device
US11910652B2 (en) Organic light emitting display panel and organic light emitting display device including the same
US20220149134A1 (en) Organic light emitting display panel and organic light emitting display device including the same
US20240107827A1 (en) Display panel, display device, and method of manufacturing display panel
EP4207977A1 (en) Organic light emitting display device and organic light emitting display panel
KR102651257B1 (ko) 표시장치
US20240162239A1 (en) Display panel and display device
US20240215341A1 (en) Display panel, display device, and method for manufacturing display device
KR20240043062A (ko) 표시 패널, 표시장치 및 표시 패널 제조 방법
US20240188331A1 (en) Display panel and display device
US20240179955A1 (en) Display device
CN117769307A (zh) 显示面板、显示装置以及制造显示面板的方法
GB2623632A (en) Display panel, display device, and method of manufacturing display panel
KR20240003263A (ko) 트랜지스터 및 표시 장치
KR20230174567A (ko) 트랜지스터 및 표시 장치
KR20240039742A (ko) 표시 패널 및 표시장치
TW202420569A (zh) 顯示面板和顯示裝置
KR20230100978A (ko) 유기발광 표시장치 및 유기발광 표시패널

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right