KR102649412B1 - Thin film transistor array substrate and electronic device including the same - Google Patents

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Abstract

본 발명의 실시예들은, 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것으로, 더욱 상세하게는, 제1 채널영역을 포함하는 제1 트랜지스터의 제1 액티브층, 제1 액티브층 상에 배치된 제1 게이트 절연막 상에 배치되고 제1 채널영역과 중첩된 제1 트랜지스터의 제1 게이트 전극, 제1 게이트 전극 상에 배치된 층간 절연막 상에 배치되고, 제2 채널영역을 포함하는 제2 트랜지스터의 제2 액티브층, 제2 액티브층의 상면의 일부 및 층간 절연막의 상면의 일부에 배치된 제2 게이트 절연막 및 제2 게이트 절연막 상에 배치되고, 제2 채널영역과 중첩되며 제1 액티브층과 컨택된 제2 트랜지스터의 제2 게이트 전극을 포함함으로써, 마스크 공정 수를 저감할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.Embodiments of the present invention relate to a thin film transistor array substrate and an electronic device including the same, and more specifically, to a first active layer of a first transistor including a first channel region, and a thin film transistor array substrate disposed on the first active layer. A first gate electrode of the first transistor disposed on the first gate insulating film and overlapping the first channel region, and a second transistor disposed on the interlayer insulating film disposed on the first gate electrode and including a second channel region. A second active layer, a second gate insulating film disposed on a portion of the upper surface of the second active layer and a portion of the upper surface of the interlayer insulating film, and disposed on the second gate insulating film, overlap the second channel region, and contact the first active layer. By including a second gate electrode of the second transistor, a thin film transistor array substrate capable of reducing the number of mask processes and an electronic device including the same can be provided.

Description

박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND ELECTRONIC DEVICE INCLUDING THE SAME}Thin film transistor array substrate and electronic device including the same {THIN FILM TRANSISTOR ARRAY SUBSTRATE AND ELECTRONIC DEVICE INCLUDING THE SAME}

본 발명의 실시예들은 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.Embodiments of the present invention relate to a thin film transistor array substrate and an electronic device including the same.

정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.As the information society develops, the demand for various electronic devices such as display devices and lighting devices is increasing in various forms. Such an electronic device may include a panel on which data lines and gate lines are arranged, a data driver for driving the data lines, and a gate driver for driving the gate lines.

이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.The panel, which is the core component of these electronic devices, can have numerous transistors arranged for various functions in order to operate them.

이로 인해, 패널 제작 공정은 복잡해지고 어려질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다. Because of this, the panel manufacturing process is bound to become complicated and difficult. Accordingly, when process convenience is pursued, problems may arise where the device performance of the transistor deteriorates.

또한, 높은 해상도 등의 전자장치의 우수한 특성을 구현하기 위해서는 트랜지스터의 집적도가 높아져야 한다. 그러나, 공정 및 설계 등의 문제로 트랜지스터의 크기를 무한정 줄일 수 없으므로, 트랜지스터의 특성을 떨어트리지 않으면서, 집적도가 높으면서 공정이 간단한 전자장치를 제공할 수 있는 구조를 갖는 트랜지스터를 제공할 필요가 있다.Additionally, in order to realize the excellent characteristics of electronic devices, such as high resolution, the integration degree of transistors must be increased. However, since the size of the transistor cannot be reduced indefinitely due to issues such as processing and design, there is a need to provide a transistor with a structure that can provide an electronic device with high integration and simple processing without deteriorating the characteristics of the transistor. .

본 발명의 실시예들은 적어도 2개의 트랜지스터를 기판에 수직한 방향으로 적층함으로써, 트랜지스터들이 차지하는 면적을 줄일 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공하는데 있다.Embodiments of the present invention provide a thin film transistor array substrate having a structure that can reduce the area occupied by the transistors by stacking at least two transistors in a direction perpendicular to the substrate, and an electronic device including the same.

본 발명의 실시예들은 도체화된 액티브층 영역이 컨택홀 내에 배치되는 영역을 줄임으로써, 액티브층의 도체화 공정을 용이하게 할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공하는데 있다.Embodiments of the present invention provide a thin film transistor array substrate having a structure that can facilitate the conduction process of the active layer by reducing the area where the conductive active layer area is disposed in the contact hole, and an electronic device including the same. I'm doing it.

본 발명의 실시예들은 제1 트랜지스터 상에 배치된 제2 트랜지스터의 게이트 전극이 제1 트랜지스터의 소스 전극 또는 드레인 전극 역할을 동시에 하는 구조를 가짐으로써, 적어도 하나의 절연막 구성을 삭제하고, 공정 수를 저감할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공하는데 있다.Embodiments of the present invention have a structure in which the gate electrode of the second transistor disposed on the first transistor simultaneously serves as the source electrode or drain electrode of the first transistor, thereby eliminating at least one insulating film configuration and reducing the number of processes. The goal is to provide a thin film transistor array substrate that can reduce the cost and an electronic device including the same.

일 측면에서, 본 발명의 실시예들은 적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터를 포함하는 패널 및 패널을 구동하기 위한 구동회로를 포함하고, 패널은, 기판 상에 배치되고, 제1 채널영역을 포함하는 제1 트랜지스터의 제1 액티브층, 제1 액티브층의 제1 채널영역 상에 배치된 부분을 포함하는 제1 게이트 절연막, 제1 게이트 절연막 상에 배치되고 제1 채널영역과 중첩된 제1 트랜지스터의 제1 게이트 전극, 제1 게이트 전극 상에 배치된 층간 절연막, 층간 절연막 상에 배치되고, 제2 채널영역을 포함하는 제2 트랜지스터의 제2 액티브층, 제2 액티브층의 상면의 일부 및 층간 절연막의 상면의 일부에 배치된 제2 게이트 절연막 및 제2 게이트 절연막 상에 배치되고, 제2 채널영역과 중첩되며 제1 액티브층과 컨택된 제2 트랜지스터의 제2 게이트 전극을 포함하는 전자장치를 제공할 수 있다.In one aspect, embodiments of the present invention include a panel including at least one first transistor and at least one second transistor and a driving circuit for driving the panel, the panel is disposed on a substrate, and the first transistor A first active layer of the first transistor including a channel region, a first gate insulating layer including a portion disposed on the first channel region of the first active layer, and disposed on the first gate insulating layer and overlapping the first channel region. a first gate electrode of the first transistor, an interlayer insulating film disposed on the first gate electrode, a second active layer of the second transistor disposed on the interlayer insulating film and including a second channel region, and a top surface of the second active layer. A second gate insulating film disposed on a portion of and a portion of the upper surface of the interlayer insulating film, and a second gate electrode of the second transistor disposed on the second gate insulating film, overlapping with the second channel region, and in contact with the first active layer. An electronic device that can be provided can be provided.

다른 측면에서, 본 발명의 실시예들은 기판, 기판 상에 배치되고, 제1 채널영역을 포함하는 제1 트랜지스터의 제1 액티브층, 제1 액티브층의 제1 채널영역 상에 배치된 부분을 포함하는 제1 게이트 절연막, 제1 게이트 절연막 상에 배치되고 제1 채널영역과 중첩된 제1 트랜지스터의 제1 게이트 전극, 제1 게이트 전극 상에 배치된 층간 절연막, 층간 절연막 상에 배치되고, 제2 채널영역을 포함하는 제2 트랜지스터의 제2 액티브층, 제2 액티브층의 상면의 일부 및 층간 절연막의 상면의 일부에 배치된 제2 게이트 절연막 및 제2 게이트 절연막 상에 배치되고, 제2 채널영역과 중첩되며 제1 액티브층과 컨택된 제2 트랜지스터의 제2 게이트 전극을 포함하는 박막 트랜지스터 어레이 기판을 제공할 수 있다.In another aspect, embodiments of the present invention include a substrate, a first active layer of a first transistor disposed on the substrate and including a first channel region, and a portion disposed on the first channel region of the first active layer. a first gate insulating film, a first gate electrode of the first transistor disposed on the first gate insulating film and overlapping the first channel region, an interlayer insulating film disposed on the first gate electrode, and a second interlayer insulating film, A second active layer of the second transistor including a channel region, a second gate insulating film disposed on a portion of the upper surface of the second active layer and a portion of the upper surface of the interlayer insulating film, and a second channel region are disposed on the second gate insulating film. A thin film transistor array substrate including a second gate electrode of a second transistor that overlaps and is in contact with the first active layer can be provided.

본 발명의 실시예들에 의하면, 적어도 2개의 트랜지스터를 기판에 수직한 방향으로 적층함으로써, 트랜지스터들이 차지하는 면적을 줄일 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다. According to embodiments of the present invention, a thin film transistor array substrate having a structure that can reduce the area occupied by the transistors by stacking at least two transistors in a direction perpendicular to the substrate and an electronic device including the same can be provided.

또한, 본 발명의 실시예들에 의하면, 도체화된 액티브층 영역이 컨택홀 내에 배치되는 영역을 줄임으로써, 액티브층의 도체화 공정을 용이하게 할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.In addition, according to embodiments of the present invention, a thin film transistor array substrate having a structure that can facilitate the conduction process of the active layer by reducing the area where the conductive active layer area is disposed in the contact hole, and including the same An electronic device that can be provided can be provided.

또한, 본 발명의 실시예들에 의하면, 제1 트랜지스터 상에 배치된 제2 트랜지스터의 게이트 전극이 제1 트랜지스터의 소스 전극 또는 드레인 전극 역할을 동시에 하는 구조를 가짐으로써, 적어도 하나의 절연막 구성을 삭제하고, 마스크 공정 수를 저감할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.In addition, according to embodiments of the present invention, the gate electrode of the second transistor disposed on the first transistor has a structure that simultaneously serves as the source electrode or drain electrode of the first transistor, thereby eliminating at least one insulating film configuration. In addition, a thin film transistor array substrate capable of reducing the number of mask processes and an electronic device including the same can be provided.

도 1은 본 발명의 실시예에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예에 따른 표시장치의 서브픽셀의 등가회로이다.
도 3은 본 발명의 실시예에 따른 표시패널의 액티브 영역의 일부에 대한 평면도이다.
도 4는 도 3의 A-A' 및 B-B'를 따라 절단한 단면도이다.
도 5는 도 3의 C-D를 따라 절단한 단면도이다.
도 6은 도 3의 E-F를 따라 절단한 단면도이다.
도 7은 G-H를 따라 절단한 단면도이다.
도 8 내지 도 15는 본 발명의 실시예에 따른 회로부의 일부 영역에 대한 제조 방법을 간략히 도시한 도면이다.1 is a system configuration diagram of a display device according to an embodiment of the present invention.
Figure 2 is an equivalent circuit of a subpixel of a display device according to an embodiment of the present invention.
Figure 3 is a plan view of a portion of the active area of a display panel according to an embodiment of the present invention.
Figure 4 is a cross-sectional view taken along lines AA' and BB' of Figure 3.
Figure 5 is a cross-sectional view taken along CD of Figure 3.
Figure 6 is a cross-sectional view taken along EF of Figure 3.
Figure 7 is a cross-sectional view cut along GH.
8 to 15 are diagrams briefly showing a manufacturing method for a partial area of a circuit unit according to an embodiment of the present invention.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to the exemplary drawings. In adding reference numerals to components in each drawing, the same components may have the same reference numerals as much as possible even if they are shown in different drawings. Additionally, when describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description may be omitted. When “comprises,” “has,” “consists of,” etc. mentioned in the specification are used, other parts may be added unless “only” is used. When a component is expressed in the singular, it can also include the plural, unless specifically stated otherwise.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. Additionally, when describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and the nature, sequence, order, or number of the components are not limited by the term.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다. In the description of the positional relationship of components, when two or more components are described as being “connected,” “coupled,” or “connected,” the two or more components are directly “connected,” “coupled,” or “connected.” ", but it should be understood that two or more components and other components may be further "interposed" and "connected," "combined," or "connected." Here, other components may be included in one or more of two or more components that are “connected,” “coupled,” or “connected” to each other.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the description of temporal flow relationships related to components, operation methods, production methods, etc., for example, temporal precedence relationships such as “after”, “after”, “after”, “before”, etc. Or, when a sequential relationship is described, non-continuous cases may be included unless “immediately” or “directly” is used.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.On the other hand, when a numerical value or corresponding information (e.g., level, etc.) for a component is mentioned, even if there is no separate explicit description, the numerical value or corresponding information is related to various factors (e.g., process factors, internal or external shocks, It can be interpreted as including the error range that may occur due to noise, etc.).

도 1은 본 발명의 실시예에 따른 표시장치의 시스템 구성도이다. 1 is a system configuration diagram of a display device according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결되는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다. Referring to FIG. 1, the display device 100 according to the present embodiments has a plurality of data lines DL and a plurality of gate lines GL, and a plurality of data lines DL and a plurality of gate lines It may include a display panel 110 in which a plurality of subpixels (SP) connected to (GL) are arranged, and a driving circuit for driving the display panel 110.

구동 회로는, 기능적으로 볼 때, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다. Functionally, the driving circuit includes a data driving circuit 120 for driving a plurality of data lines DL, a gate driving circuit 130 for driving a plurality of gate lines GL, and a data driving circuit 120. ) and a controller 140 that controls the gate driving circuit 130.

표시패널(110)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 데이터 라인(DL)은 행(Row) 또는 열(Column)으로 배치될 수 있고, 다수의 게이트 라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 데이터 라인(DL)은 행(Row)으로 배치되고, 다수의 게이트 라인(GL)은 열(Column)로 배치되는 것으로 가정한다. In the display panel 110, a plurality of data lines DL and a plurality of gate lines GL may be arranged to cross each other. For example, multiple data lines DL may be arranged in rows or columns, and multiple gate lines GL may be arranged in columns or rows. Below, for convenience of explanation, it is assumed that the plurality of data lines DL are arranged in rows and the plurality of gate lines GL are arranged in columns.

컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 구동 동작에 필요한 각종 제어 신호(DCS, GCS)를 공급하여, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어한다. The controller 140 supplies various control signals (DCS, GCS) necessary for the driving operation of the data driving circuit 120 and the gate driving circuit 130, and operates the data driving circuit 120 and the gate driving circuit 130. Control.

이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다. This controller 140 starts scanning according to the timing implemented in each frame, converts the input image data input from the outside to fit the data signal format used in the data driving circuit 120, and converts the converted image data (DATA) ) is output, and data operation is controlled at an appropriate time according to the scan.

전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다. The above-described controller 140, along with input image data, various types of signals including a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), an input data enable (DE) signal, a clock signal (CLK), etc. Timing signals are received from an external source (e.g., host system).

컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하는 것 이외에, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다. The controller 140 converts the input image data input from the outside to suit the data signal format used in the data driving circuit 120 and outputs the converted image data (DATA), and also operates the data driving circuit 120 and In order to control the gate driving circuit 130, timing signals such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), an input DE signal, and a clock signal are input, and various control signals are generated to generate the data driving circuit 120. ) and output to the gate driving circuit 130.

이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다. This controller 140 may be a timing controller used in typical display technology, or may be a control device that can perform other control functions, including a timing controller.

컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다. The controller 140 may be implemented as a separate component from the data driving circuit 120, or may be integrated with the data driving circuit 120 and implemented as an integrated circuit.

데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다. The data driving circuit 120 receives image data DATA from the controller 140 and supplies a data voltage to the plurality of data lines DL, thereby driving the plurality of data lines DL. Here, the data driving circuit 120 is also called a source driving circuit.

데이터 구동 회로(120)는, 적어도 하나의 소스-드라이버 집적회로(S-DIC: Source-Driver Integrated Circuit)를 포함하여 구현될 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그-디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다. The data driving circuit 120 may be implemented including at least one source-driver integrated circuit (S-DIC). Each source-driver integrated circuit (S-DIC) may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, etc. there is. Each source-driver integrated circuit (S-DIC) may, in some cases, further include an analog to digital converter (ADC).

각 소스-드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스-드라이버 집적회로(S-DIC)는, 표시패널(110)에 연결된 소스-회로필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.Each source-driver integrated circuit (S-DIC) uses a Tape Automated Bonding (TAB) method, a Chip On Glass (COG) method, or a Chip On Panel (COP: Chip On Panel) method. It may be connected to a bonding pad of the display panel 110, may be placed directly on the display panel 110, or, depending on the case, may be integrated and placed on the display panel 110. Additionally, each source-driver integrated circuit (S-DIC) may be implemented using a chip-on-film (COF) method mounted on a source-circuit film connected to the display panel 110.

게이트 구동 회로(130)는, 다수의 게이트 라인(GL)로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동 회로(130)는 스캔 구동 회로라고도 한다. The gate driving circuit 130 sequentially drives a plurality of gate lines GL by sequentially supplying scan signals to the plurality of gate lines GL. Here, the gate driving circuit 130 is also called a scan driving circuit.

게이트 구동 회로(130)는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다. The gate driving circuit 130 may include a shift register, a level shifter, etc.

게이트 구동 회로(130)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 게이트 구동 회로(130)는 다수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 표시패널(110)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.The gate driving circuit 130 is attached to the bonding pad of the display panel 110 using a tape automated bonding (TAB) method, a chip on glass (COG) method, or a chip on panel (COP: Chip On Panel) method. It may be connected or implemented as a GIP (Gate In Panel) type and placed directly on the display panel 110. In some cases, it may be integrated and placed on the display panel 110. Additionally, the gate driving circuit 130 may be implemented using a chip-on-film (COF) method in which a plurality of gate driver integrated circuits (G-DICs) are implemented and mounted on a gate-circuit film connected to the display panel 110. .

게이트 구동 회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다. The gate driving circuit 130 sequentially supplies scan signals of on voltage or off voltage to the plurality of gate lines GL under the control of the controller 140.

데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다. When a specific gate line is opened by the gate driving circuit 130, the data driving circuit 120 converts the image data (DATA) received from the controller 140 into an analog data voltage to generate a plurality of data lines (DL). supplied by

데이터 구동 회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다. The data driving circuit 120 may be located only on one side (e.g., upper or lower) of the display panel 110, and in some cases, both sides (e.g., upper or lower) of the display panel 110 depending on the driving method, panel design method, etc. For example, it may be located on both the upper and lower sides.

게이트 구동 회로(130)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다. The gate driving circuit 130 may be located only on one side (e.g., left or right) of the display panel 110, and in some cases, both sides (e.g., left or right) of the display panel 110 depending on the driving method, panel design method, etc. For example, it can be located on both the left and right sides.

표시패널(110)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔 라인(SCL), 다수의 센스 라인(SCL) 및 다수의 발광 제어 라인(EML)을 포함할 수 있다. 스캔 라인(SCL), 센스 라인(SCL) 및 발광 제어 라인(EML)은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 센스 트랜지스터, 발광 제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔 신호, 센스 신호, 발광 제어 신호)를 전달하는 배선들이다. The plurality of gate lines (GL) disposed on the display panel 110 may include a plurality of scan lines (SCL), a plurality of sense lines (SCL), and a plurality of emission control lines (EML). The scan line (SCL), sense line (SCL), and emission control line (EML) are the gate nodes of different types of transistors (scan transistor, sense transistor, and emission control transistor) and transmit different types of gate signals (scan signal, These are wires that transmit sense signals and light emission control signals.

본 실시예들에 따른 표시장치(100)는, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED(Micro Light Emitting Diode) 디스플레이 등의 자 발광 디스플레이일 수 있다.The display device 100 according to the present embodiments may be a self-luminous display such as an Organic Light Emitting Diode (OLED) display, a Quantum Dot display, or a Micro Light Emitting Diode (Micro LED) display.

본 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광 소자로서 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광 소자를 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED(Micro Light Emitting Diode)를 발광 소자로서 포함할 수 있다. When the display device 100 according to the present embodiments is an OLED display, each subpixel SP may include an organic light emitting diode (OLED) that emits light on its own as a light emitting device. When the display device 100 according to the present embodiments is a quantum dot display, each subpixel SP may include a light emitting element made of quantum dots, which are semiconductor crystals that emit light on their own. When the display device 100 according to the present embodiments is a micro LED display, each subpixel (SP) emits light on its own and may include a micro LED (Micro Light Emitting Diode) made of an inorganic material as a light emitting element. .

도 2는 본 발명의 실시예에 따른 표시장치(100)의 서브픽셀(SP)의 등가회로이다. Figure 2 is an equivalent circuit of a subpixel (SP) of the display device 100 according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 각 서브픽셀(SP)은, 발광 소자(ED)와, 발광 소자(ED)로 흐르는 전류를 제어하는 구동 트랜지스터(DRT)와, 데이터 전압(Vdata)을 구동 트랜지스터(DRT)로 전달하는 스캔 트랜지스터(SCT)와, 초기화 동작을 위한 센스 트랜지스터(SENT)와, 발광 제어를 위한 발광 제어 트랜지스터(EMT)와, 일정 기간 동안 전압 유지를 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다. Referring to FIG. 2, in the display device 100 according to embodiments of the present invention, each subpixel (SP) includes a light-emitting element (ED) and a driving transistor ( DRT), a scan transistor (SCT) for transferring the data voltage (Vdata) to the driving transistor (DRT), a sense transistor (SENT) for initialization operation, an emission control transistor (EMT) for controlling emission, and a predetermined period of time. It may include a storage capacitor (Cst) for maintaining the voltage.

도 2에 예시된 서브픽셀(SP)은, 발광 소자(ED)를 구동하기 위하여, 4개의 트랜지스터(DRT, SCT, SENT, EMT)와 1개의 캐패시터(Cst)를 갖기 때문에, 4T(Transistor)1C(Capacitor) 구조를 갖는다고 한다. Since the subpixel (SP) illustrated in FIG. 2 has four transistors (DRT, SCT, SENT, EMT) and one capacitor (Cst) to drive the light emitting element (ED), 4T (Transistor) 1C It is said to have a (Capacitor) structure.

발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 위치하는 발광층(EL)을 포함한다. 발광 소자(ED)의 제1 전극(E1)은 애노드 전극 또는 캐소드 전극일 수 있고, 제2 전극(E2)은 캐소드 전극 또는 애노드 전극일 수 있다. 발광 소자(ED)는 일 예로, 유기발광다이오드(OLED), 발광다이오드(LED), 퀀텀닷 발광 소자 등일 수 있다. The light emitting device ED includes a first electrode E1 and a second electrode E2, and a light emitting layer EL located between the first electrode E1 and the second electrode E2. The first electrode E1 of the light emitting device ED may be an anode electrode or a cathode electrode, and the second electrode E2 may be a cathode electrode or an anode electrode. For example, the light emitting device (ED) may be an organic light emitting diode (OLED), a light emitting diode (LED), or a quantum dot light emitting device.

발광 소자(ED)의 제2 전극(E2)은 공통 전극일 수 있다. 이 경우, 발광 소자(ED)의 제2 전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다. 여기서, 기저 전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압과 유사한 전압일 수 있다. The second electrode E2 of the light emitting device ED may be a common electrode. In this case, the base voltage EVSS may be applied to the second electrode E2 of the light emitting device ED. Here, the base voltage (EVSS) may be, for example, a ground voltage or a voltage similar to the ground voltage.

구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)을 포함한다. The driving transistor DRT is a transistor for driving the light emitting device ED and includes a first node N1, a second node N2, and a third node N3.

구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. 아래에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다. The first node N1 of the driving transistor DRT is a node corresponding to the gate node and may be electrically connected to the source node or drain node of the scan transistor SCT. The second node N2 of the driving transistor DRT may be electrically connected to the first electrode E1 of the light emitting device ED and may be a source node or a drain node. The third node (N3) of the driving transistor (DRT) is a node to which the driving voltage (EVDD) is applied, and can be electrically connected to a driving line (DVL) that supplies the driving voltage (EVDD), and is a drain node. Or it may be a source node. Below, for convenience of explanation, the second node N2 of the driving transistor DRT is a source node, and the third node N3 is a drain node.

스캔 트랜지스터(SCT)는 게이트 라인(GL)의 일종인 다수의 스캔 라인(SCL) 중 대응되는 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터 라인(DL) 중 대응되는 데이터 라인(DL) 간의 연결을 제어할 수 있다. The scan transistor (SCT) responds to the scan signal (SCAN) supplied from the corresponding scan line (SCL) among the plurality of scan lines (SCL), which are a type of gate line (GL), to the first node of the driving transistor (DRT). The connection between (N1) and the corresponding data line (DL) among the plurality of data lines (DL) can be controlled.

스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 게이트 라인(GL)의 한 종류인 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다. The drain node or source node of the scan transistor (SCT) may be electrically connected to the corresponding data line (DL). The source node or drain node of the scan transistor (SCT) may be electrically connected to the first node (N1) of the driving transistor (DRT). The gate node of the scan transistor (SCT) is electrically connected to the scan line (SCL), which is a type of gate line (GL), and can receive a scan signal (SCAN).

스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다. The scan transistor (SCT) is turned on by the scan signal (SCAN) of the turn-on level voltage, and the data voltage (Vdata) supplied from the corresponding data line (DL) is connected to the first node (N1) of the driving transistor (DRT). ) can be delivered.

스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되고, 턴-오프 레벨 전압의 스캔 신호(SCAN)에 의해 턴-오프 된다. 여기서, 스캔 트랜지스터(SCT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 스캔 트랜지스터(SCT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.The scan transistor (SCT) is turned on by the scan signal (SCAN) of the turn-on level voltage and turned off by the scan signal (SCAN) of the turn-off level voltage. Here, when the scan transistor (SCT) is n-type, the turn-on level voltage may be a high level voltage, and the turn-off level voltage may be a low level voltage. When the scan transistor (SCT) is a p-type, the turn-on level voltage may be a low level voltage and the turn-off level voltage may be a high level voltage.

센스 트랜지스터(SENT)는, 게이트 라인(GL)의 일종인 다수의 센스 라인(SENL) 중 대응되는 센스 라인(SENL)에서 공급되는 센스 신호(SENSE)에 응답하여, 발광 소자(ED)의 제1 전극(E1)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 초기화 전압 라인(IVL) 중 대응되는 초기화 전압 라인(IVL) 간의 연결을 제어할 수 있다. The sense transistor (SENT) responds to the sense signal (SENSE) supplied from the corresponding sense line (SENL) among the plurality of sense lines (SENL), which are a type of gate line (GL), and transmits the first signal to the light emitting device (ED). The connection between the second node N2 of the driving transistor DRT electrically connected to the electrode E1 and the corresponding initialization voltage line IVL among the plurality of initialization voltage lines IVL can be controlled.

센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 초기화 전압 라인(IVL)에 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 게이트 노드는 게이트 라인(GL)의 일종인 센스 라인(SENL)과 전기적으로 연결되어 센스 신호(SENSE)를 인가 받을 수 있다. The drain node or source node of the sense transistor (SENT) may be electrically connected to the initialization voltage line (IVL). The source node or drain node of the sense transistor (SENT) may be electrically connected to the second node (N2) of the driving transistor (DRT) and may be electrically connected to the first electrode (E1) of the light emitting device (ED). The gate node of the sense transistor (SENT) is electrically connected to the sense line (SENL), a type of gate line (GL), and can receive a sense signal (SENSE).

센스 트랜지스터(SENT)는 턴-온 되어, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vini)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해줄 수 있다. The sense transistor (SENT) is turned on to apply the initialization voltage (Vini) supplied from the initialization voltage line (IVL) to the second node (N2) of the driving transistor (DRT).

센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스 신호(SENSE)에 의해 턴-온 되고, 턴-오프 레벨 전압의 센스 신호(SENSE)에 의해 턴-오프 된다. 여기서, 센스 트랜지스터(SENT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 센스 트랜지스터(SENT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.The sense transistor (SENT) is turned on by the sense signal (SENSE) of the turn-on level voltage and turned off by the sense signal (SENSE) of the turn-off level voltage. Here, when the sense transistor (SENT) is n-type, the turn-on level voltage may be a high level voltage, and the turn-off level voltage may be a low level voltage. When the sense transistor (SENT) is a p-type, the turn-on level voltage may be a low level voltage and the turn-off level voltage may be a high level voltage.

발광 제어 트랜지스터(EMT)는 게이트 라인(GL)의 일종인 다수의 발광 제어 라인(EML) 중 대응되는 발광 제어 라인(EML)에서 공급되는 발광 제어 신호(EM)에 응답하여, 구동 트랜지스터(DRT)의 제3 노드(N3)와 다수의 구동 라인(DVL) 중 대응되는 구동 라인(DVL) 간의 연결을 제어할 수 있다. 즉, 도 2에 도시된 바와 같이, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 라인(DVL) 사이에 전기적으로 연결될 수 있다. The emission control transistor (EMT) responds to the emission control signal (EM) supplied from the corresponding emission control line (EML) among the plurality of emission control lines (EML), which are a type of gate line (GL), and operates the driving transistor (DRT). The connection between the third node N3 and the corresponding driving line DVL among the plurality of driving lines DVL can be controlled. That is, as shown in FIG. 2, the emission control transistor EMT may be electrically connected between the third node N3 of the driving transistor DRT and the driving line DVL.

발광 제어 트랜지스터(EMT)의 드레인 노드 또는 소스 노드는 구동 라인(DVL)에 전기적으로 연결될 수 있다. 발광 제어 트랜지스터(EMT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제3 노드(N3)에 전기적으로 연결될 수 있다. 발광 제어 트랜지스터(EMT)의 게이트 노드는 게이트 라인(GL)의 일종인 발광 제어 라인(EML)과 전기적으로 연결되어 발광 제어 신호(EM)를 인가 받을 수 있다. The drain node or source node of the emission control transistor (EMT) may be electrically connected to the driving line (DVL). The source node or drain node of the emission control transistor (EMT) may be electrically connected to the third node (N3) of the driving transistor (DRT). The gate node of the emission control transistor (EMT) is electrically connected to the emission control line (EML), which is a type of gate line (GL), and can receive the emission control signal (EM).

이와 다르게, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED)의 제1 전극(E1) 간의 연결을 제어할 수도 있다. 즉, 도 2에 도시된 바와 다르게, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED) 사이에 전기적으로 연결될 수 있다.Alternatively, the emission control transistor (EMT) may control the connection between the second node (N2) of the driving transistor (DRT) and the first electrode (E1) of the light emitting element (ED). That is, unlike shown in FIG. 2, the emission control transistor (EMT) may be electrically connected between the second node (N2) of the driving transistor (DRT) and the light emitting element (ED).

발광 제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광 제어 신호(EM)에 의해 턴-온 되고, 턴-오프 레벨 전압의 발광 제어 신호(EM)에 의해 턴-오프 된다. 여기서, 발광 제어 트랜지스터(EMT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 발광 제어 트랜지스터(EMT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.The emission control transistor (EMT) is turned on by the emission control signal (EM) of the turn-on level voltage and turned off by the emission control signal (EM) of the turn-off level voltage. Here, when the emission control transistor (EMT) is n-type, the turn-on level voltage may be a high level voltage, and the turn-off level voltage may be a low level voltage. When the emission control transistor (EMT) is a p-type, the turn-on level voltage may be a low level voltage and the turn-off level voltage may be a high level voltage.

스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지해줄 수 있다. The storage capacitor Cst is electrically connected between the first node N1 and the second node N2 of the driving transistor DRT and generates a data voltage Vdata corresponding to the image signal voltage or a voltage corresponding thereto. It can be maintained for the frame time.

스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다. The storage capacitor Cst is not a parasitic capacitor (e.g. Cgs, Cgd), which is an internal capacitor existing between the first node N1 and the second node N2 of the driving transistor DRT. It may be an external capacitor intentionally designed outside the transistor (DRT).

구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 모두가 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 중 적어도 하나는 n 타입 트랜지스터(또는 p 타입 트랜지스터)이고 나머지는 p 타입 트랜지스터(또는 n 타입 트랜지스터)일 수 있다.Each of the driving transistor (DRT), scan transistor (SCT), sense transistor (SENT), and emission control transistor (EMT) may be an n-type transistor or a p-type transistor. The driving transistor (DRT), scan transistor (SCT), sense transistor (SENT), and emission control transistor (EMT) may all be n-type transistors or p-type transistors. At least one of the driving transistor (DRT), scan transistor (SCT), sense transistor (SENT), and emission control transistor (EMT) is an n-type transistor (or p-type transistor), and the others are p-type transistors (or n-type transistors). You can.

도 2에 예시된 서브픽셀(SP)의 4T1C 구조는, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다. The 4T1C structure of the subpixel (SP) illustrated in FIG. 2 is only an example for explanation and may further include one or more transistors or, depending on the case, one or more capacitors. Alternatively, each of the multiple subpixels may have the same structure, or some of the multiple subpixels may have a different structure.

도 3은 본 발명의 실시예에 따른 표시패널의 액티브 영역의 일부에 대한 평면도이다.Figure 3 is a plan view of a portion of the active area of a display panel according to an embodiment of the present invention.

도 3을 참조하면, 표시패널의 액티브 영역에는 다수의 서브픽셀이 배치될 수 있고, 다수의 서브픽셀 각각은 유기발광소자(OLED)를 구동하는 구동부를 포함할 수 있다.Referring to FIG. 3, a plurality of subpixels may be disposed in the active area of the display panel, and each of the plurality of subpixels may include a driver that drives an organic light emitting device (OLED).

구동부에는 구동 신호를 공급하는 신호라인들(312, 313, 313a, 315, 320, 321, 321a)이 배치될 수 있다. 그리고, 적어도 하나의 신호라인과 전기적으로 연결된 적어도 4개의 트랜지스터(T1, T2, T3, T4)를 포함할 수 있다.Signal lines 312, 313, 313a, 315, 320, 321, and 321a that supply driving signals may be disposed in the driving unit. Additionally, it may include at least four transistors (T1, T2, T3, T4) electrically connected to at least one signal line.

한편, 도 3에서는 신호라인들(312, 313, 313a, 315, 320, 321, 321a)이 단일층인 구성으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 적어도 하나의 신호라인은 다중층으로 구성될 수 있다.Meanwhile, in Figure 3, the signal lines (312, 313, 313a, 315, 320, 321, and 321a) are shown as a single-layer configuration, but the present invention is not limited to this, and at least one signal line is multi-layered. It can be configured.

다수의 데이터 라인(312)은 제1 방향으로 연장되도록 배치될 수 있다. 데이터 라인(312)에는 데이터 전압(Vdata)이 공급될 수 있다. 다수의 데이터 라인(312) 중 적어도 하나는 외부로부터 표시패널에 입사되는 광을 차단 시킬 수 있는 차광층 역할을 할 수 있다.The plurality of data lines 312 may be arranged to extend in the first direction. A data voltage (Vdata) may be supplied to the data line 312. At least one of the plurality of data lines 312 may serve as a light blocking layer capable of blocking light incident on the display panel from the outside.

표시패널에는 제1 방향으로 연장되는 다수의 구동 라인(313)이 배치될 수 있다. 구동 라인(313)에는 제2 트랜지스터(T2)를 구동하기 위한 구동 전압이 공급될 수 있다. 여기서, 제2 트랜지스터(T2)는 구동 트랜지스터(DRT)일 수 있다.A plurality of driving lines 313 extending in the first direction may be disposed on the display panel. A driving voltage for driving the second transistor T2 may be supplied to the driving line 313. Here, the second transistor (T2) may be a driving transistor (DRT).

표시패널에는 이러한 구동 라인(313)과 전기적으로 연결된 적어도 하나의 구동 연결 라인(313a)을 포함할 수 있다. 구동 연결 라인(313a)은 제1 방향과 교차하는 방향인 제2 방향으로 연장되도록 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The display panel may include at least one driving connection line 313a that is electrically connected to the driving line 313. The driving connection line 313a may be arranged to extend in a second direction that intersects the first direction, but the present invention is not limited thereto.

다수의 스캔 라인(320)은 제2 방향으로 연장되도록 배치될 수 있다. 스캔 라인(320)으로는 제1 트랜지스터(T1)를 턴-온 또는 턴-오프 시키는 스캔 신호가 공급될 수 있다. 여기서, 제1 트랜지스터(T1)는 스캔 트랜지스터(SCT)일 수 있다.The plurality of scan lines 320 may be arranged to extend in the second direction. A scan signal that turns the first transistor T1 on or off may be supplied to the scan line 320. Here, the first transistor (T1) may be a scan transistor (SCT).

다수의 센스 라인(321)은 제2 방향으로 연장되도록 배치될 수 있다. 센스 라인(321)에는 제3 트랜지스터(T3)를 턴-온 또는 턴-오프 시키는 센스 신호가 공급될 수 있다. 제3 트랜지스터(T3)는 센싱 트랜지스터(SENT)일 수 있다.The plurality of sense lines 321 may be arranged to extend in the second direction. A sense signal that turns the third transistor T3 on or off may be supplied to the sense line 321. The third transistor (T3) may be a sensing transistor (SENT).

또한, 표시패널에는 센스 라인(321)과 전기적으로 연결된 적어도 하나의 센스 연결 라인(321a)을 포함할 수 있다. 센스 연결 라인(321a)은 제2 방향으로 연장되도록 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.Additionally, the display panel may include at least one sense connection line 321a electrically connected to the sense line 321. The sense connection line 321a may be arranged to extend in the second direction, but the present invention is not limited thereto.

다수의 발광 제어 라인(315)은 제2 방향으로 연장되도록 배치될 수 있다. 발광 제어 라인(315)에는 제4 트랜지스터(T4)를 구동 시키기 위한 발광 제어 신호가 공급 될 수 있다. 제4 트랜지스터(T4)는 발광 제어 트랜지스터(EMT)일 수 있다.The plurality of emission control lines 315 may be arranged to extend in the second direction. An emission control signal for driving the fourth transistor T4 may be supplied to the emission control line 315. The fourth transistor T4 may be an emission control transistor (EMT).

도 3에 도시된 바와 같이, 발광 제어 라인(315)은 스캔 라인(320)과 구동 연결 라인(313a) 사이에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.As shown in FIG. 3, the emission control line 315 may be disposed between the scan line 320 and the driving connection line 313a, but the present invention is not limited thereto.

표시패널의 구동부는, 도 3에 도시된 바와 같이, 스캔 라인(320) 및 데이터 라인(312)과 연결된 제1 트랜지스터(T1), 제1 트랜지스터(T1)를 통해 전송된 데이터 전압에 따라 유기발광소자(OLED)로 출력되는 전류의 크기를 제어하는 제2 트랜지스터(T2), 제2 트랜지스터(T2)의 특성을 감지하기 위한 제3 트랜지스터(T3) 및 제2 트랜지스터(T2)의 발광 시점을 제어하기 위한 제4 트랜지스터(T4)를 포함할 수 있다.As shown in FIG. 3, the driver of the display panel emits organic light according to the first transistor T1 connected to the scan line 320 and the data line 312, and the data voltage transmitted through the first transistor T1. The second transistor (T2) controls the size of the current output to the device (OLED), the third transistor (T3) to detect the characteristics of the second transistor (T2), and the timing of light emission of the second transistor (T2). It may include a fourth transistor (T4) for this purpose.

평면 상으로, 제2 트랜지스터(T2)의 게이트 전극(340)과 센스 라인(321) 사이에는 스토리지 캐패시터(Cst)가 배치될 수 있다. 그리고, 스토리지 캐패시터(Cst)와 센스 연결 라인(321a) 사이에 센스 라인(321)이 배치될 수 있다.In a plane view, a storage capacitor Cst may be disposed between the gate electrode 340 of the second transistor T2 and the sense line 321. Additionally, a sense line 321 may be disposed between the storage capacitor Cst and the sense connection line 321a.

스토리지 캐패시터(Cst)는 제1 액티브층(310) 및 제1 액티브층(310) 상에 배치된 제2 액티브층(330) 각각의 도체화된 영역이 중첩된 영역일 수 있다. 제1 액티브층(310) 및 제2 액티브층(330)은 적어도 하나의 도체화된 영역과 적어도 하나의 도체화되지 않은 영역을 포함할 수 있다.The storage capacitor Cst may be an area where conductive areas of the first active layer 310 and the second active layer 330 disposed on the first active layer 310 overlap. The first active layer 310 and the second active layer 330 may include at least one conductive region and at least one non-conductive region.

한편, 도 3에 도시된 바와 같이, 제1 트랜지스터(T1)는 제1 액티브층(310) 및 제1 트랜지스터(T1)의 게이트 전극(320, 이하 제1 게이트 전극으로 명명함) 포함할 수 있다. Meanwhile, as shown in FIG. 3, the first transistor T1 may include a first active layer 310 and a gate electrode 320 (hereinafter referred to as the first gate electrode) of the first transistor T1. .

여기서, 제1 게이트 전극(320)은 스캔 라인(320)과 대응되는 구성일 수 있다. 다시 말해, 스캔 라인(320)은 제1 트랜지스터(T1)의 게이트 전극 역할을 할 수 있다. 이에, 스캔 라인(320)으로부터 제1 트랜지스터(T1)의 게이트 전극을 위한 구성이 따로 분기되지 않아도 되므로, 표시패널의 회로부의 면적을 줄일 수 있다.Here, the first gate electrode 320 may have a configuration corresponding to the scan line 320. In other words, the scan line 320 may serve as a gate electrode of the first transistor T1. Accordingly, since the configuration for the gate electrode of the first transistor T1 does not need to be separately branched from the scan line 320, the area of the circuit part of the display panel can be reduced.

제1 트랜지스터(T1) 의 제1 액티브층(310)과 제1 게이트 전극(320)이 중첩된 영역은 제1 트랜지스터(T1)의 채널영역(이하, 제1 채널영역으로 명명함)일 수 있다. 제1 트랜지스터(T1)가 온(On) 상태일 때, 전하(charge)는 제1 액티브층(310)과 제1 게이트 전극(320)이 중첩된 영역, 즉, 제1 채널영역을 통해 이동될 수 있다.The area where the first active layer 310 and the first gate electrode 320 of the first transistor (T1) overlap may be the channel region (hereinafter referred to as the first channel region) of the first transistor (T1). . When the first transistor T1 is in the on state, charge moves through the area where the first active layer 310 and the first gate electrode 320 overlap, that is, the first channel area. You can.

제1 액티브층(310)은 제1 채널영역을 제외한 나머지 영역은 도체화된 영역일 수 있다. 제1 액티브층(310)의 도체화된 영역은 제1 채널영역(311)을 사이에 두고 서로 이격될 수 있다.The remaining area of the first active layer 310, excluding the first channel area, may be a conductive area. The conductive regions of the first active layer 310 may be spaced apart from each other with the first channel region 311 therebetween.

이러한 제1 액티브층(310)은 제1 게이트 절연막(302)이 미 배치된 영역에서 연결전극(322)이 연결될 수 있다.The connection electrode 322 may be connected to the first active layer 310 in an area where the first gate insulating layer 302 is not disposed.

제1 트랜지스터(T1)의 제1 액티브층(310)에는 데이터 라인(312)으로부터 공급된 신호가 인가될 수 있다. 구체적으로, 데이터 라인(312)과 스캔 라인(320)은 제1 컨택홀(CNT1)을 통해 전기적으로 연결될 수 있다.A signal supplied from the data line 312 may be applied to the first active layer 310 of the first transistor T1. Specifically, the data line 312 and the scan line 320 may be electrically connected through the first contact hole (CNT1).

그리고, 데이터 라인(312)과 컨택된 스캔 라인(320)은 제1 액티브층(310)의 도체화된 영역의 상면의 일부와 컨택될 수 있다. 다시 말해, 데이터 라인(321)과 컨택된 스캔 라인(320)은 별도의 컨택홀 없이 제1 액티브층(310)의 도체화된 영역의 상면의 일부와 컨택될 수 있다.Also, the scan line 320 in contact with the data line 312 may contact a portion of the upper surface of the conductive area of the first active layer 310. In other words, the scan line 320 in contact with the data line 321 may contact a portion of the upper surface of the conductive area of the first active layer 310 without a separate contact hole.

본 발명의 실시예에서는 적어도 3개의 트랜지스터가 하나의 액티브층을 공유하는 구조를 가질 수 있다.In an embodiment of the present invention, at least three transistors may have a structure sharing one active layer.

예를 들면, 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 제2 액티브층(330)을 공유할 수 있다. 다시 말해, 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은 제2 액티브층(330)을 포함할 수 있다. For example, the second transistor T2, third transistor T3, and fourth transistor T4 may share the second active layer 330. In other words, each of the second transistor T2, third transistor T3, and fourth transistor T4 may include the second active layer 330.

제2 트랜지스터(T2)는 제2 액티브층(330)과 제2 액티브층(330) 상에 배치된 제2 트랜지스터(T2)의 게이트 전극(340, 이하 제2 게이트 전극으로 명명함)을 포함할 수 있다.The second transistor T2 may include a second active layer 330 and a gate electrode 340 (hereinafter referred to as a second gate electrode) of the second transistor T2 disposed on the second active layer 330. You can.

도 3에 도시된 바와 같이, 제2 게이트 전극(340)은 제1 액티브층(310)의 일부 및 제2 액티브층(330)의 일부와 중첩될 수 있다.As shown in FIG. 3, the second gate electrode 340 may overlap a portion of the first active layer 310 and a portion of the second active layer 330.

제2 액티브층(330)이 제2 게이트 전극(340)과 중첩된 영역은 제2 트랜지스터(T2)의 채널영역(이하, 제2 채널영역으로 명명함)일 수 있다. 제2 트랜지스터(T2)가 온(On) 상태일 때, 전하(charge)는 제2 액티브층(330)과 제2 게이트 전극(340)이 중첩된 영역, 즉, 제2 채널영역(332)을 통해 이동될 수 있다.The area where the second active layer 330 overlaps the second gate electrode 340 may be a channel area (hereinafter referred to as the second channel area) of the second transistor T2. When the second transistor (T2) is in the on state, charge is applied to the area where the second active layer 330 and the second gate electrode 340 overlap, that is, the second channel region 332. can be moved through.

도 3에 도시된 바와 같이, 제2 액티브층(330)은 3개의 트랜지스터의 액티브층 역할을 하므로, 적어도 3개의 채널영역을 포함할 수 있다. As shown in FIG. 3, the second active layer 330 serves as an active layer for three transistors and may include at least three channel regions.

예를 들면, 제2 액티브층(330)은 제2 트랜지스터(T2)의 제2 채널영역(332), 제3 트랜지스터(T3)의 제3 채널영역(333) 및 제4 트랜지스터(T4)의 제4 채널영역(334)를 포함할 수 있다. 제2 내지 제4 채널영역(332, 333, 334) 각각은 서로 이격될 수 있다. For example, the second active layer 330 includes the second channel region 332 of the second transistor T2, the third channel region 333 of the third transistor T3, and the third channel region 333 of the fourth transistor T4. It may include 4 channel areas 334. Each of the second to fourth channel regions 332, 333, and 334 may be spaced apart from each other.

상술한 바와 같이, 제2 트랜지스터(T2)의 제2 채널영역(332)은 제2 액티브층(330)이 제2 게이트 전극(340)과 중첩된 영역일 수 있다. As described above, the second channel region 332 of the second transistor T2 may be a region where the second active layer 330 overlaps the second gate electrode 340.

그리고, 제3 트랜지스터(T3)의 제3 채널영역(333)은 제2 액티브층(330) 제3 트랜지스터(T3)의 게이트 전극(321a)과 중첩된 영역일 수 있다. 여기서, 제3 트랜지스터(T3)의 게이트 전극(321a)은 센스라인(321)으로부터 분기된 영역일 수 있다.Additionally, the third channel region 333 of the third transistor T3 may be an area that overlaps the gate electrode 321a of the second active layer 330 and the third transistor T3. Here, the gate electrode 321a of the third transistor T3 may be an area branched from the sense line 321.

제4 트랜지스터(T4)의 제4 채널영역(334)은 제2 액티브층(330)의 제4 트랜지스터(T4)의 게이트 전극(315a)과 중첩된 영역일 수 있다. 여기서, 제4 트랜지스터(T4)의 게이트 전극(315a)은 발광 제어 라인(315)으로부터 분기된 영역일 수 있다.The fourth channel region 334 of the fourth transistor T4 may be an area that overlaps the gate electrode 315a of the fourth transistor T4 of the second active layer 330. Here, the gate electrode 315a of the fourth transistor T4 may be an area branched from the emission control line 315.

제2 액티브층(330)에서 제2 내지 제4 채널영역(332, 333, 334)을 제외한 나머지 영역은 도체화된 영역일 수 있다.The remaining regions of the second active layer 330, excluding the second to fourth channel regions 332, 333, and 334, may be conductive regions.

이러한 제2 액티브층(330)은 제2 게이트 절연막(304)이 미 배치된 영역에서 구동 연결 라인(313a)과 연결될 수 있다. This second active layer 330 may be connected to the driving connection line 313a in the area where the second gate insulating layer 304 is not disposed.

제2 게이트 전극(340)은 다수의 발광 제어 라인(315) 및 다수의 센스 라인(321)과 동일 층에 배치될 수 있다.The second gate electrode 340 may be disposed on the same layer as the plurality of emission control lines 315 and the plurality of sense lines 321.

이러한 제2 게이트 전극(340)은 제2 컨택홀(CNT2)을 통해, 제1 액티브층(310)의 상면의 일부와 컨택될 수 있다. 제2 게이트 전극(340)과 컨택된 제1 액티브층(310)의 영역은 도체화된 영역일 수 있다. 여기서, 제2 게이트 전극(340)은 제1 트랜지스터(T1)의 소스 전극이나 드레인 전극 중 하나의 역할을 할 수 있다.This second gate electrode 340 may be in contact with a portion of the upper surface of the first active layer 310 through the second contact hole (CNT2). The area of the first active layer 310 that is in contact with the second gate electrode 340 may be a conductive area. Here, the second gate electrode 340 may serve as either the source electrode or the drain electrode of the first transistor T1.

이러한 구조를 도 4를 참조하여 구체적으로 검토하면 다음과 같다.This structure will be examined in detail with reference to FIG. 4 as follows.

도 4는 도 3의 A-A' 및 B-B'를 따라 절단한 단면도이다.Figure 4 is a cross-sectional view taken along lines A-A' and B-B' of Figure 3.

본 발명의 실시예에 따른 표시패널은 액티브 영역 내에서, 적어도 하나의 제1 트랜지스터(T1)와 적어도 하나의 제2 트랜지스터(T2)가 배치될 수 있다.The display panel according to an embodiment of the present invention may have at least one first transistor (T1) and at least one second transistor (T2) disposed in the active area.

도 4를 참조하면, 기판(400) 상에 데이터 라인(312)이 배치될 수 있다. 데이터 라인(312)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.Referring to FIG. 4, a data line 312 may be disposed on the substrate 400. The data line 312 is connected to aluminum (Al), gold (Au), silver (Ag), copper (Cu), tungsten (W), molybdenum (Mo), chromium (Cr), tantalum (Ta), and titanium (Ti). It may include any one of metals or alloys thereof, but the present invention is not limited thereto.

도 4에서는 데이터 라인(312)이 단일층인 구조로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 데이터 라인(312)이 다중층의 구조를 가질 수도 있다.In FIG. 4, the data line 312 is shown as having a single-layer structure, but the present invention is not limited to this, and the data line 312 may have a multi-layer structure.

데이터 라인(312) 상에는 적어도 한 층의 버퍼층(401)이 배치될 수 있다. At least one buffer layer 401 may be disposed on the data line 312.

버퍼층(401)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. The buffer layer 401 may include an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), but the present invention is not limited thereto.

도 4에서는 버퍼층(401)이 단일층인 구조로 도시되어 있으나, 본 발명의 버퍼층(401)은 다중층의 구조를 가질 수도 있다.In FIG. 4, the buffer layer 401 is shown as a single-layer structure, but the buffer layer 401 of the present invention may have a multi-layer structure.

버퍼층(401)이 다중층의 구조를 가질 경우, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기물질 중 적어도 2개의 무기절연물질을 포함하는 층이 교번하여 배치되는 구조일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.When the buffer layer 401 has a multi-layer structure, layers containing at least two inorganic insulating materials such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON) alternate. However, the present invention is not limited to this.

후술하는 설명에서는 편의 상 버퍼층(401)이 단일층인 구조로 설명한다.In the following description, for convenience, the buffer layer 401 will be described as having a single-layer structure.

버퍼층(401) 상에는 제1 트랜지스터(T1)의 제1 액티브층(310)이 배치될 수 있다. The first active layer 310 of the first transistor T1 may be disposed on the buffer layer 401.

제1 액티브층(310)은 다양한 타입의 반도체층일 수 있다.The first active layer 310 may be various types of semiconductor layers.

제1 액티브층(310)은 산화물(Oxide) 반도체로 구성될 수 있다. 제1 액티브층(620)을 이루는 물질은, 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 몰리브덴(Mo) 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. The first active layer 310 may be composed of an oxide semiconductor. The material forming the first active layer 620 is a metal oxide semiconductor, which is an oxide of a metal such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti), or molybdenum (Mo). ) It may be made of a combination of metals such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), and titanium (Ti) and their oxides.

예를 들면, 제1 액티브층(310)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.For example, the first active layer 310 is made of zinc oxide (ZnO), zinc-tin oxide (ZTO), zinc-indium oxide (ZIO), indium oxide (InO), titanium oxide (TiO), indium-gallium- It may include at least one of zinc oxide (IGZO) and indium-zinc-tin oxide (IZTO), but the present invention is not limited thereto.

제1 액티브층(310) 및 버퍼층(401)의 상면의 일부에는 제1 게이트 절연막(302)이 배치될 수 있다. A first gate insulating layer 302 may be disposed on a portion of the upper surfaces of the first active layer 310 and the buffer layer 401.

제1 게이트 절연막(302)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. The first gate insulating layer 302 may include an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), but the present invention is not limited thereto.

제1 게이트 절연막(302)은 기판(400) 상에 형성된 제1 게이트 절연막(302) 물질이 드라이 에칭(dry etching) 공정을 통해 패터닝됨으로써, 최종적으로 제1 액티브층(310) 및 버퍼층(401) 각각의 상면의 일부에 형성될 수 있다.The first gate insulating layer 302 is formed by patterning the material of the first gate insulating layer 302 formed on the substrate 400 through a dry etching process, ultimately forming the first active layer 310 and the buffer layer 401. It may be formed on a portion of each upper surface.

제1 게이트 절연막(302) 물질을 드라이 에칭하는 공정 중, 제1 게이트 절연막(302) 물질이 패터닝되어 제거된 영역과 대응되는 영역에 위치한 제1 액티브층(310)은 도체화될 수 있다.During the process of dry etching the first gate insulating layer 302 material, the first active layer 310 located in an area corresponding to the area where the first gate insulating layer 302 material was patterned and removed may be made into a conductor.

다시 말해, 제1 게이트 절연막(302)에 의해 노출된 제1 액티브층(310)의 영역은 도체화된 영역일 수 있다.In other words, the area of the first active layer 310 exposed by the first gate insulating layer 302 may be a conductive area.

이러한 제1 트랜지스터(T1)의 제1 액티브층(310)은 도체화된 영역인 제1 영역(411) 및 제2 영역(412)을 포함할 수 있다. 제1 액티브층(310)의 제1 및 제2 영역(411, 412)은 제1 게이트 절연막(302)과 미 중첩될 수 있다. The first active layer 310 of the first transistor T1 may include a first region 411 and a second region 412 that are conductive regions. The first and second regions 411 and 412 of the first active layer 310 may not overlap the first gate insulating layer 302.

그리고, 제1 영역(411) 및 제2 영역(412) 사이에 구비된 제1 채널영역(413)을 포함할 수 있다. 그리고, 제1 채널영역(413)과 이격되고 제2 영역(412)의 일 측으로 연장된 제3 영역(414)을 포함할 수 있다. 제1 채널영역(413)과 제3 영역(414)은 도체화되지 않은 영역으로, 제1 게이트 절연막(302)과 중첩된 영역일 수 있다.Additionally, it may include a first channel area 413 provided between the first area 411 and the second area 412. Additionally, it may include a third area 414 that is spaced apart from the first channel area 413 and extends to one side of the second area 412. The first channel region 413 and the third region 414 are non-conductive regions and may be regions that overlap the first gate insulating layer 302.

이에, 제1 및 제2 영역(411, 412)의 전기 저항은 제1 채널영역(413) 및 제3 영역(414)의 전기 저항보다 낮을 수 있다. Accordingly, the electrical resistance of the first and second regions 411 and 412 may be lower than that of the first channel region 413 and the third region 414.

제1 게이트 절연막(302) 상에는 제1 게이트 전극(320) 및 제1 연결 전극(421)이 배치될 수 있다. A first gate electrode 320 and a first connection electrode 421 may be disposed on the first gate insulating film 302.

제1 게이트 전극(320)과 연결전극(322)은 동일 층에 배치되고, 동일한 물질을 포함할 수 있다.The first gate electrode 320 and the connection electrode 322 are disposed on the same layer and may include the same material.

제1 게이트 전극(320)과 연결전극(322)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The first gate electrode 320 and the connection electrode 322 are aluminum (Al), gold (Au), silver (Ag), copper (Cu), tungsten (W), molybdenum (Mo), chromium (Cr), and tantalum. It may include any one of metals such as (Ta) and titanium (Ti) or alloys thereof, but the present invention is not limited thereto.

또한, 도 4에는, 제1 게이트 전극(320)과 연결전극(322)이 단일층인 구조로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 게이트 전극(320)과 연결전극(322)은 다중층인 구조일 수도 있다.In addition, in Figure 4, the first gate electrode 320 and the connection electrode 322 are shown as a single-layer structure, but the present invention is not limited to this, and the first gate electrode 320 and the connection electrode 322 ) may be a multi-layer structure.

제1 게이트 전극(320)은 도 3을 참조로 설명한 스캔 라인(320)의 구성과 대응되는 구성일 수 있다.The first gate electrode 320 may have a configuration that corresponds to the configuration of the scan line 320 described with reference to FIG. 3 .

연결전극(322)은 제1 게이트 절연막(302)과 버퍼층(401)에 구비된 제1 컨택홀(CNT1)을 통해 데이터 라인(312)과 컨택될 수 있다.The connection electrode 322 may be in contact with the data line 312 through the first contact hole (CNT1) provided in the first gate insulating film 302 and the buffer layer 401.

이러한, 연결전극(322)은 제1 액티브층(310)의 상면의 일부와 접촉될 수 있다. The connection electrode 322 may be in contact with a portion of the upper surface of the first active layer 310.

연결전극(322)은 제1 액티브층(310)의 도체화된 영역 중 하나의 영역과 접촉될 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 연결전극(322)은 제1 액티브층(310)의 제2 영역(412)의 상면의 일부와 접촉될 수 있다.The connection electrode 322 may be in contact with one of the conductive areas of the first active layer 310. For example, as shown in FIG. 4, the connection electrode 322 may contact a portion of the upper surface of the second region 412 of the first active layer 310.

따라서, 제1 액티브층(310)에는 데이터 라인(312)에서 공급된 신호가 연결전극(322)을 통해 인가될 수 있다. 구체적으로, 데이터 라인(312)에서 공급된 신호는 연결전극(322)으로 전달되고, 연결전극(412)으로 전달된 신호는 제1 액티브층(310)의 도체화된 영역 중 하나인 제2 영역(412)으로 인가될 수 있다.Accordingly, the signal supplied from the data line 312 may be applied to the first active layer 310 through the connection electrode 322. Specifically, the signal supplied from the data line 312 is transmitted to the connection electrode 322, and the signal transmitted to the connection electrode 412 is transmitted to the second region, which is one of the conductive regions of the first active layer 310. It can be authorized as (412).

제1 액티브층(310)의 제2 영역(412)에 데이터 라인(312)으로부터 공급된 신호가 인가되기 위해서는 연결전극(322)과 컨택되어야 한다. 그러나, 제1 액티브층(310) 상에 제1 게이트 절연막(302)이 배치되고, 제1 게이트 절연막에 제1 액티브층(310)의 제2 영역(412)을 노출하는 컨택홀이 구비되는 구조를 갖는 경우, 제1 게이트 절연막(302)을 드라이 에칭하여 컨택홀을 형성하는 공정에서, 제2 영역(412)의 도체화가 어려울 수 있다.In order for the signal supplied from the data line 312 to be applied to the second region 412 of the first active layer 310, it must be contacted with the connection electrode 322. However, a structure in which a first gate insulating film 302 is disposed on the first active layer 310, and a contact hole exposing the second region 412 of the first active layer 310 is provided in the first gate insulating film. In the case of forming a contact hole by dry etching the first gate insulating film 302, it may be difficult to conduct the second region 412.

일반적으로 컨택홀의 직경이 매우 작기 때문에, 제1 게이트 절연막(302)의 컨택홀을 통해 제1 게이트 절연막(302) 하부에 배치된 제1 액트브층(310)은 도체화가 진행되지 않을 수 있다. 따라서, 제1 액티브층(310)의 제2 영역(412)의 도체화가 진행되지 않거나, 제1 액티브층(310)의 제2 영역(412)의 도체화를 위한 추가 공정이 요구되는 문제가 발생할 수 있다.Since the diameter of the contact hole is generally very small, the first active layer 310 disposed under the first gate insulating layer 302 through the contact hole of the first gate insulating layer 302 may not be conductive. Accordingly, a problem may occur in which the conductivity of the second region 412 of the first active layer 310 does not proceed, or an additional process is required to conduct the second region 412 of the first active layer 310. You can.

반면, 본 발명의 실시예에서는, 제1 게이트 절연막(302)이 제1 액티브층(310)의 제1 채널영역(413)과 중첩하는 영역과, 제1 액티브층(310)의 일 단의 일부 영역, 다시 말해, 제1 액티브층(310)의 제3 영역(414)과 중첩되도록 배치됨으로써, 제1 액티브층(310)의 제2 영역(412)의 상면은 제1 게이트 절연막(302)에 의해 노출될 수 있다.On the other hand, in the embodiment of the present invention, the first gate insulating layer 302 overlaps the first channel region 413 of the first active layer 310 and a portion of one end of the first active layer 310. region, that is, by being disposed to overlap the third region 414 of the first active layer 310, the upper surface of the second region 412 of the first active layer 310 is connected to the first gate insulating film 302. can be exposed by

이에, 제1 게이트 절연막(302)의 컨택홀을 통해 제1 액티브층(310)의 제2 영역(412)이 노출된 구조에 비해 제2 영역(412)의 도체화가 용이할 뿐만 아니라, 넓은 면적의 제2 영역(412)을 구비할 수 있으므로, 제2 영역(412)과 연결전극(322)의 컨택 역시 용이하다는 효과가 있다.Accordingly, compared to a structure in which the second region 412 of the first active layer 310 is exposed through the contact hole of the first gate insulating film 302, not only is it easier to conduct the second region 412, but it also has a larger area. Since the second area 412 can be provided, there is an effect that contact between the second area 412 and the connection electrode 322 is also easy.

여기서, 연결전극(3220은 데이터 라인(312)과는 제1 컨택홀(CNT1)을 통해 접촉되므로, 연결전극(322)이 데이터 라인(312)과 접촉된 면적은 연결전극(322)이 제1 액티브층(310)의 제2 영역(412)과 접촉된 면적보다 작을 수 있다. Here, since the connection electrode 3220 is in contact with the data line 312 through the first contact hole (CNT1), the area where the connection electrode 322 is in contact with the data line 312 is the first contact hole (CNT1). It may be smaller than the area in contact with the second region 412 of the active layer 310.

연결전극(322)과 동일 층에 배치된 제1 트랜지스터(T1)의 제1 게이트 전극(320)은 제1 액티브층(310)의 제1 채널영역(413)과 중첩될 수 있다.The first gate electrode 320 of the first transistor T1 disposed on the same layer as the connection electrode 322 may overlap the first channel region 413 of the first active layer 310.

연결전극(322)과 제1 게이트 전극(320) 상에는 층간 절연막(403)이 배치될 수 있다.An interlayer insulating film 403 may be disposed on the connection electrode 322 and the first gate electrode 320.

층간절연막(403) 상에는 제2 트랜지스터(T2)의 제2 액티브층(330)이 배치될 수 있다. 제2 액티브층(330)은 제4 영역(531), 제4 영역(531)과 이격된 제5 영역(532) 및 제4 영역(531)과 제5 영역(532) 사이에 배치된 제2 채널영역(332)을 포함할 수 있다. 여기서, 제4 및 제5 영역(531, 532)은 도체화된 영역일 수 있다.The second active layer 330 of the second transistor T2 may be disposed on the interlayer insulating film 403. The second active layer 330 includes a fourth region 531, a fifth region 532 spaced apart from the fourth region 531, and a second region disposed between the fourth region 531 and the fifth region 532. It may include a channel area 332. Here, the fourth and fifth areas 531 and 532 may be conductive areas.

제2 액티브층(330)의 일부 영역은 제1 액티브층(310)의 일부 영역과 중첩될 수 있다. A partial area of the second active layer 330 may overlap with a partial area of the first active layer 310.

제2 액티브층(330)의 도체화된 영역과 제1 액티브층(310)의 도체화된 제1 영역(411)은 서로 중첩되어 스토리지 캐패시터(Cst)를 형성할 수 있다.The conductive region of the second active layer 330 and the first conductive region 411 of the first active layer 310 may overlap each other to form a storage capacitor Cst.

제2 트랜지스터(T2)의 제2 액티브층(330)이 배치된 기판(400) 상에는 제2 게이트 절연막(304)이 배치될 수 있다.A second gate insulating layer 304 may be disposed on the substrate 400 on which the second active layer 330 of the second transistor T2 is disposed.

제2 게이트 절연막(304)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. The second gate insulating layer 304 may include an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), but the present invention is not limited thereto.

제2 게이트 절연막(304) 및 층간 절연막(403) 상에는 제2 트랜지스터(T2)의 제2 게이트 전극(340)이 배치될 수 있다.The second gate electrode 340 of the second transistor T2 may be disposed on the second gate insulating film 304 and the interlayer insulating film 403.

제2 게이트 전극(340)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The second gate electrode 340 is made of aluminum (Al), gold (Au), silver (Ag), copper (Cu), tungsten (W), molybdenum (Mo), chromium (Cr), tantalum (Ta), titanium ( It may include any one of metals such as Ti) or alloys thereof, but the present invention is not limited thereto.

도 4에서는 제2 게이트 전극(340)이 단일층인 구조로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 제2 게이트 전극(340)이 다중층인 구조일수도 있다.In FIG. 4, the second gate electrode 340 is shown as having a single-layer structure, but the present invention is not limited to this, and the second gate electrode 340 may have a multi-layer structure.

도 3 및 도 4를 참조하면, 제2 트랜지스터(T2)의 제2 게이트 전극(340)은 층간 절연막(403)에 구비된 제2 컨택홀(CNT2)을 통해 제1 트랜지스터(T1)의 제1 액티브층(310)과 컨택될 수 있다.3 and 4, the second gate electrode 340 of the second transistor T2 is connected to the first electrode 340 of the first transistor T1 through the second contact hole CNT2 provided in the interlayer insulating film 403. It may be in contact with the active layer 310.

예를 들면, 도 4에 도시된 바와 같이, 제2 트랜지스터(T2)의 제2 게이트 전극(340)은 제1 트랜지스터(T1)의 제1 액티브층(310)의 제1 영역(411)과 컨택될 수 있다.For example, as shown in FIG. 4, the second gate electrode 340 of the second transistor T2 is in contact with the first region 411 of the first active layer 310 of the first transistor T1. It can be.

여기서, 제2 트랜지스터(T2)의 제2 게이트 전극(340)은, 제2 트랜지스터(T2)의 게이트 전극 역할을 하는 동시에, 제1 트랜지스터(T1)의 소스 전극 및 드레인 전극 중 어느 하나의 역할을 할 수 있다. 그리고, 제1 액티브층(310)의 제2 영역(412)은 소스 전극 및 드레인 전극 중 나머지 하나의 역할을 할 수 있다.Here, the second gate electrode 340 of the second transistor (T2) serves as the gate electrode of the second transistor (T2) and at the same time serves as either the source electrode or the drain electrode of the first transistor (T1). can do. Additionally, the second region 412 of the first active layer 310 may serve as the remaining one of the source electrode and the drain electrode.

이러한 제2 트랜지스터(T2)의 제2 게이트 전극(340)은 도 3의 센스 라인(321) 및 발광 제어 라인(315)과 동일층에 배치되고, 동일한 물질을 포함할 수 있다.The second gate electrode 340 of the second transistor T2 is disposed on the same layer as the sense line 321 and the emission control line 315 of FIG. 3 and may include the same material.

제2 트랜지스터(T2)의 제2 게이트 전극(340)이 배치된 기판(400) 상에는 패시베이션층(405)이 배치될 수 있다.A passivation layer 405 may be disposed on the substrate 400 on which the second gate electrode 340 of the second transistor T2 is disposed.

도면에는 도시하지 않았으나, 패시베이션층(405)은 제2 트랜지스터(T2)의 제2 액티브층(330)의 제4 영역(531) 또는 제5 영역(352) 중 어느 하나의 상면의 일부를 노출하는 컨택홀을 포함할 수 있다.Although not shown in the drawing, the passivation layer 405 exposes a portion of the upper surface of either the fourth region 531 or the fifth region 352 of the second active layer 330 of the second transistor T2. May include a contact hole.

예를 들면, 패시베이션층(405)에 제2 액티브층(330)의 제4 영역(531)의 상면의 일부를 노출하는 컨택홀이 구비된 경우, 페시베이션층(405) 상에 배치된 픽셀전극은 컨택홀을 통해 제2 액티브층(330)의 제4 영역(531)과 컨택될 수 있다.For example, when the passivation layer 405 is provided with a contact hole exposing a portion of the upper surface of the fourth region 531 of the second active layer 330, the pixel electrode disposed on the passivation layer 405 may be in contact with the fourth region 531 of the second active layer 330 through a contact hole.

상술한 바와 같이, 본 발명의 실시예에서는, 제2 트랜지스터(T2)의 제2 액티브층(330)이 도체화된 영역과 제1 트랜지스터(T1)의 제1 액티브층(310)이 도체화된 영역이 중첩되어 하나의 스토리지 캐패시터(Cst)를 구성할 수 있다.As described above, in the embodiment of the present invention, the region where the second active layer 330 of the second transistor T2 is conductive and the first active layer 310 of the first transistor T1 are conductive The areas can overlap to form one storage capacitor (Cst).

또한, 제2 트랜지스터(T2)의 제2 액티브층(330)과 제1 트랜지스터(T1)의 제1 액티브층(310)의 중첩됨으로써, 제1 및 제2 트랜지스터(T1, T2)이 수직한 방향으로 적층한 복층(multi-stage) 구조를 갖도록 함으로써, 표시패널(110)의 회로부의 면적을 줄일 수 있다. 회로부의 면적이 줄어든 만큼 발광부의 면적을 늘릴 수 있으므로 고해상도를 갖는 표시패널을 구현할 수 있는 효과가 있다.In addition, as the second active layer 330 of the second transistor T2 overlaps with the first active layer 310 of the first transistor T1, the first and second transistors T1 and T2 are aligned in a vertical direction. By having a multi-stage structure, the area of the circuit part of the display panel 110 can be reduced. As the area of the circuit part is reduced, the area of the light emitting part can be increased, which has the effect of implementing a display panel with high resolution.

도 3에 도시된 바와 같이, 제1 액티브층(310)에 신호를 인가하기 위해 필요한 연결전극(322)이 구동 연결 라인(313a) 및 데이터 라인(312)과 중첩하도록 배치됨으로써, 회로부의 면적을 줄일 수 있다. 이에, 스캔 트랜지스터인 제1 트랜지스터(T1)의 제1 액티브층(310)이 구동 트랜지스터인 제2 트랜지스터(T2)의 제2 액티브층(320)의 하부에 배치되는 본 발명의 실시예에 따른 구조에서도 스토리지 캐패시터(Cst)의 면적이 줄어들지 않을 수 있다.As shown in FIG. 3, the connection electrode 322 required to apply a signal to the first active layer 310 is arranged to overlap the driving connection line 313a and the data line 312, thereby reducing the area of the circuit part. It can be reduced. Accordingly, a structure according to an embodiment of the present invention in which the first active layer 310 of the first transistor T1, which is a scan transistor, is disposed below the second active layer 320 of the second transistor T2, which is a driving transistor. Even so, the area of the storage capacitor (Cst) may not decrease.

한편, 스캔 트랜지스터인 제2 트랜지스터의 제1 액티브층이 구동 트랜지스터인 제1 트랜지스터의 제2 액티브층 상에 배치되는 구조의 경우, 제1 트랜지스터의 게이트 전극과 제2 트랜지스터의 제1 액티브층 사이에 배치된 하나의 층간 절연막이 필요하다. Meanwhile, in the case of a structure in which the first active layer of the second transistor, which is a scan transistor, is disposed on the second active layer of the first transistor, which is a driving transistor, between the gate electrode of the first transistor and the first active layer of the second transistor. A single interlayer insulating film is required.

또한, 상술한 구조에서, 제2 트랜지스터는 제1 게이트 전극 상에 배치되되 제1 액티브층과 전기적으로 연결되는 소스 전극 및 드레인 전극이 필요하다. 이러한 구조에서 제2 트랜지스터의 소스 및 드레인 전극과 제1 게이트 전극 사이에는 다른 하나의 층간 절연막이 배치된다. 따라서, 2개의 층간 절연막이 필요하다.Additionally, in the above-described structure, the second transistor is disposed on the first gate electrode and requires a source electrode and a drain electrode that are electrically connected to the first active layer. In this structure, another interlayer insulating film is disposed between the source and drain electrodes of the second transistor and the first gate electrode. Therefore, two interlayer insulating films are required.

그러나, 본 발명의 실시예에서는, 스캔 트랜지스터인 제1 트랜지스터(T1)의 제1 액티브층(310)이 구동 트랜지스터인 제2 트랜지스터(T2)의 제2 액티브층(330) 하부에 배치되고, 제2 트랜지스터(T2)의 제2 게이트 전극(340)이 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극 역할을 동시에 수행함으로써, 도 4에 도시된 바와 같이 하나의 층간 절연막이 배치될 수 있다.However, in an embodiment of the present invention, the first active layer 310 of the first transistor T1, which is a scan transistor, is disposed below the second active layer 330 of the second transistor T2, which is a driving transistor. Since the second gate electrode 340 of the two transistors T2 simultaneously functions as the source electrode or drain electrode of the first transistor T1, an interlayer insulating film can be disposed as shown in FIG. 4.

한편, 층간 절연막에는 서로 다른 구성을 전기적으로 연결하기 위한 다수의 컨택홀이 존재할 수 있는데, 층간 절연막의 수가 줄어든 본 발명의 구조에서는 층간 절연막의 수를 줄임으로써, 컨택홀을 형성하는 마스크 공정을 줄일 수 있는 효과가 있다. Meanwhile, there may be a number of contact holes in the interlayer insulating film to electrically connect different components. In the structure of the present invention with a reduced number of interlayer insulating films, the mask process for forming contact holes is reduced by reducing the number of interlayer insulating films. There is a possible effect.

이에 더하여, 본 발명의 실시예에서는, 제1 액티브층(310)과 연결전극(322)의 컨택이 용이한 구조를 가짐으로써, 제1 액티브층(310)에 데이터 라인(312)으로부터 공급되는 신호 전달이 유리한 효과가 있다.In addition, in the embodiment of the present invention, the first active layer 310 and the connection electrode 322 have a structure that facilitates contact, so that the signal supplied from the data line 312 to the first active layer 310 Delivery has a beneficial effect.

일반적인 표시패널의 회로부는 구동 트랜지스터 및 스캔 트랜지스터를 포함할 수 있다. 일반적인 표시패널의 회로부에서, 구동 트랜지스터의 게이트 전극은 스캔 트랜지스터의 액티브층과 컨택되고, 스캔 트랜지스터의 액티브층의 하부에 배치될 수 있다. 구동 트랜지스터의 게이트 전극은, 구동 트랜지스터의 게이트 전극과 스캔 트랜지스터의 액티브층 사이에 존재하는 층간 절연막에 구비된 컨택홀을 통해 스캔 트랜지스터의 액티브층과 컨택될 수 있다.The circuit part of a typical display panel may include a driving transistor and a scan transistor. In the circuit part of a typical display panel, the gate electrode of the driving transistor is in contact with the active layer of the scan transistor and may be disposed below the active layer of the scan transistor. The gate electrode of the driving transistor may be in contact with the active layer of the scan transistor through a contact hole provided in the interlayer insulating film between the gate electrode of the driving transistor and the active layer of the scan transistor.

그러나, 각 트랜지스터의 신호 전달을 위해서는 스캔 트랜지스터의 액티브층이 도체화된 영역과 구동 트랜지스터의 게이트 전극이 컨택되어야 한다.However, in order to transmit signals from each transistor, the conductive area of the active layer of the scan transistor must be contacted with the gate electrode of the driving transistor.

이러한 스캔 트랜지스터의 액티브층은 스캔 트랜지스터의 액티브층 상에 배치된 게이트 절연막을 드라이 에칭하는 공정에서 일부 영역이 도체화될 수 있다. 이 때, 구동 트랜지스터의 게이트 전극과 스캔 트랜지스터의 액티브층이 전기적으로 연결되기 위해서는 층간 절연막에 구비된 컨택홀 내에 배치된 스캔 트랜지스터의 액티브층의 영역도 도체화되어야 하는데, 게이트 절연막의 드라이 에칭 공정을 통해 층간 절연막에 구비된 컨택홀 내에 배치된 스캔 트랜지스터의 액티브층의 도체화하는 경우, 도체화가 제대로 이루어지지 않음으로써, 스캔 트랜지스터 및 구동 트랜지스터의 전기적 연결이 어려울 수 있다. A portion of the active layer of the scan transistor may be made into a conductor during a process of dry etching the gate insulating film disposed on the active layer of the scan transistor. At this time, in order to electrically connect the gate electrode of the driving transistor and the active layer of the scan transistor, the area of the active layer of the scan transistor disposed in the contact hole provided in the interlayer insulating film must also be made into a conductor, and the dry etching process of the gate insulating film is performed. When the active layer of the scan transistor disposed in the contact hole provided in the interlayer insulating film is made into a conductor, electrical connection between the scan transistor and the driving transistor may be difficult due to poor conduction.

본 발명의 실시예에서는, 스캔 트랜지스터인 제1 트랜지스터(T1)의 제1 액티브층(310) 상에 구동 트랜지스터인 제2 트랜지스터(T2)의 제2 게이트 전극(340)이자 제1 트랜지스터(T1)의 소스 또는 드레인 전극이 배치되고, 도전성의 금속 재료를 포함하는 제2 트랜지스터(T2)의 제2 게이트 전극(340)이자 제1 트랜지스터(T1)의 소스 또는 드레인 전극이 층간 절연막(403)에 구비된 제2 컨택홀(CNT2)을 통해 컨택되는 구조를 가질 수 있다.In an embodiment of the present invention, the second gate electrode 340 of the second transistor T2, which is a driving transistor, and the first transistor T1 are placed on the first active layer 310 of the first transistor T1, which is a scan transistor. A source or drain electrode is disposed, and the second gate electrode 340 of the second transistor T2 and the source or drain electrode of the first transistor T1 including a conductive metal material are provided in the interlayer insulating film 403. It may have a structure in which contact is made through the second contact hole (CNT2).

다시 말해, 본 발명의 실시예에 따른 회로부의 구조는, 구동 트랜지스터와 연결되는 영역에서 스캔 트랜지스터의 액티브층이 컨택홀 내에 배치되지 않는 구조를 가질 수 있다. 이에, 컨택홀 내에 배치된 스캔 트랜지스터의 액티브층의 영역을 도체화시키는 공정이 필요치 않으므로, 불균일한 액티브층의 도체화로 인해, 회로부의 전기적 특성이 저하되는 것을 방지할 수 있다.In other words, the structure of the circuit unit according to an embodiment of the present invention may have a structure in which the active layer of the scan transistor is not disposed in the contact hole in the area connected to the driving transistor. Accordingly, since there is no need for a process to conduct the area of the active layer of the scan transistor disposed in the contact hole, it is possible to prevent the electrical characteristics of the circuit portion from being deteriorated due to non-uniform conductivity of the active layer.

이러한 구조를 갖는 회로부에 배치된 제1 및 제2 트랜지스터(T1, T2)의 구조를 구체적으로 검토하면 다음과 같다.The structures of the first and second transistors T1 and T2 disposed in the circuit section having this structure will be examined in detail as follows.

도 5는 도 3의 C-D를 따라 절단한 단면도이다. 도 6은 도 3의 E-F를 따라 절단한 단면도이다. 도 7은 G-H를 따라 절단한 단면도이다.Figure 5 is a cross-sectional view taken along line C-D of Figure 3. Figure 6 is a cross-sectional view taken along line E-F of Figure 3. Figure 7 is a cross-sectional view taken along G-H.

후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.In the description below, content (configuration, effects, etc.) that overlaps with the previously described embodiments may be omitted.

먼저, 도 5를 참조하면, 기판(400) 상에 제2 트랜지스터(T2)가 배치될 수 있다.First, referring to FIG. 5 , a second transistor T2 may be disposed on the substrate 400.

제2 트랜지스터(T2)는 제2 액티브층(330) 및 제2 게이트 전극(340)을 포함할 수 있다.The second transistor T2 may include a second active layer 330 and a second gate electrode 340.

제2 트랜지스터(T2)의 제2 액티브층(330)의 일부는 제1 트랜지스터(T1)의 제1 액티브층(310)의 일부와 중첩될 수 있다.A portion of the second active layer 330 of the second transistor T2 may overlap a portion of the first active layer 310 of the first transistor T1.

구체적으로, 기판(400) 상에 버퍼층(401)이 배치될 수 있다.Specifically, a buffer layer 401 may be disposed on the substrate 400.

버퍼층(401) 상에는 도 3 및 도 4에 도시된 제1 트랜지스터(T1)의 제1 액티브층(310)이 배치될 수 있다.The first active layer 310 of the first transistor T1 shown in FIGS. 3 and 4 may be disposed on the buffer layer 401.

제1 트랜지스터(T1)의 제1 액티브층(310) 상에는 층간 절연막(403)이 배치될 수 있다.An interlayer insulating film 403 may be disposed on the first active layer 310 of the first transistor T1.

층간 절연막(403) 상에는 제2 트랜지스터(T2)의 제2 액티브층(330)이 배치될 수 있다.The second active layer 330 of the second transistor T2 may be disposed on the interlayer insulating film 403.

제2 액티브층(330)은 산화물(Oxide) 반도체로 구성될 수 있다. 제2 액티브층(330)을 이루는 물질은, 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. The second active layer 330 may be composed of an oxide semiconductor. The material forming the second active layer 330 is a metal oxide semiconductor, which is an oxide of a metal such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti), or zinc (Zn). ), indium (In), gallium (Ga), tin (Sn), and titanium (Ti), and may be made of a combination of metals and their oxides.

예를 들면, 제2 액티브층(330)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.For example, the second active layer 330 is made of zinc oxide (ZnO), zinc-tin oxide (ZTO), zinc-indium oxide (ZIO), indium oxide (InO), titanium oxide (TiO), indium-gallium- It may include at least one of zinc oxide (IGZO) and indium-zinc-tin oxide (IZTO), but the present invention is not limited thereto.

제2 액티브층(330)의 상면의 일부에는 제2 게이트 절연막(304)이 배치될 수 있다.A second gate insulating layer 304 may be disposed on a portion of the upper surface of the second active layer 330.

제2 게이트 절연막(304)은 기판(400) 상에 형성된 제2 게이트 절연막(304) 물질이 드라이 에칭(dry etching) 공정을 통해 패터닝됨으로써, 최종적으로 제2 액티브층(330)의 상면의 일부에 형성될 수 있다.The second gate insulating film 304 is formed by patterning the material of the second gate insulating film 304 formed on the substrate 400 through a dry etching process, and is finally formed on a portion of the upper surface of the second active layer 330. can be formed.

제2 게이트 절연막(304) 물질을 드라이 에칭하는 공정 중, 제2 게이트 절연막(304) 물질이 패터닝되어 제거된 영역과 대응되는 영역에 위치한 제2 액티브층(330)은 도체화될 수 있다.During the process of dry etching the material of the second gate insulating layer 304, the second active layer 330 located in an area corresponding to the area where the material of the second gate insulating layer 304 was patterned and removed may be made into a conductor.

다시 말해, 제2 게이트 절연막(304)에 의해 노출된 제2 액티브층(330)의 영역은 도체화된 영역일 수 있다.In other words, the area of the second active layer 330 exposed by the second gate insulating layer 304 may be a conductive area.

이러한 제1 트랜지스터(T1)의 제2 액티브층(330)은 도체화된 영역인 제4 영역(531) 및 제5 영역(532)을 포함할 수 있다. 제2 액티브층(330)의 제4 및 제5 영역(531, 532)은 제2 게이트 절연막(304)과 미 중첩될 수 있다.The second active layer 330 of the first transistor T1 may include a fourth region 531 and a fifth region 532 that are conductive regions. The fourth and fifth regions 531 and 532 of the second active layer 330 may not overlap the second gate insulating layer 304.

그리고, 제2 액티브층(330)의 제4 영역(531) 및 제5 영역(532) 사이에 구비된 제2 채널영역(332)을 포함할 수 있다. 제2 채널영역(332)의 전기 저항은 제4 및 제5 영역(531, 532)의 전기 저항보다 높을 수 있다. Additionally, it may include a second channel region 332 provided between the fourth region 531 and the fifth region 532 of the second active layer 330. The electrical resistance of the second channel region 332 may be higher than that of the fourth and fifth regions 531 and 532.

여기서, 제2 액티브층(330)의 제4 영역(531)과 제5 영역(532) 중 하나는 제2 트랜지스터(T2)의 소스 전극을 역할을 하고 나머지 하나는 드레인 전극 역할을 할 수 있다.Here, one of the fourth region 531 and the fifth region 532 of the second active layer 330 may serve as a source electrode of the second transistor T2, and the other may serve as a drain electrode.

도 3에서 도시된 바와 같이, 제2 액티브층(330)의 제4 영역(531)은 제4 채널영역(334)과 제2 채널영역(332) 사이에 배치되고, 제2 액티브층(330)의 제5 영역(532)은 제2 채널영역(332)과 제3 채널영역(333) 사이에 배치될 수 있다.As shown in FIG. 3, the fourth region 531 of the second active layer 330 is disposed between the fourth channel region 334 and the second channel region 332, and the second active layer 330 The fifth area 532 may be disposed between the second channel area 332 and the third channel area 333.

한편, 도 5에 도시된 바와 같이, 제2 액티브층(330)의 도체화된 영역인 제5 영역(532)과 제1 액티브층(310)의 도체화된 영역인 제1 영역(411)은 층간 절연막(403)을 사이에 두고 서로 중첩될 수 있다.Meanwhile, as shown in FIG. 5, the fifth region 532, which is a conductive region of the second active layer 330, and the first region 411, which is a conductive region of the first active layer 310, are They may overlap each other with the interlayer insulating film 403 therebetween.

여기서, 제2 액티브층(330)의 제5 영역(532)과 제1 액티브층(310)의 제1 영역(411)은 스토리지 캐패시터(Cst)를 형성할 수 있다. Here, the fifth region 532 of the second active layer 330 and the first region 411 of the first active layer 310 may form a storage capacitor (Cst).

즉, 본 발명의 실시예에 따른 회로부는 스토리지 캐패시터(Cst)를 구성하기 위한 별도의 도전층이 없이 스토리지 캐패시터(Cst)를 구비할 수 있다.That is, the circuit unit according to an embodiment of the present invention may be provided with a storage capacitor (Cst) without a separate conductive layer for forming the storage capacitor (Cst).

제2 게이트 절연막(304) 상에는 제2 트랜지스터(T2)의 제2 게이트 전극(340)이 배치될 수 있다.The second gate electrode 340 of the second transistor T2 may be disposed on the second gate insulating layer 304.

도 5에는 도시하지 않았으나, 도 4를 참조로 설명한 바와 같이, 제2 게이트 전극(340)은 일 방향으로 연장되어 제1 트랜지스터(T1)의 제1 액티브층(310)의 제1 영역(411)과 컨택될 수 있다.Although not shown in FIG. 5, as explained with reference to FIG. 4, the second gate electrode 340 extends in one direction to form the first region 411 of the first active layer 310 of the first transistor T1. can be contacted.

이러한, 제2 게이트 전극(340) 상에는 패시베이션층(405)이 배치될 수 있다.A passivation layer 405 may be disposed on the second gate electrode 340.

또한, 도 6에 도시된 바와 같이, 기판(400) 상에는 제1 트랜지스터(T1)가 배치될 수 있다. Additionally, as shown in FIG. 6, a first transistor T1 may be disposed on the substrate 400.

제1 트랜지스터(T1)는 제1 액티브층(310) 및 제1 게이트 전극(320)을 포함할 수 있다.The first transistor T1 may include a first active layer 310 and a first gate electrode 320.

구체적으로, 기판(400) 상에 버퍼층(401)이 배치될 수 있다.Specifically, a buffer layer 401 may be disposed on the substrate 400.

버퍼층(401) 상에는 제1 트랜지스터(T1)의 제1 액티브층(310)이 배치될 수 있다. The first active layer 310 of the first transistor T1 may be disposed on the buffer layer 401.

제1 액티브층(310)은 도체화된 영역인 제1 영역(411) 및 제2 영역(412)을 포함하고, 제1 영역(411)과 제2 영역(412) 사이에 구비된 제1 채널영역(413)을 포함할 수 있다. 또한, 도 7에 도시된 바와 같이 제1 액티브층(310)은 제1 채널영역(413)과 이격되고, 제2 영역(412)의 일 단으로부터 연장된 제3 영역(413)을 더 포함할 수 있다. 여기서, 제3 영역(413)은 도체화되지 않은 영역일 수 있다.The first active layer 310 includes a first region 411 and a second region 412, which are conductive regions, and a first channel provided between the first region 411 and the second region 412. It may include area 413. In addition, as shown in FIG. 7, the first active layer 310 is spaced apart from the first channel region 413 and may further include a third region 413 extending from one end of the second region 412. You can. Here, the third area 413 may be a non-conducting area.

이러한 제1 액티브층(310) 상에는 제1 게이트 절연막(302)이 배치될 수 있다.A first gate insulating layer 302 may be disposed on the first active layer 310.

제1 게이트 절연막(302)은 도 6에 도시된 바와 같이, 제1 액티브층(310)의 제1 채널영역(413)과 중첩하도록 배치될 수 있다. 또한, 제1 게이트 절연막(302)은 도 7에 도시된 바와 같이, 제1 액티브층(310)의 제3 영역(413) 상에 배치되고, 버퍼층(401)의 상면의 일부에 배치될 수 있다.As shown in FIG. 6, the first gate insulating layer 302 may be disposed to overlap the first channel region 413 of the first active layer 310. Additionally, as shown in FIG. 7, the first gate insulating film 302 may be disposed on the third region 413 of the first active layer 310 and on a portion of the upper surface of the buffer layer 401. .

제1 액티브층(310)의 제1 채널영역(413)과 중첩된 제1 게이트 절연막(302) 상에는 제1 트랜지스터(T1)의 제1 게이트 전극(320)이 배치될 수 있다. The first gate electrode 320 of the first transistor T1 may be disposed on the first gate insulating layer 302 overlapping the first channel region 413 of the first active layer 310.

제1 액티브층(310)의 제3 영역(413) 상에 배치되고, 버퍼층(401)의 상면의 일부에 배치된 제1 게이트 절연막(302) 상에는 연결전극(322)이 배치될 수 있다.A connection electrode 322 may be disposed on the third region 413 of the first active layer 310 and on the first gate insulating film 302 disposed on a portion of the upper surface of the buffer layer 401.

연결전극(312)은 제1 게이트 절연막(302)과 버퍼층(401)에 구비된 제1 컨택홀(CNT1)을 통해 기판(400) 상에 배치된 데이터 라인(312)과 컨택될 수 있다. 또한, 연결전극(312)은 제1 게이트 절연막(302) 상에 배치되되 제1 액티브층(310) 제2 영역(412)의 상면의 일부와 접촉되도록 배치될 수 있다. 이에, 연결전극(312)은 제1 액티브층(310)의 제2 영역(412)과 전기적으로 연결될 수 있다.The connection electrode 312 may be in contact with the data line 312 disposed on the substrate 400 through the first contact hole (CNT1) provided in the first gate insulating film 302 and the buffer layer 401. Additionally, the connection electrode 312 may be disposed on the first gate insulating film 302 and in contact with a portion of the upper surface of the second region 412 of the first active layer 310 . Accordingly, the connection electrode 312 may be electrically connected to the second region 412 of the first active layer 310.

연결전극(312) 및 제1 게이트 전극(320) 상에는 층간 절연막(403)이 배치될 수 있다.An interlayer insulating film 403 may be disposed on the connection electrode 312 and the first gate electrode 320.

도 6에 도시된 바와 같이, 층간 절연막(403) 상면의 일부에는 제2 게이트 절연막(304)이 배치될 수 있다.As shown in FIG. 6, a second gate insulating layer 304 may be disposed on a portion of the upper surface of the interlayer insulating layer 403.

제2 게이트 절연막(304) 상에는 제2 게이트 절연막(304) 및 층간 절연막(403)에 구비된 제2 컨택홀(CNT2)을 통해서 제1 트랜지스터(T1)의 제1 액티브층(310)의 제1 영역(411)과 컨택되는 도전층(340)이 배치될 수 있다. 여기서, 도전층(340)은 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극 역할을 하는 동시에 제2 트랜지스터(T2)의 게이트 전극 역할을 할 수 있다. On the second gate insulating film 304, the first active layer 310 of the first transistor T1 is formed through the second contact hole CNT2 provided in the second gate insulating film 304 and the interlayer insulating film 403. A conductive layer 340 may be disposed in contact with the area 411. Here, the conductive layer 340 may serve as a source electrode or drain electrode of the first transistor T1 and at the same time serve as a gate electrode of the second transistor T2.

일반적으로, 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극과 제2 트랜지스터(T2)의 제2 게이트 전극은 분리된 구조이다. 반면에, 본 발명의 실시예에서는, 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극과 제2 트랜지스터(T2)의 제2 게이트 전극이 일체로 이루어짐으로써, 마스크 공정이 줄어드는 효과를 얻을 수 있다. Generally, the source electrode or drain electrode of the first transistor (T1) and the second gate electrode of the second transistor (T2) have a separate structure. On the other hand, in an embodiment of the present invention, the source electrode or drain electrode of the first transistor T1 and the second gate electrode of the second transistor T2 are integrated, thereby reducing the mask process.

구체적으로, 일반적인 표시패널의 회로부를 형성하기 위해서는 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극을 형성하는 마스크 공정과, 제2 트랜지스터(T2)의 제2 게이트 전극을 형성하는 마스크 공정을 필요하다. 그러나, 본 발명의 실시예에서는 제1 트랜지스터(T1)의 소스 전극 또는 드레인 전극을 형성하는 마스크 공정이나 1 트랜지스터(T1)의 제2 게이트 전극을 형성하는 마스크 공정 중 하나를 삭제할 수 있으므로, 공정이 간단해지는 효과가 있다.Specifically, to form the circuit part of a general display panel, a mask process to form the source electrode or drain electrode of the first transistor (T1) and a mask process to form the second gate electrode of the second transistor (T2) are required. . However, in an embodiment of the present invention, one of the mask process for forming the source electrode or drain electrode of the first transistor T1 or the mask process for forming the second gate electrode of the first transistor T1 can be deleted, so the process It has the effect of simplifying.

본 발명의 실시예에서는 상술한 구조를 갖는 제1 트랜지스터(T1)를 포함하는 회로부를 형성하는 공정에서, 마스크 공정 수를 절감할 수 있는 효과를 얻을 수 있다.In an embodiment of the present invention, the number of mask processes can be reduced in the process of forming the circuit unit including the first transistor T1 having the above-described structure.

이를 도 8 내지 도 15를 참조하여 검토하면 다음과 같다.When examining this with reference to FIGS. 8 to 15, it is as follows.

도 8 내지 도 15는 본 발명의 실시예에 따른 회로부의 일부 영역에 대한 제조 방법을 간략히 도시한 도면이다.8 to 15 are diagrams briefly showing a manufacturing method for a partial area of a circuit unit according to an embodiment of the present invention.

후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.In the description below, content (configuration, effects, etc.) that overlaps with the previously described embodiments may be omitted.

도 8을 참조하면, 기판(400) 상에 데이터 라인(312) 및 버퍼층 물질(801)이 차례로 배치될 수 있다.Referring to FIG. 8, a data line 312 and a buffer layer material 801 may be sequentially disposed on the substrate 400.

버퍼층 물질(801) 상에는 제1 액티브층 물질(810)이 배치될 수 있다.A first active layer material 810 may be disposed on the buffer layer material 801.

제1 액티브층 물질(810) 상에는 제1 게이트 절연막 물질(802)이 배치될 수 있다.A first gate insulating material 802 may be disposed on the first active layer material 810 .

제1 게이트 절연막 물질(802) 상에는 제1 포토레지스트(850)가 배치될 수 있다. 본 발명의 실시예에서는, 제1 포토레지스트(850)가 네거티브(negative) 포토레지스 또는 포지티브(positive) 제1 포토레지스트일 수 있다. 다만, 후술하는 설명에서는 제1 게이트 절연막 물질(802) 상에 배치된 제1 포토레지스트(805)가 광에 노출된 부분이 현상액에 용해되는 포지티브 제1 포토레지스트인 구성을 중심으로 설명한다.A first photoresist 850 may be disposed on the first gate insulating material 802. In an embodiment of the present invention, the first photoresist 850 may be a negative photoresist or a positive first photoresist. However, the following description will focus on the configuration in which the first photoresist 805 disposed on the first gate insulating material 802 is a positive first photoresist in which the portion exposed to light is dissolved in a developer.

제1 포토레지스트(850)가 배치된 기판(400)과 대향하도록 하프톤 마스크(800)가 배치될 수 있다. 하프톤 마스크(800)는 투과부(801), 반투과부(802) 및 차단부(803)를 포함할 수 있다. The halftone mask 800 may be disposed to face the substrate 400 on which the first photoresist 850 is disposed. The halftone mask 800 may include a transparent part 801, a semi-transparent part 802, and a blocking part 803.

하프톤 마스크(800)의 투과부(801)는 광이 하프톤 마스크(800)를 투과하여 제1 포토레지스트(850)에 도달할 수 있는 영역이다. 하프톤 마스크(800)의 반투과부(802)는 광의 일부가 하프톤 마스크(800)를 투과하여 제1 포토레지스트(850)에 도달할 수 있는 영역이며, 투과부(801)을 투과한 광량보다 적은 양의 광이 투과하는 영역일 수 있다. 하프톤 마스크(800)의 차단부(803)은 광이 투과하지 못하고 차단되는 영역일 수 있다.The transmission portion 801 of the halftone mask 800 is an area where light can pass through the halftone mask 800 and reach the first photoresist 850. The semi-transmissive portion 802 of the halftone mask 800 is an area where a portion of light can pass through the halftone mask 800 and reach the first photoresist 850, and is less than the amount of light transmitted through the transmissive portion 801. It may be an area through which positive light transmits. The blocking portion 803 of the halftone mask 800 may be an area where light does not pass through and is blocked.

하프톤 마스크(800)의 투과부(801)와 대응되는 영역에 배치된 제1 포토레지스트(850)는 노광(photolithography) 및 현상(development) 공정 후에 제거될 수 있다.The first photoresist 850 disposed in the area corresponding to the transparent portion 801 of the halftone mask 800 may be removed after exposure (photolithography) and development processes.

그리고, 하프톤 마스크(800)의 반투과부(802)와 대응되는 영역에 배치된 제1 포토레지스트(850)는 노광(photolithography) 및 현상(development) 공정 후에 일부만 남아있을 수 있다.Additionally, only a portion of the first photoresist 850 disposed in the area corresponding to the semi-transmissive portion 802 of the halftone mask 800 may remain after the exposure (photolithography) and development processes.

하프톤 마스크(800)의 차단부(803)와 대응되는 영역에 배치된 제1 포토레지스트(850)는 노광(photolithography) 및 현상(development) 공정 후에도 제거되지 않고, 노광 및 현상 공정 전과 같이 남아있을 수 있다.The first photoresist 850 disposed in the area corresponding to the blocking portion 803 of the halftone mask 800 is not removed even after the exposure (photolithography) and development process, and remains as before the exposure and development process. You can.

여기서, 하프톤 마스크(800)의 반투과부(802)와 대응되는 영역에 배치된 제1 포토레지스트(850)의 높이는 차단부(803)와 대응되는 영역에 배치된 포토레지스(850)의 높이보다 낮을 수 있다.Here, the height of the first photoresist 850 disposed in the area corresponding to the semi-transparent portion 802 of the halftone mask 800 is greater than the height of the photoresist 850 disposed in the area corresponding to the blocking portion 803. It can be low.

이후, 도 9에 도시된 바와 같이, 제1 포토레지스트(850)를 마스크로 하여 애싱(ashing) 공정(드라이 에칭 공정)을 통해 제1 게이트 절연막 물질(902)의 일부와 버퍼층 물질(901)의 일부를 제거할 수 있다.Thereafter, as shown in FIG. 9, a portion of the first gate insulating material 902 and the buffer layer material 901 are etched through an ashing process (dry etching process) using the first photoresist 850 as a mask. Some of them can be removed.

구체적으로, 제1 포토레지스트(850)가 존재하지 않는 영역에 구비된 제1 게이트 절연막 물질(902)은 제거될 수 있으며, 제1 포토레지스트(850)가 존재하지 않는 영역에 구비된 버퍼층 물질(901)의 일부가 제거될 수 있다.Specifically, the first gate insulating material 902 provided in the area where the first photoresist 850 does not exist can be removed, and the buffer layer material provided in the area where the first photoresist 850 does not exist ( 901) may be removed.

제1 게이트 절연막 물질(902)이 제거된 영역과 대응되는 영역에 배치된 제1 액티브층 물질(1010)은, 제1 게이트 절연막 물질(902) 애싱 공정에서 도체화될 수 있다. 다시 말해, 도 10의 단계에서 제1 액티브층 물질(1010)은 도체화된 영역(1010a)을 포함할 수 있다. 여기서, 제1 액티브층 물질(1010)이 도체화된 영역은 추후, 제1 액티브층의 제2 영역의 일부가 될 수 있다. The first active layer material 1010 disposed in the area corresponding to the area from which the first gate insulating material 902 was removed may be made into a conductor in the first gate insulating material 902 ashing process. In other words, in the step of FIG. 10, the first active layer material 1010 may include a conductive region 1010a. Here, the area where the first active layer material 1010 is conductive may later become part of the second area of the first active layer.

이후, 도 9에서 기판(400) 상에 남아 있는 제1 포토레지스트(850)의 일부가 제거될 수 있다.Thereafter, a portion of the first photoresist 850 remaining on the substrate 400 in FIG. 9 may be removed.

이에, 도 10에 도시된 제1 포토레지스트(1050)와 같이, 도 9에서 제1 포토레지스트(950)에서 높이가 낮은 부분이 제거될 수 있다. 다시 말해, 도 8에 도시된 하프톤 마스크(800)의 반투과부(802)와 대응된 영역에 배치된 제1 포토레지스트(950)가 제거될 수 있다.Accordingly, like the first photoresist 1050 shown in FIG. 10, a low-height portion of the first photoresist 950 in FIG. 9 can be removed. In other words, the first photoresist 950 disposed in the area corresponding to the semi-transparent portion 802 of the halftone mask 800 shown in FIG. 8 can be removed.

도 10의 제1 포토레지스트(1050)를 마스크로하여 제1 게이트 절연막 물질(1002)의 일부 및 버퍼층 물질의 일부를 제거할 수 있다.A portion of the first gate insulating layer material 1002 and a portion of the buffer layer material may be removed using the first photoresist 1050 of FIG. 10 as a mask.

제1 포토레지스트(1050)가 존재하지 않는 영역에 구비된 제1 게이트 절연막 물질(1002)과 버퍼층 물질을 제거될 수 있다. 구체적으로, 도 8에 도시된 하프톤 마스크(800)의 반투과부(802)와 대응된 영역에 제1 게이트 절연막 물질(1002)이 제거될 수 있으며, 도 8에 도시된 하프톤 마스크(800)의 투과부(801)와 대응된 영역에 배치된 버퍼층 물질이 제거될 수 있다.The first gate insulating layer material 1002 and the buffer layer material provided in areas where the first photoresist 1050 does not exist may be removed. Specifically, the first gate insulating material 1002 may be removed from the area corresponding to the semi-transparent portion 802 of the halftone mask 800 shown in FIG. 8, and the halftone mask 800 shown in FIG. 8 may be removed. The buffer layer material disposed in the area corresponding to the transmission portion 801 may be removed.

이에, 제1 게이트 절연막 물질(1002)과 버퍼층(401)은 데이터 라인(312)의 상면의 일부를 노출하도록 배치될 수 있다.Accordingly, the first gate insulating material 1002 and the buffer layer 401 may be disposed to expose a portion of the upper surface of the data line 312.

이후, 도 11에 도시된 바와 같이, 제1 게이트 절연막 물질(1002) 상에 배치된 제1 포토레지스트가 제거될 수 있다.Thereafter, as shown in FIG. 11, the first photoresist disposed on the first gate insulating material 1002 may be removed.

이후, 도 12에 도시된 바와 같이, 제1 게이트 절연막 물질(1002)이 형성된 기판(400) 상에 제1 게이트 전극 물질(1220)을 형성할 수 있다. Thereafter, as shown in FIG. 12 , the first gate electrode material 1220 may be formed on the substrate 400 on which the first gate insulating material 1002 is formed.

제1 게이트 전극 물질(1220) 상에는 제2 포토레지스트(1250)가 배치될 수 있다. 제2 포토레지스트(1250)는 제1 게이트 전극 물질(1220)의 상면의 일부를 노출하도록 패터닝될 수 있다.A second photoresist 1250 may be disposed on the first gate electrode material 1220. The second photoresist 1250 may be patterned to expose a portion of the top surface of the first gate electrode material 1220.

이후, 도 13에 도시된 바와 같이, 제2 포토레지스트(1250)를 마스크로 하여 제1 게이트 전극 물질(1220)이 패터닝될 수 있다. 구체적으로, 제2 포토레지스트(1250)과 중첩된 영역에 배치된 제1 게이트 전극 물질(1220)은 기판(400) 상에 남게되고, 제2 포토레지스트(1250)가 존재하지 않는 영역에 배치된 제1 게이트 전극 물질(1220)은 제거되어 제1 게이트 전극(320)과 연결전극(322)이 형성될 수 있다. Thereafter, as shown in FIG. 13, the first gate electrode material 1220 may be patterned using the second photoresist 1250 as a mask. Specifically, the first gate electrode material 1220 disposed in the area overlapping with the second photoresist 1250 remains on the substrate 400, and is disposed in the area where the second photoresist 1250 does not exist. The first gate electrode material 1220 may be removed to form the first gate electrode 320 and the connection electrode 322.

여기서, 연결전극(322)의 일부는 제1 게이트 절연막 물질(1220)이 제거된 영역에 배치됨으로써, 제1 액티브층 물질(1010)이 도체화된 영역(1010a)과 접촉될 수 있다. 또한, 연결전극(322)의 다른 일부는 제1 게이트 절연막 물질(1220) 및 버퍼층(401)이 제거된 영역에 배치됨으로써, 데이터 라인(312)의 상면의 일부와 접촉될 수 있다.Here, a portion of the connection electrode 322 is disposed in the area where the first gate insulating material 1220 has been removed, so that it can be in contact with the area 1010a where the first active layer material 1010 is conductive. Additionally, another part of the connection electrode 322 may be placed in an area where the first gate insulating film material 1220 and the buffer layer 401 were removed, so that it may contact a part of the upper surface of the data line 312.

이후, 도 14에 도시된 바와 같이, 제2 포토레지스트(1250)를 마스크로 하여 드라이 에칭 공정을 통해 제1 게이트 절연막 물질을 제거하여, 제1 게이트 절연막(302)을 형성할 수 있다.Thereafter, as shown in FIG. 14 , the first gate insulating layer material may be removed through a dry etching process using the second photoresist 1250 as a mask to form the first gate insulating layer 302.

제1 게이트 절연막 물질이 제거된 영역과 대응되는 영역에 배치된 제1 액티브층 물질은, 제1 게이트 절연막 물질에 대한 애싱 공정에서 도체화되어 제1 액티브층(310)이 형성될 수 있다. The first active layer material disposed in the area corresponding to the area from which the first gate insulating layer material was removed may be converted into a conductor in an ashing process for the first gate insulating layer material to form the first active layer 310.

구체적으로, 제1 게이트 절연막(302)이 배치된 영역과 대응되는 영역의 제1 액티브층(310)은 도체화되지 않은 제1 채널영역(412)과 제3 영역(414)이 될 수 있다. 그리고, 제1 게이트 절연막(302)이 제거된 영역과 대응되는 영역에 배치된 제1 액티브층(310)의 일부는 제1 영역(411)이 될 수 있고, 나머지 일부는 도 13의 제1 액티브층 물질(1010)의 도체화된 영역(1010a)으로부터 연장된 영역에 해당할 수 있다. 도 13의 제1 액티브층 물질(1010)의 도체화된 영역(1010a)으로부터 연장된 영역에 해당하는 영역은 도 13의 제1 액티브층 물질(1010)의 도체화된 영역(1010a)과 제1 액티브층(310)의 제2 영역(412)이 될 수 있다.Specifically, the first active layer 310 in a region corresponding to the region where the first gate insulating film 302 is disposed may be a first channel region 412 and a third region 414 that are not conductors. Additionally, a part of the first active layer 310 disposed in the area corresponding to the area where the first gate insulating film 302 was removed may become the first area 411, and the remaining part may be the first active layer in FIG. 13. It may correspond to a region extending from the conductive region 1010a of the layer material 1010. The area corresponding to the area extending from the conductive area 1010a of the first active layer material 1010 of FIG. 13 is the conductive area 1010a of the first active layer material 1010 of FIG. 13 and the first It may be the second region 412 of the active layer 310.

이후, 도 15에 도시된 바와 같이, 제1 게이트 전극(320) 및 연결전극(322) 상에 배치된 제2 포토레지스트(1250)가 제거될 수 있다.Thereafter, as shown in FIG. 15, the second photoresist 1250 disposed on the first gate electrode 320 and the connection electrode 322 may be removed.

본 발명의 실시예에 따른 구조는 도 9 및 도 10과 도 14를 참조로 설명한 바와 같이, 제1 및 제2 포토레지스트를 마스크로 하여 제1 게이트 절연막(302)을 식각함으로써, 마스크 공정을 저감할 수 있는 효과가 있다.As explained with reference to FIGS. 9, 10, and 14, the structure according to the embodiment of the present invention reduces the mask process by etching the first gate insulating film 302 using the first and second photoresists as masks. There is an effect that can be done.

또한, 도 13을 참조로 설명한 바와 같이, 제1 게이트 절연막(302)이 제거된 영역에 존재하는 제1 액티브층 물질(1010)의 도체화된 영역(1010a)과 컨택되도록 형성됨으로써, 제1 게이트 절연막(302)의 별도의 컨택홀 없이 연결전극(322)과 제1 액티브층(310)의 도체화된 영역인 제2 영역(412)과 컨택될 수 있다.In addition, as described with reference to FIG. 13, the first gate insulating film 302 is formed to contact the conductive region 1010a of the first active layer material 1010 present in the removed region, thereby forming the first gate. The connection electrode 322 and the second region 412, which is a conductive region of the first active layer 310, can be contacted without a separate contact hole in the insulating film 302.

또한, 도면에는 도시하지 않았으나, 제2 게이트 절연막 역시 하프톤 마스크를 통해 패터닝될 수 있다.Additionally, although not shown in the drawing, the second gate insulating layer may also be patterned using a halftone mask.

이와 같은 본 발명의 실시예들에 의하면, 적어도 2개의 트랜지스터를 기판에 수직한 방향으로 적층함으로써, 트랜지스터들이 차지하는 면적을 줄일 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다. According to embodiments of the present invention, a thin film transistor array substrate having a structure that can reduce the area occupied by the transistors by stacking at least two transistors in a direction perpendicular to the substrate and an electronic device including the same can be provided. there is.

또한, 본 발명의 실시예들에 의하면, 도체화된 액티브층 영역이 컨택홀 내에 배치되는 영역을 줄임으로써, 액티브층의 도체화 공정을 용이하게 할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.In addition, according to embodiments of the present invention, a thin film transistor array substrate having a structure that can facilitate the conduction process of the active layer by reducing the area where the conductive active layer area is disposed in the contact hole, and including the same An electronic device that can be provided can be provided.

또한, 본 발명의 실시예들에 의하면, 제1 트랜지스터 상에 배치된 제2 트랜지스터의 게이트 전극이 제1 트랜지스터의 소스 전극 또는 드레인 전극 역할을 동시에 하는 구조를 가짐으로써, 적어도 하나의 절연막 구성을 삭제하고, 공정 수를 저감할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.In addition, according to embodiments of the present invention, the gate electrode of the second transistor disposed on the first transistor has a structure that simultaneously serves as the source electrode or drain electrode of the first transistor, thereby eliminating at least one insulating film configuration. In addition, a thin film transistor array substrate capable of reducing the number of processes and an electronic device including the same can be provided.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely an illustrative explanation of the technical idea of the present invention, and various modifications and variations will be possible to those skilled in the art without departing from the essential characteristics of the present invention. In addition, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but rather to explain it, and therefore the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be interpreted in accordance with the claims below, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of rights of the present invention.

302: 제1 게이트 절연막
304: 제2 게이트 절연막
310: 제1 액티브층
312: 데이터 라인
320: 제1 게이트 전극
322: 연결전극
330: 제2 액티브층
340: 제2 게이트 전극302: first gate insulating film
304: second gate insulating film
310: first active layer
312: data line
320: first gate electrode
322: Connection electrode
330: second active layer
340: second gate electrode

Claims (17)

적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터를 포함하는 패널; 및
상기 패널을 구동하기 위한 구동회로를 포함하고,
상기 패널은,
기판 상에 배치되고, 제1 채널영역을 포함하는 제1 트랜지스터의 제1 액티브층;
상기 제1 액티브층의 상기 제1 채널영역 상에 배치된 부분을 포함하는 제1 게이트 절연막;
상기 제1 게이트 절연막 상에 배치되고 상기 제1 채널영역과 중첩된 제1 트랜지스터의 제1 게이트 전극;
상기 제1 게이트 전극 상에 배치된 층간 절연막;
상기 층간 절연막 상에 배치되고, 제2 채널영역을 포함하는 제2 트랜지스터의 제2 액티브층;
상기 제2 액티브층의 상면의 일부 및 상기 층간 절연막의 상면의 일부에 배치된 제2 게이트 절연막; 및
상기 제2 게이트 절연막 상에 배치되고, 상기 제2 채널영역과 중첩되며 상기 제1 액티브층과 컨택된 제2 트랜지스터의 제2 게이트 전극을 포함하고,
상기 제1 액티브층의 제1 영역은 상기 층간 절연막에 구비된 제1 컨택홀을 통해 상기 제2 트랜지스터의 상기 제2 게이트 전극과 접촉된 전자장치.A panel including at least one first transistor and at least one second transistor; and
Includes a driving circuit for driving the panel,
The panel is,
A first active layer of a first transistor disposed on a substrate and including a first channel region;
a first gate insulating layer including a portion disposed on the first channel region of the first active layer;
a first gate electrode of the first transistor disposed on the first gate insulating layer and overlapping the first channel region;
an interlayer insulating film disposed on the first gate electrode;
a second active layer of the second transistor disposed on the interlayer insulating film and including a second channel region;
a second gate insulating layer disposed on a portion of the upper surface of the second active layer and a portion of the upper surface of the interlayer insulating layer; and
A second gate electrode of the second transistor is disposed on the second gate insulating film, overlaps the second channel region, and is in contact with the first active layer,
An electronic device in which a first region of the first active layer is in contact with the second gate electrode of the second transistor through a first contact hole provided in the interlayer insulating layer. 제1 항에 있어서,
상기 제1 트랜지스터는 스캔 트랜지스터이고,
상기 제2 트랜지스터는 구동 트랜지스터인 전자장치.According to claim 1,
The first transistor is a scan transistor,
An electronic device in which the second transistor is a driving transistor. 제1 항에 있어서,
상기 제1 액티브층은 도체화된 영역인 상기 제1 영역 및 제2 영역과 비 도체화 영역인 제3 영역을 더 포함하고,
상기 제1 액티브층의 제1 채널영역은 상기 제1 영역과 상기 제2 영역 사이에 구비되고,
상기 제3 영역은 상기 제2 영역의 일 측에서 연장된 영역인 전자장치. According to claim 1,
The first active layer further includes the first and second regions as conductive regions and the third region as a non-conducting region,
A first channel region of the first active layer is provided between the first region and the second region,
The third area is an electronic device extending from one side of the second area. 삭제delete 제3 항에 있어서,
상기 제3 영역은 상기 제1 채널영역과 이격되고, 상기 제1 게이트 절연막과 중첩된 영역인 전자장치.According to clause 3,
The third area is an area spaced apart from the first channel area and overlaps the first gate insulating layer. 제3 항에 있어서,
상기 제1 액티브층 하부에 배치된 데이터 라인 및 상기 데이터 라인 상에 배치된 제1 게이트 절연막 상의 연결전극을 더 포함하고,
상기 연결전극은 상기 제1 게이트 절연막에 구비된 제1 컨택홀을 통해 상기 데이터 라인과 전기적으로 연결된 전자장치.According to clause 3,
It further includes a data line disposed below the first active layer and a connection electrode on a first gate insulating layer disposed on the data line,
The connection electrode is electrically connected to the data line through a first contact hole provided in the first gate insulating film. 제6 항에 있어서,
상기 연결전극은 상기 제1 게이트 전극과 동일 층에 배치되고,
상기 연결전극은 상기 제1 액티브층의 상기 제2 영역의 상면의 일부와 접촉된 전자장치.According to clause 6,
The connection electrode is disposed on the same layer as the first gate electrode,
The connection electrode is in contact with a portion of the upper surface of the second region of the first active layer. 제7 항에 있어서,
상기 연결전극과 상기 데이터 라인이 접촉된 면적은 상기 연결전극과 상기 제1 액티브층의 상기 제2 영역과 접촉된 면적보다 작은 전자장치.According to clause 7,
An electronic device in which an area in contact between the connection electrode and the data line is smaller than an area in contact with the connection electrode and the second region of the first active layer. 제6 항에 있어서,
상기 기판 상에 배치되고 상기 데이터 라인과 교차하도록 배치된 스캔 라인을 더 포함하고,
상기 제1 게이트 전극은 상기 스캔 라인과 대응되는 전자장치.According to clause 6,
Further comprising a scan line disposed on the substrate and disposed to intersect the data line,
The first gate electrode is an electronic device corresponding to the scan line. 제6 항에 있어서,
상기 기판 상에 배치되고 상기 데이터 라인과 교차하도록 배치된 센스 라인 및 발광 제어 라인을 더 포함하고,
상기 제2 게이트 전극은 상기 센스 라인 및 발광 제어 라인과 동일 층에 배치된 전자장치.According to clause 6,
Further comprising a sense line and a light emission control line disposed on the substrate and disposed to intersect the data line,
The second gate electrode is disposed on the same layer as the sense line and the light emission control line. 제10 항에 있어서,
상기 패널은 상기 기판 상에 배치된 제3 트랜지스터를 더 포함하고,
상기 제3 트랜지스터는 상기 제2 액티브층 및 상기 센스 라인으로부터 분기된 제3 게이트 전극을 포함하는 전자장치.According to claim 10,
The panel further includes a third transistor disposed on the substrate,
The third transistor is an electronic device including a third gate electrode branched from the second active layer and the sense line. 제11 항에 있어서,
상기 제2 액티브층은 상기 제3 게이트 전극과 중첩된 영역에서 제3 채널영역을 구비하는 전자장치.According to claim 11,
The second active layer has a third channel region in an area overlapping the third gate electrode. 제10 항에 있어서,
상기 패널은 상기 기판 상에 배치된 제4 트랜지스터를 더 포함하고,
상기 제4 트랜지스터는 상기 제2 액티브층 및 상기 발광 제어 라인으로부터 분기된 제4 게이트 전극을 포함하는 전자장치.According to claim 10,
The panel further includes a fourth transistor disposed on the substrate,
The fourth transistor is an electronic device including a fourth gate electrode branched from the second active layer and the emission control line. 제13 항에 있어서
상기 제2 액티브층은 상기 제4 게이트 전극과 중첩된 영역에서 제4 채널영역을 구비하는 전자장치.In clause 13
The second active layer includes a fourth channel region in an area overlapping the fourth gate electrode. 제14 항에 있어서,
상기 제2 액티브층은 도체화된 영역인 제4 영역 및 제5 영역을 더 포함하고,
상기 제2 액티브층의 제2 채널영역은 상기 제4 영역과 제5 영역 사이에 구비되며,
상기 제4 영역은 상기 제4 채널영역과 상기 제2 채널영역 사이에 배치되고,
상기 제5 영역은 상기 제4 채널영역과 상기 제2 액티브층의 제3 채널영역 사이에 배치된 전자장치.According to claim 14,
The second active layer further includes a fourth region and a fifth region that are conductive regions,
A second channel region of the second active layer is provided between the fourth region and the fifth region,
The fourth area is disposed between the fourth channel area and the second channel area,
The fifth region is disposed between the fourth channel region and the third channel region of the second active layer. 제15 항에 있어서,
상기 패널은 적어도 하나의 스토리지 캐패시터를 포함하고,
상기 스토리지 캐패시터는 상기 제1 액티브층의 도체화된 영역인 제1 영역과 상기 제2 액티브층의 제5 영역을 포함하는 전자장치.According to claim 15,
the panel includes at least one storage capacitor,
The storage capacitor includes a first region that is a conductive region of the first active layer and a fifth region of the second active layer. 기판;
상기 기판 상에 배치되고, 제1 채널영역을 포함하는 제1 트랜지스터의 제1 액티브층;
상기 제1 액티브층의 상기 제1 채널영역 상에 배치된 부분을 포함하는 제1 게이트 절연막;
상기 제1 게이트 절연막 상에 배치되고 상기 제1 채널영역과 중첩된 제1 트랜지스터의 제1 게이트 전극;
상기 제1 게이트 전극 상에 배치된 층간 절연막;
상기 층간 절연막 상에 배치되고, 제2 채널영역을 포함하는 제2 트랜지스터의 제2 액티브층;
상기 제2 액티브층의 상면의 일부 및 상기 층간 절연막의 상면의 일부에 배치된 제2 게이트 절연막; 및
상기 제2 게이트 절연막 상에 배치되고, 상기 제2 채널영역과 중첩되며 상기 제1 액티브층과 컨택된 제2 트랜지스터의 제2 게이트 전극을 포함하고,
상기 제1 액티브층의 제1 영역은 상기 층간 절연막에 구비된 제1 컨택홀을 통해 상기 제2 트랜지스터의 상기 제2 게이트 전극과 접촉된 박막 트랜지스터 어레이 기판.Board;
a first active layer of a first transistor disposed on the substrate and including a first channel region;
a first gate insulating layer including a portion disposed on the first channel region of the first active layer;
a first gate electrode of the first transistor disposed on the first gate insulating layer and overlapping the first channel region;
an interlayer insulating film disposed on the first gate electrode;
a second active layer of the second transistor disposed on the interlayer insulating film and including a second channel region;
a second gate insulating layer disposed on a portion of the upper surface of the second active layer and a portion of the upper surface of the interlayer insulating layer; and
A second gate electrode of the second transistor is disposed on the second gate insulating film, overlaps the second channel region, and is in contact with the first active layer,
A thin film transistor array substrate in which a first region of the first active layer is in contact with the second gate electrode of the second transistor through a first contact hole provided in the interlayer insulating film.
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