KR20230174567A - 트랜지스터 및 표시 장치 - Google Patents

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KR20230174567A
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황성환
강병욱
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시 예들은 트랜지스터 및 표시 장치에 관한 것으로서, 제1 내지 제3 영역을 포함하는 제1 액티브층, 제1 액티브층의 제3 영역 상에 배치되는 게이트 절연막, 제1 액티브층의 제1 영역과 전기적으로 연결된 제1 전극, 제1 액티브층의 제2 영역과 전기적으로 연결된 제2 전극, 게이트 절연막을 사이에 두고 제3 영역과 중첩되는 제3 전극, 제3 전극 상에 배치되는 보호막, 및 보호막 상에 배치되며 제4 내지 제6 영역을 포함하는 제2 액티브층을 포함하고, 제6 영역은 보호막을 사이에 두고 제3 전극과 중첩되고, 제4 영역은 제1 전극과 연결되고, 제5 영역은 제2 전극과 연결됨으로써, 우수한 전류 구동 능력을 갖는 트랜지스터를 제공할 수 있고, 이를 통해 고휘도 영상의 표현력이 개선될 수 있다.

Description

트랜지스터 및 표시 장치{DISPLAY DEVICE AND TRANSISTOR}
본 개시의 실시 예들은 트랜지스터 및 표시 장치에 관한 것이다.
표시 장치는 각 서브 픽셀마다 구동 트랜지스터를 포함할 수 있다. 각 서브 픽셀마다 배치되는 구동 트랜지스터의 성능에 따라 서브 픽셀의 발광 성능이 달라질 수 있다.
예를 들어, 유기 발광 표시 패널과 같은 자체 발광 디스플레이의 경우, 각 서브 픽셀은 발광 소자와 이를 구동하기 위한 구동 트랜지스터를 포함할 수 있다.
자체 발광 디스플레이가 고휘도 영상을 표현하기 위해서는, 발광 소자로 구동 전류를 공급하는 소자인 구동 트랜지스터가 우수한 전류 구동 능력을 가질 필요가 있다.
하지만, 다양한 요인들로 인해 구동 트랜지스터의 전류 구동 능력에 대한 한계가 있을 수 있다. 이에 따라, 고휘도 영상을 표현하기 위해 요구되는 전류 구동 능력을 만족시킬 수 있는 구동 트랜지스터의 개발이 시급하다.
본 개시의 실시 예들은 고휘도 영상 표현력을 개선시킬 수 있는 구조를 갖는 트랜지스터 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 우수한 전류 구동 능력을 갖는 트랜지스터 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 우수한 전류 구동 능력을 가질 수 있는 독특한 이중 채널 구조를 갖는 트랜지스터 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 작은 수평 면적에서도 이중 채널을 가질 수 있는 트랜지스터 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 기판, 기판 상의 버퍼층, 버퍼층 상에 배치되고, 제1 영역, 제2 영역, 및 제1 영역과 제2 영역 사이의 제3 영역을 포함하는 제1 액티브층, 제1 액티브층의 제3 영역 상에 배치되는 게이트 절연막, 제1 액티브층의 제1 영역과 전기적으로 연결된 제1 전극, 제1 액티브층의 제2 영역과 전기적으로 연결된 제2 전극, 게이트 절연막을 사이에 두고 제3 영역과 중첩되는 제3 전극을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 제3 전극 상에 배치되고, 제1 전극의 적어도 일부와 제2 전극의 적어도 일부 상 배치되는 보호막을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 보호막 상에 배치되고, 제4 영역, 제5 영역, 및 제4 영역과 제5 영역 사이의 제6 영역을 포함하는 제2 액티브층을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제2 액티브층의 제6 영역은 보호막을 사이에 두고 제3 전극과 중첩될 수 있고, 제2 액티브층의 제4 영역은 보호막의 제1 컨택홀을 통해 제1 전극과 연결될 수 있고, 제2 액티브층의 제5 영역은 보호막의 제2 컨택홀을 통해 제2 전극과 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제2 액티브층에서, 제4 영역 및 제5 영역은 도체화 영역들이고, 제6 영역은 비 도체화 영역일 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제4 영역 및 제5 영역과 중첩되지 않고 제6 영역 상에 위치하는 도체화 차단막을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 제2 액티브층의 적어도 일부 상에 배치되는 뱅크, 뱅크의 오픈 영역에서, 제2 액티브층에 포함된 제4 영역의 적어도 일부 상에 위치하는 발광층, 및 발광층 상의 공통 전극을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제2 액티브층 상에 위치하고, 서로 분리된 제1 상부 전극 및 제2 상부 전극을 포함하는 상부 전극을 더 포함할 수 있다.
제1 상부 전극과 제2 상부 전극 사이의 이격 영역은 제2 액티브층의 제6 영역과 대응될 수 있고, 제1 상부 전극은 제2 액티브층에 포함된 제4 영역 상에 위치할 수 있고, 제2 상부 전극은 제2 액티브층에 포함된 제5 영역 상에 위치할 수 있다.
제2 액티브층에서, 제4 영역, 제5 영역, 및 제6 영역 모두는 비 도체화 영역들일 수 있다.
상부 전극은 투명 전극일 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 상부 전극의 적어도 일부 상에 배치되는 뱅크, 뱅크의 오픈 영역에서, 제1 상부 전극의 적어도 일부 상에 위치하는 발광층, 및 발광층 상의 공통 전극을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 발광 소자, 듀얼 채널 구동 트랜지스터 및 스토리지 캐패시터를 포함하는 서브 픽셀을 더 포함할 수 있다.
듀얼 채널 구동 트랜지스터는 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 포함할 수 있다. 제1 구동 트랜지스터는 제1 전극, 제2 전극, 제3 전극, 및 제1 액티브층을 포함할 수 있고 제2 구동 트랜지스터는 제1 전극, 제2 전극, 제3 전극, 및 제2 액티브층을 포함할 수 있다.
본 개시의 실시 예들에 따른 트랜지스터는 제1 영역, 제2 영역, 및 제3 영역을 포함하는 제1 액티브층, 제1 액티브층의 제3 영역 상에 배치되는 게이트 절연막, 제1 액티브층의 제1 영역과 전기적으로 연결된 제1 전극, 제1 액티브층의 제2 영역과 전기적으로 연결된 제2 전극, 게이트 절연막을 사이에 두고 제3 영역과 중첩되는 제3 전극, 제3 전극 상에 배치되고, 제1 전극의 적어도 일부와 제2 전극의 적어도 일부 상 배치되는 보호막, 및 보호막 상에 배치되고, 제4 영역, 제5 영역, 및 제6 영역을 포함하는 제2 액티브층을 포함할 수 있다.
제2 액티브층에서, 제6 영역은 보호막을 사이에 두고 제3 전극과 중첩되고, 제4 영역은 보호막의 제1 컨택홀을 통해 제1 전극과 연결되고, 제5 영역은 보호막의 제2 컨택홀을 통해 제2 전극과 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 기판, 기판 상의 버퍼층, 버퍼층 상에 배치되고, 제1 영역, 제2 영역, 및 제3 영역을 포함하는 제1 액티브층, 제1 액티브층의 제3 영역 상에 배치되는 게이트 절연막, 제1 액티브층의 제1 영역과 전기적으로 연결된 제1 전극, 제1 액티브층의 제2 영역과 전기적으로 연결된 제2 전극, 게이트 절연막을 사이에 두고 제3 영역과 중첩되는 제3 전극, 제3 전극 상에 배치되는 보호막, 제1 전극과 연결된 제4 영역, 제2 전극과 연결된 제5 영역, 및 보호막 상에 위치하는 제6 영역을 포함하는 제2 액티브층, 제2 액티브층의 제4 영역 상에 배치되는 발광층, 및 발광층 상의 공통 전극을 포함할 수 있다.
본 개시의 실시 예들에 의하면, 트랜지스터의 이중 채널 구조를 통해 우수한 전류 구동 능력을 갖는 트랜지스터를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 트랜지스터의 우수한 전류 구동 능력을 통해 표시 장치는 우수한 고휘도 영상 표현력을 제공할 수 있다.
본 개시의 실시 예들에 의하면, 작은 수평 면적에서도 이중 채널을 가질 수 있는 독특한 트랜지스터 구조를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 제조 공정 절차의 복잡도를 높이지 않도록 설계되며 우수한 전류 구동 능력을 갖는 듀얼 채널 구동 트랜지스터와 이를 포함하는 표시 장치를 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 다른 등가 회로이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치에서, 라이트 쉴드가 추가된 경우, 서브 픽셀의 등가 회로이다.
도 5는 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터를 나타낸다.
도 6은 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터를 포함하는 서브 픽셀의 등가 회로이다.
도 7은 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터의 구조를 나타내는 단면도이다.
도 8은 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터의 구조를 나타내는 다른 단면도이다.
도 9는 도 7의 듀얼 채널 구동 트랜지스터를 포함하는 서브 픽셀이 형성된 영역에서 표시 패널의 평면도이다.
도 10은 도 9의 A-A' 선에 따른 단면도이다.
도 11은 도 8의 듀얼 채널 구동 트랜지스터를 포함하는 서브 픽셀이 형성된 영역에서 표시 패널의 평면도이다.
도 12는 도 11의 A-A' 선에 따른 단면도이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 라인들(배선들이라고도 함) 을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브 픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA) 및 영상이 표시되지 않으며 표시 영역(DA)의 외곽에 위치하는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브 픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캐닝 동작이 시작되도록 제어하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캐닝 타이밍에 맞춰 적당한 시간에 데이터 구동이 진행되도록 제어할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 연성 인쇄회로 등에 실장되고, 인쇄회로기판, 연성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이고, 도 3은 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 다른 등가 회로이다.
도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 발광소자(ED), 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2를 참조하면, 발광소자(ED)는 픽셀 전극(PE)과 공통 전극(CE)을 포함하고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀 전극(PE)은 각 서브 픽셀(SP)마다 배치되는 전극이고, 공통 전극(CE)은 모든 서브 픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀 전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀 전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2), 및 제3 노드(N3) 등을 포함할 수 있다. 여기서, 제1 노드(N1)는 제1 전극이라고 하고, 제2 노드(N2)는 제2 전극이라고 하고, 제3 노드(N3)는 제3 전극이라고도 할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 소스 노드(소스 전극) 또는 드레인 노드(드레인 전극)일 수 있으며, 발광소자(ED)의 픽셀 전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 드레인 노드(드레인 전극) 또는 소스 노드(소스 전극)일 수 있으며, 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 트랜지스터(DRT)의 게이트 노드(게이트 전극)일 수 있으며, 스캐닝 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
스캐닝 트랜지스터(SCT)는 게이트 신호의 일종인 스캐닝 게이트 신호(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제3 노드(N3)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캐닝 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캐닝 게이트 라인(SCL)에서 공급되는 스캐닝 게이트 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제3 노드(N3) 간의 연결을 제어할 수 있다.
스캐닝 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캐닝 게이트 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제3 노드(N3)에 전달해줄 수 있다.
여기서, 스캐닝 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캐닝 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 제1 노드(N1) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브 픽셀(SP)은 발광할 수 있다.
도 3를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 센싱 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 트랜지스터(SENT)는 게이트 신호의 일종인 센싱 게이트 신호(SENSE)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 기준 전압 라인(RVL) 사이에 연결될 수 있다. 다시 말해, 센싱 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센싱 게이트 라인(SENL)에서 공급된 센싱 게이트 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준 전압 라인(RVL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 기준 전압 라인(RVL)에서 공급된 기준 전압(Vref)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 센싱 트랜지스터(SENT)가 n 타입 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 센싱 트랜지스터(SENT)가 p 타입 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
센싱 트랜지스터(SENT)가 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준 전압 라인(RVL)으로 전달해주는 기능은 서브 픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준 전압 라인(RVL)으로 전달되는 전압은 서브 픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브 픽셀(SP)의 특성치가 반영된 전압일 수 있다.
구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다.
도 2 및 도 3에 도시된 서브 픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2 및 도 3에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브 픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브 픽셀(SP)은 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 라이트 쉴드(LS: Light Shield)가 추가된 경우, 서브 픽셀(SP)의 등가 회로이다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)는 문턱 전압, 이동도 등의 고유 특성치를 가질 수 있다. 구동 트랜지스터(DRT)의 고유 특성치가 변화하게 되면, 구동 트랜지스터(DRT)의 전류 구동 능력(전류 공급 성능)이 변화하게 되어, 해당 서브 픽셀(SP)의 발광 특성도 변화할 수 있다.
구동 트랜지스터(DRT)의 구동 시간의 경과에 따라 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수 있다. 또한, 구동 트랜지스터(DRT)에 빛이 조사되는 경우, 특히, 구동 트랜지스터(DRT)의 채널 영역에 빛이 조사되는 경우, 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수도 있다.
따라서, 도 4에 도시된 바와 같이, 구동 트랜지스터(DRT)의 소자 특성 변화(예: 문턱 전압 변화, 이동도 변화 등)를 줄여주기 위하여, 구동 트랜지스터(DRT)의 근방에 라이트 쉴드(LS)가 형성되어 있을 수 있다. 예를 들어, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 아래에 형성될 수 있다.
한편, 라이트 쉴드(LS)는 광 차단 역할 이외에, 구동 트랜지스터(DRT)의 채널 영역 하부에 형성되어 구동 트랜지스터(DRT)의 바디(Body)의 역할을 할 수 있다.
구동 트랜지스터(DRT)에서 바디 효과(Body effect)가 발생될 수 있는데, 이러한 바디 효과의 영향을 줄여주기 위하여, 구동 트랜지스터(DRT)의 바디 역할을 하는 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다. 여기서, 구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 소스 노드일 수 있다.
한편, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 하부뿐만 아니라, 다른 트랜지스터(예: SCT, SENT)의 채널 영역 하부에도 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)의 표시 영역(DA)에는, 각 서브 픽셀(SP)마다 트랜지스터들(DRT, SCT, SENT)이 배치될 수 있다. 본 개시의 실시 예들에 따른 표시 패널(110)의 비-표시 영역(NDA)에 게이트 구동 회로(130)가 GIP (Gate In Panel) 타입으로 형성되는 경우, GIP 타입의 게이트 구동 회로(130)에 포함되는 다수의 트랜지스터가 표시 패널(110)의 비-표시 영역(NDA)에 배치될 수 있다.
한편, 고휘도 영상을 표현하기 위해서, 발광 소자(ED)로 구동 전류를 공급하는 소자인 구동 트랜지스터(DRT)는 우수한 전류 구동 능력을 가질 필요가 있다.
하지만, 고해상도로 인해 하나의 서브 픽셀(SP)의 영역이 작아짐에 따라 구동 트랜지스터(DRT)의 크기(즉, 채널의 크기)도 작아질 수 밖에 없다. 이러한 점뿐만 아니라 다양한 요인들로 인해 구동 트랜지스터(DRT)의 전류 구동 능력에 대한 한계가 있을 수 있다. 이에 따라, 고휘도 영상을 표현하기 위해 요구되는 전류 구동 능력을 만족시킬 수 있는 구동 트랜지스터(DRT)의 개발이 시급하다. 이에, 본 개시의 실시 예들은 이중 채널 구조를 갖는 구동 트랜지스터(DRT)의 독특한 구조를 제안한다. 이하에서, 이중 채널 구조를 갖는 구동 트랜지스터(DRT)를 듀얼 채널 구동 트랜지스터(Dual channel driving transistor)라고 명명한다.
본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터는 단순히 이중 채널을 갖는다는 특징만을 가지는 것이 아니라, 작은 수평 면적에서 이중 채널을 갖는 매우 독특한 구조적인 특징을 가질 수 있다. 따라서, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터는 고해상도의 표시 패널(110)에 적합한 구동 트랜지스터(DRT)일 수 있다.
또한, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터는 기존 공정을 그대로 활용하여 제작될 수 있기 때문에, 복잡한 제조 공정이 필요하지 않다는 점에서도 상당한 이점이 있다.
이하에서, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터에 대하여 상세하게 설명한다.
도 5는 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT, dual channel driving transistor)를 나타낸다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)는 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2)를 포함할 수 있다.
제1 구동 트랜지스터(DRT1)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 포함할 수 있다. 제2 구동 트랜지스터(DRT2)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 포함할 수 있다.
제1 구동 트랜지스터(DRT1)의 제1 노드(N1)와 제2 구동 트랜지스터(DRT2)의 제1 노드(N1)는 동일한 전기적인 노드(예: 소스 노드 또는 드레인 노드)로서, 물리적으로 제1 전극(예: 소스 전극 또는 드레인 전극)으로 통합된 노드일 수 있다.
제1 구동 트랜지스터(DRT1)의 제2 노드(N2)와 제2 구동 트랜지스터(DRT2)의 제2 노드(N2)는 동일한 전기적인 노드(예: 드레인 노드 또는 소스 노드)로서, 물리적으로 제2 전극(예: 드레인 전극 또는 소스 전극)으로 통합된 노드일 수 있다.
제1 구동 트랜지스터(DRT1)의 제3 노드(N3)와 제2 구동 트랜지스터(DRT2)의 제3 노드(N3)는 동일한 전기적인 노드(예: 게이트 노드)로서, 물리적으로 제3 전극(예: 게이트 전극)으로 통합된 노드일 수 있다.
듀얼 채널 구동 트랜지스터(DC-DRT)의 채널은 제1 구동 트랜지스터(DRT1)의 제1 채널과 제2 구동 트랜지스터(DRT2)의 제2 채널을 포함할 수 있다.
따라서, 듀얼 채널 구동 트랜지스터(DC-DRT)를 통해 흐르는 전류는, 제1 구동 트랜지스터(DRT1)의 제1 채널을 통해 흐르는 제1 전류(IL)와 제2 구동 트랜지스터(DRT2)의 제2 채널을 통해 흐르는 제2 전류(UL)를 포함할 수 있다. 이에 따라, 제1 전류(IL)와 제2 전류(UL)이 합쳐진 전류가 발광 소자(ED)에 공급될 수 있다.
본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)는 도 2의 서브 픽셀(SP), 도 3의 서브 픽셀(SP), 또는 도 4의 서브 픽셀(SP)에 적용될 수 있다. 즉, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)는 도 2의 구동 트랜지스터(DRT), 도 3의 구동 트랜지스터(DRT), 또는 도 4의 구동 트랜지스터(DRT)일 수 있다.
도 6은 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)를 포함하는 서브 픽셀(SP)의 등가 회로이다.
도 6은 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)가 도 4의 서브 픽셀(SP)에 적용된 경우, 서브 픽셀(SP)을 나타낸 등가 회로이다. 단, 스캐닝 게이트 라인(SCL)과 센싱 게이트 라인(SENL)이 스캐닝 게이트 라인(SCL)으로 통합된 경우를 예로 든다.
도 6을 참조하면, 듀얼 채널 구동 트랜지스터(DC-DRT) 하부에 라이트 쉴드(LS)가 배치될 수 있다. 제1 구동 트랜지스터(DRT1)와 제2 구동 트랜지스터(DRT2)가 중첩되어 배치되고, 제1 구동 트랜지스터(DRT1)가 제2 구동 트랜지스터(DRT2)보다 기판(SUB)에 더 가깝게 배치되는 경우, 제1 구동 트랜지스터(DRT1)의 아래에 라이트 쉴드(LS)가 배치될 수 있다.
도 6을 참조하면, 듀얼 채널 구동 트랜지스터(DC-DRT)에 포함된 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2) 각각의 제3 노드(N3)는 통합된 게이트 노드이므로, 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2)는 동시에 턴-온 되거나 동시에 턴-오프 될 수 있다.
이하에서는, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)의 구조에 대하여 도 7 및 도 8을 참조하여 살펴보고, 이어서, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)의 구조가 적용된 표시 패널(110)의 평면 구조와 수직 구조(단면 구조)에 대하여 도 9 내지 도 12를 참조하여 살펴본다.
도 7은 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)의 구조를 나타내는 단면도이다.
도 7을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)는 각 서브 픽셀(SP)의 영역 내에 위치하며 버퍼층(BUF) 상에 배치될 수 있다.
도 7을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)는 제1 액티브층(ACT1), 게이트 절연막(GI, gate insulating layer), 제1 전극(E1), 제2 전극(E2); 제3 전극(E3), 보호막(PAS, passivation layer), 및 제2 액티브층(ACT2) 등을 포함할 수 있다.
도 7을 참조하면, 듀얼 채널 구동 트랜지스터(DC-DRT)는 이중 채널을 위하여 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2)를 포함할 수 있다.
제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 제1 액티브층(ACT1)은 제1 구동 트랜지스터(DRT1)를 구성할 수 있다. 즉, 제1 구동 트랜지스터(DRT1)는 제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 제1 액티브층(ACT1)을 포함할 수 있다.
제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 제2 액티브층(ACT2)은 제2 구동 트랜지스터(DRT2)를 구성할 수 있다. 즉, 제2 구동 트랜지스터(DRT2)는 제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 제2 액티브층(ACT2)을 포함할 수 있다.
이하에서, 제1 액티브층(ACT1)은, 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 액티브층이라고도 하고, 제1 구동 트랜지스터(DRT1)의 제1 액티브층이라고도 한다. 제2 액티브층(ACT2)은, 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 액티브층(ACT2)이라고도 하고 제1 구동 트랜지스터(DRT1)의 제2 액티브층(ACT2)이라고도 한다.
제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 각각은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 산화물 소재에 도핑을 통해 전도성을 제어하고 밴드갭을 조절한 반도체 소재로서, 일반적으로 넓은 밴드갭을 갖는 투명 반도체 소재일 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO (Indium gallium zinc oxide), IGZTO (Indium gallium zinc tin oxide), ZnO (zinc oxide), CdO (cadmium oxide), InO (indium oxide), ZTO (zinc tin oxide), ZITO (zinc indium tin oxide) 등을 포함할 수 있다. 제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 각각은 단일층 또는 다중층일 수도 있다. 예를 들어, 제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 각각이 다중층인 경우, 제1 액티브층(ACT1) 및 제2 액티브층(ACT2) 각각은 동일한 반도체 물질로 다중층을 구성하거나 서로 다른 두 가지 이상의 반도체 물질로 다중층을 구성할 수도 있다.
도 7을 참조하면, 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)은 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2)에 포함되는 공통 소스 전극, 공통 드레인 전극, 및 공통 게이트 전극일 수 있다.
도 7을 참조하면, 제1 액티브층(ACT1)은 버퍼층(BUF) 상에 배치되고, 제1 영역(A1), 제2 영역(A2), 및 제1 영역(A1)과 제2 영역(A2) 사이의 제3 영역(A3)을 포함할 수 있다.
게이트 절연막(GI)은 제1 액티브층(ACT1)의 제3 영역(A3) 상에 배치될 수 있다.
제1 액티브층(ACT1)의 제1 전극(E1)은 제1 액티브층(ACT1)의 제1 영역(A1)과 전기적으로 연결될 수 있다.
제1 액티브층(ACT1)의 제2 전극(E2)은 제1 액티브층(ACT1)의 제2 영역(A2)과 전기적으로 연결될 수 있다.
제1 액티브층(ACT1)의 제3 전극(E3)은 게이트 절연막(GI)을 사이에 두고 제3 영역(A3)과 중첩될 수 있다. 이에 따라, 게이트 절연막(GI)은 제3 전극(E3)과 제1 액티브층(ACT1)의 제3 영역(A3) 사이에 배치될 수 있다.
보호막(PAS)은 제1 액티브층(ACT1)의 제3 전극(E3) 상에 배치될 수 있다.
제2 액티브층(ACT2)은 보호막(PAS) 상에 배치되고, 제4 영역(A4), 제5 영역(A5), 및 제4 영역(A4)과 제5 영역(A5) 사이의 제6 영역(A6)을 포함할 수 있다.
제2 액티브층(ACT2)의 제6 영역(A6)은 보호막(PAS)을 사이에 두고 제3 전극(E3)과 중첩될 수 있다. 이에 따라, 보호막(PAS)은 제3 전극(E3)과 제2 액티브층(ACT2)의 제6 영역(A6) 사이에 배치될 수 있다. 본 개시의 실시 예들에서, 보호막(PAS)은 제3 전극(E3)과 제2 액티브층(ACT2)의 제6 영역(A6) 사이에 형성되는 게이트 절연막(Gate insulating layer)과 같은 역할을 할 수 있다.
제2 액티브층(ACT2)의 제4 영역(A4)은 제1 전극(E1)과 연결될 수 있다. 도 7의 구조에서, 제2 액티브층(ACT2)의 제4 영역(A4)과 제1 전극(E1) 간의 "연결"은 전기적인 연결을 의미할 수 있다.
제2 액티브층(ACT2)의 제5 영역(A5)은 제2 전극(E2)과 연결될 수 있다. 도 7의 구조에서, 제2 액티브층(ACT2)의 제5 영역(A5)과 제2 전극(E2) 간의 "연결"은 전기적인 연결을 의미할 수 있다.
도 7을 참조하면, 예를 들어, 제1 액티브층(ACT1)에 포함된 제1 영역(A1) 및 제2 영역(A2)은 도체화 공정(conductorization process)에 의해 반도체 물질이 도체화가 된 도체화 영역들일 수 있다. 그리고, 제1 액티브층(ACT1)에 포함된 제3 영역(A3)은 도체화 처리가 되지 않아 반도체 특성을 그대로 가지고 있는 비 도체화 영역일 수 있다. 제1 액티브층(ACT1)에 포함된 제3 영역(A3)은 제1 채널로서 역할을 하는 채널 영역일 수 있다.
도 7을 참조하면, 예를 들어, 제2 액티브층(ACT2)에 포함된 제4 영역(A4) 및 제5 영역(A5)은 도체화 공정(conductorization process)에 의해 반도체 물질이 도체화가 된 도체화 영역들일 수 있다. 따라서, 도 7의 구조에서, 제2 액티브층(ACT2)의 제4 영역(A4)과 제1 전극(E1) 간의 "연결"은 전기적인 연결을 의미할 수 있고, 제2 액티브층(ACT2)의 제5 영역(A5)과 제2 전극(E2) 간의 "연결"은 전기적인 연결을 의미할 수 있다.
도 7을 참조하면, 예를 들어, 제2 액티브층(ACT2)에 포함된 제6 영역(A6)은 도체화 처리가 되지 않아 반도체 특성을 그대로 가지고 있는 비 도체화 영역일 수 있다. 제2 액티브층(ACT2)에 포함된 제6 영역(A6)은 제2 채널로서 역할을 하는 채널 영역일 수 있다.
전술한 바와 같이, 제1 액티브층(ACT1)의 제3 영역(A3)이 제1 채널의 역할을 수행하고 제2 액티브층(ACT2)의 제6 영역(A6)이 제2 채널의 역할을 수행함으로써, 듀얼 채널 구동 트랜지스터(DC-DRT)는 이중 채널을 가질 수 있다.
도 7을 참조하면, 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3) 각각은 동일한 층에 배치될 수 있다. 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3) 각각은 동일한 금속을 포함할 수 있다.
한편, 제2 액티브층(ACT2)의 제4 영역(A4)은 제1 전극(E1)을 통해 제1 액티브층(ACT1)의 제1 영역(A1)과 전기적으로 연결될 수 있다.
또한, 후술하겠지만, 제2 액티브층(ACT2)의 제4 영역(A4)은 발광 소자(ED)의 픽셀 전극(PE)의 역할을 동시에 수행할 수 있다.
한편, 도 7을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은, 제2 액티브층(ACT2)에 포함된 제4 영역(A4) 및 제5 영역(A5)과 중첩되지 않고 제2 액티브층(ACT2)에 포함된 제6 영역(A6) 상에 위치하는 도체화 차단막(CB)을 더 포함할 수 있다.
표시 패널(110)을 제조할 때, 제2 액티브층(ACT2)에 포함된 제4 영역(A4) 및 제5 영역(A5)을 도체화 시키기 위한 도체화 공정(conductorization process)이 진행될 수 있다. 이러한 도체화 공정이 진행될 때, 제6 영역(A6)에서의 반도체 물질이 도체화 공정에 의해 도체화되는 것을 차단해주기 위하여, 제6 영역(A6) 상에 도체화 차단막(CB)이 배치되는 것이다.
아래에서는, 듀얼 채널 구동 트랜지스터(DC-DRT)의 다른 구조를 도 8을 참조하여 설명한다.
도 8은 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)의 구조를 나타내는 다른 단면도이다.
도 8의 듀얼 채널 구동 트랜지스터(DC-DRT)는 도 7의 듀얼 채널 구동 트랜지스터(DC-DRT)와 기본적으로 동일하다. 따라서, 이하에서는, 도 8의 듀얼 채널 구동 트랜지스터(DC-DRT)에 대한 설명을 하지만, 도 7의 듀얼 채널 구동 트랜지스터(DC-DRT)와 차이점이 있는 특징들을 위주로 설명한다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)는 각 서브 픽셀(SP)의 영역 내에 위치하며 버퍼층(BUF) 상에 배치될 수 있다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)는 제1 액티브층(ACT1), 게이트 절연막(GI, gate insulating layer), 제1 전극(E1), 제2 전극(E2); 제3 전극(E3), 보호막(PAS, passivation layer), 및 제2 액티브층(ACT2) 등을 포함할 수 있다.
도 8을 참조하면, 듀얼 채널 구동 트랜지스터(DC-DRT)는 이중 채널을 위하여 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2)를 포함할 수 있다.
제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 제1 액티브층(ACT1)은 제1 구동 트랜지스터(DRT1)를 구성할 수 있다. 즉, 제1 구동 트랜지스터(DRT1)는 제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 제1 액티브층(ACT1)을 포함할 수 있다.
제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 제2 액티브층(ACT2)은 제2 구동 트랜지스터(DRT2)를 구성할 수 있다. 즉, 제2 구동 트랜지스터(DRT2)는 제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 제2 액티브층(ACT2)을 포함할 수 있다.
도 8을 참조하면, 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)은 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2)에 포함되는 공통 소스 전극, 공통 드레인 전극, 및 공통 게이트 전극일 수 있다.
도 8을 참조하면, 제1 액티브층(ACT1)은 버퍼층(BUF) 상에 배치되고, 제1 영역(A1), 제2 영역(A2), 및 제1 영역(A1)과 제2 영역(A2) 사이의 제3 영역(A3)을 포함할 수 있다.
게이트 절연막(GI)은 제1 액티브층(ACT1)의 제3 영역(A3) 상에 배치될 수 있다.
제1 액티브층(ACT1)의 제1 전극(E1)은 제1 액티브층(ACT1)의 제1 영역(A1)과 전기적으로 연결될 수 있다.
제1 액티브층(ACT1)의 제2 전극(E2)은 제1 액티브층(ACT1)의 제2 영역(A2)과 전기적으로 연결될 수 있다.
제1 액티브층(ACT1)의 제3 전극(E3)은 게이트 절연막(GI)을 사이에 두고 제3 영역(A3)과 중첩될 수 있다. 이에 따라, 게이트 절연막(GI)은 제3 전극(E3)과 제1 액티브층(ACT1)의 제3 영역(A3) 사이에 배치될 수 있다.
보호막(PAS)은 제1 액티브층(ACT1)의 제3 전극(E3) 상에 배치될 수 있다.
제2 액티브층(ACT2)은 보호막(PAS) 상에 배치되고, 제4 영역(A4), 제5 영역(A5), 및 제4 영역(A4)과 제5 영역(A5) 사이의 제6 영역(A6)을 포함할 수 있다.
제2 액티브층(ACT2)의 제6 영역(A6)은 보호막(PAS)을 사이에 두고 제3 전극(E3)과 중첩될 수 있다. 이에 따라, 보호막(PAS)은 제3 전극(E3)과 제2 액티브층(ACT2)의 제6 영역(A6) 사이에 배치될 수 있다. 본 개시의 실시 예들에서, 보호막(PAS)은 제3 전극(E3)과 제2 액티브층(ACT2)의 제6 영역(A6) 사이에 형성되는 게이트 절연막(Gate insulating layer)과 같은 역할을 할 수 있다.
제2 액티브층(ACT2)의 제4 영역(A4)은 제1 전극(E1)과 연결될 수 있다. 도 8의 구조에서, 제2 액티브층(ACT2)의 제4 영역(A4)과 제1 전극(E1) 간의 "연결"은 전기적인 연결을 의미할 수도 있거나, 또는 물리적인 연결이나 물리적인 접촉(contact)을 의미할 수도 있다.
제2 액티브층(ACT2)의 제5 영역(A5)은 제2 전극(E2)과 연결될 수 있다. 도 8의 구조에서, 제2 액티브층(ACT2)의 제5 영역(A5)과 제2 전극(E2) 간의 "연결"은 전기적인 연결을 의미할 수도 있거나, 또는 물리적인 연결이나 물리적인 접촉(contact)을 의미할 수도 있다.
도 8을 참조하면, 예를 들어, 제1 액티브층(ACT1)에 포함된 제1 영역(A1) 및 제2 영역(A2)은 도체화 공정(conductorization process)에 의해 반도체 물질이 도체화가 된 도체화 영역들일 수 있다. 그리고, 제1 액티브층(ACT1)에 포함된 제3 영역(A3)은 도체화 처리가 되지 않아 반도체 특성을 그대로 가지고 있는 비 도체화 영역일 수 있다. 제1 액티브층(ACT1)에 포함된 제3 영역(A3)은 제1 채널로서 역할을 하는 채널 영역일 수 있다.
도 8을 참조하면, 예를 들어, 제2 액티브층(ACT2)의 모든 영역, 즉, 제4 영역(A4), 제5 영역(A5), 및 제6 영역(A6)은 도체화 처리가 되지 않아 반도체 특성을 그대로 가지고 있는 비 도체화 영역들일 수 있다.
도 8을 참조하면, 제2 액티브층(ACT2)에 포함된 제6 영역(A6)은 제2 채널로서 역할을 하는 채널 영역일 수 있다.
한편, 도 8을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)는, 제2 액티브층(ACT2) 상에 위치하는 상부 전극(UE)을 더 포함할 수 있다.
도 8을 참조하면, 상부 전극(UE)은 제2 액티브층(ACT2)에 포함된 제4 영역(A4), 제5 영역(A5), 및 제6 영역(A6) 중 제4 영역(A4) 및 제5 영역(A5)의 위에만 배치되고, 제6 영역(A6)의 위에 배치되지 않을 수 있다. 즉, 상부 전극(UE)은 제2 액티브층(ACT2)의 제6 영역(A6)과 대응되는 영역에서 끊어져 있을 수 있다.
도 8을 참조하면, 상부 전극(UE)은 서브 픽셀(SP) 내에서 서로 분리된 제1 상부 전극(UE1) 및 제2 상부 전극(UE2)을 포함할 수 있다.
제1 상부 전극(UE1)은 제2 액티브층(ACT2)에 포함된 제4 영역(A4) 상에 위치하고, 제2 상부 전극(UE2)은 제2 액티브층(ACT2)에 포함된 제5 영역(A5) 상에 위치할 수 있다. 제1 상부 전극(UE1)과 제2 상부 전극(UE2) 사이의 이격 영역은 제2 액티브층(ACT2)의 제6 영역(A6)과 대응될 수 있다.
도 8을 참조하면, 제2 액티브층(ACT2)의 제4 영역(A4)은 비 도체화 영역이지만, 제1 상부 전극(UE1)과 제1 전극(E1) 간의 전기적인 연결을 매개해줄 수 있다. 즉, 제1 상부 전극(UE1)은 제2 액티브층(ACT2)의 제4 영역(A4)을 통해 제1 전극(E1)과 전기적으로 연결될 수 있다. 또한, 제1 상부 전극(UE1)은 제2 액티브층(ACT2)의 제4 영역(A4)과 제1 전극(E1)을 통해 제1 액티브층(ACT1)의 제1 영역(A1)과 전기적으로 연결될 수 있다.
도 8을 참조하면, 제2 액티브층(ACT2)의 제5 영역(A5)은 비 도체화 영역이지만, 제2 상부 전극(UE2)과 제2 전극(E2) 간의 전기적인 연결을 매개해줄 수 있다. 즉, 제2 상부 전극(UE2)은 제2 액티브층(ACT2)의 제5 영역(A5)을 통해 제2 전극(E2)과 전기적으로 연결될 수 있다. 또한, 제2 상부 전극(UE2)은 제2 액티브층(ACT2)의 제5 영역(A5)과 제2 전극(E2)을 통해 제1 액티브층(ACT1)의 제2 영역(A2)과 전기적으로 연결될 수 있다.
여기서, 제2 액티브층(ACT2)의 제4 영역(A4)이 제1 상부 전극(UE1)과 제1 전극(E1) 간의 전기적인 연결을 매개해줄 수 있고, 제2 액티브층(ACT2)의 제5 영역(A5)이 제2 상부 전극(UE2)과 제2 전극(E2) 간의 전기적인 연결을 매개해줄 수 있도록, 제2 액티브층(ACT2)은 최대허용두께 이하로 설계될 수 있다.
전술한 바와 같이, 제1 액티브층(ACT1)의 제3 영역(A3)이 제1 채널의 역할을 수행하고 제2 액티브층(ACT2)의 제6 영역(A6)이 제2 채널의 역할을 수행함으로써, 듀얼 채널 구동 트랜지스터(DC-DRT)는 이중 채널을 가질 수 있다.
도 8을 참조하면, 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3) 각각은 동일한 층에 배치될 수 있다. 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3) 각각은 동일한 금속을 포함할 수 있다.
또한, 후술하겠지만, 제2 액티브층(ACT2)의 제4 영역(A4)과 그 위의 제1 상부 전극(UE1)은, 발광 소자(ED)의 픽셀 전극(PE)의 역할을 동시에 수행할 수 있다.
도 8을 참조하면, 예를 들어, 상부 전극(UE)은 투명 전극일 수 있다. 이와 다르게, 상부 전극(UE)은 불투명 전극일 수도 있다.
한편, 도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)에서, 제1 구동 트랜지스터(DRT1)와 제2 구동 트랜지스터(DRT2)는 위아래로 중첩되어 배치될 수 있다. 예를 들어, 제1 구동 트랜지스터(DRT1)는 제2 구동 트랜지스터(DRT2)보다 기판(SUB)에 더 가깝게 배치될 수 있다. 이러한 경우, 제1 구동 트랜지스터(DRT1)는 하부 구동 트랜지스터라고도 할 수 있고, 제2 구동 트랜지스터(DRT2)는 상부 구동 트랜지스터라고도 할 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)에서, 제1 구동 트랜지스터(DRT1)의 제1 채널은 제2 구동 트랜지스터(DRT2)의 제2 채널보다 기판(SUB)과 더 가깝게 위치할 수 있다. 이에 따라, 제1 구동 트랜지스터(DRT1)의 제1 채널이 형성되는 제1 액티브층(ACT1)은 제2 구동 트랜지스터(DRT2)의 제2 채널이 형성되는 제2 액티브(ACT2)층보다 기판(SUB)과 더 가깝게 위치할 수 있다. 이러한 경우, 제1 구동 트랜지스터(DRT1)의 제1 액티브층(ACT1)은 하부 액티브층이라고 할 수 있고, 제2 구동 트랜지스터(DRT)의 제2 액티브층(ACT2)은 상부 액티브층이라고 할 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)에서, 제1 구동 트랜지스터(DRT1)의 제3 노드(N3)와 제2 구동 트랜지스터(DRT2)의 제3 노드(N3)가 물리적으로 통합된 공통 게이트 전극에 해당하는 제3 전극(E3)은, 제1 구동 트랜지스터(DRT1)의 제1 액티브층(ACT1)과 제2 구동 트랜지스터(DRT)의 제2 액티브층(ACT2) 사이에 위치할 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)에서, 제1 구동 트랜지스터(DRT1)는 탑 게이트 박막 트랜지스터(Top gate TFT)일 수 있고, 제2 구동 트랜지스터(DRT2)는 바텀 게이트 박막 트랜지스터(Bottom gate TFT)일 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)에서, 제3 전극(E3)과 제2 액티브층(ACT2) 사이에 위치하는 보호막(PAS)은 게이트 절연막(GI)과 동일한 기능(역할)이 가질 수 있다.
이하에서는, 도 7의 듀얼 채널 구동 트랜지스터(DC-DRT)의 구조가 적용된 표시 패널(110)의 평면 구조와 수직 구조(단면 구조)를 도 9 및 도 10을 참조하여 상세하게 설명한다.
도 9는 도 7의 듀얼 채널 구동 트랜지스터(DC-DRT)를 포함하는 서브 픽셀(SP)이 형성된 영역의 일 부분에서 표시 패널(110)의 평면도이고, 도 10은 도 9의 A-A' 선에 따른 단면도이다. 단, 도 9에 도시된 서브 픽셀(SP)은 도 6의 서브 픽셀(SP)이고, 발광 소자(ED)는 생략된다.
도 9를 참조하면, 서브 픽셀(SP)의 영역에는, 발광 소자(ED)를 구동하기 위하여, 듀얼 채널 구동 트랜지스터(DC-DRT), 스캐닝 트랜지스터(SCT), 센싱 트랜지스터(SENT), 및 스토리지 캐패시터(Cst)가 배치될 수 있으며, 라이트 쉴드(LS)도 배치될 수 있다.
도 9를 참조하면, 듀얼 채널 구동 트랜지스터(DC-DRT)는 제1 액티브층(ACT1), 제2 액티브층(ACT2), 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)을 포함할 수 있다.
도 9 및 도 10을 참조하면, 스토리지 캐패시터(Cst)는 제1 캐패시터 전극(PLT1), 제1 캐패시터 전극(PLT1) 상의 제2 캐패시터 전극(PLT2) 및 제1 캐패시터 전극(PLT1) 아래의 제3 캐패시터 전극(PLT3)을 포함할 수 있다.
도 9 및 도 10을 참조하면, 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2) 사이에 게이트 절연막(GI)이 배치될 수 있다. 제1 캐패시터 전극(PLT1)과 제3 캐패시터 전극(PLT3) 사이에 버퍼층(BUF)이 배치될 수 있다.
도 9 및 도 10을 참조하면, 제3 캐패시터 전극(PLT3)은 라이트 쉴드(LS)에 포함된 금속을 동일하게 포함할 수 있다. 제3 캐패시터 전극(PLT3)은 라이트 쉴드(LS)와 전기적으로 연결되거나 라이트 쉴드(LS)와 일체로 구성될 수 있다.
도 9 및 도 10을 참조하면, 제2 캐패시터 전극(PLT2)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 내지 제3 전극(E1, E2, E3)에 포함된 금속을 동일하게 포함할 수 있다. 제2 캐패시터 전극(PLT2)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1)과 전기적으로 연결되거나 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1)과 일체로 구성될 수 있다. 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1)은 라이트 쉴드(LS)과 전기적으로 연결될 수 있다.
도 9 및 도 10을 참조하면, 제1 캐패시터 전극(PLT1)은 제1 액티브층(ACT1)에 포함된 반도체 물질을 포함할 수 있다. 제1 캐패시터 전극(PLT1)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제3 전극(E3)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 2개의 캐패시터가 병렬로 연결된 구조를 가질 수 있게 되어, 스토리지 캐패시터(Cst)의 값이 증가할 수 있다.
스토리지 캐패시터(Cst)를 구성하기 위해 병렬로 연결된 2개의 캐패시터는, 제1 캐패시터 전극(PLT1)과 제2 캐패시터 전극(PLT2) 사이에 형성된 제1 캐패시터 및 제1 캐패시터 전극(PLT3)과 제3 캐패시터 전극(PLT3) 사이에 형성된 제2 캐패시터를 포함할 수 있다.
도 10을 참조하면, 라이트 쉴드(LS)는 기판(SUB)과 버퍼층(BUF) 사이에 위치할 수 있다. 라이트 쉴드(LS)는 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 구동 트랜지스터(DRT1)의 하부에 배치될 수 있다. 즉, 라이트 쉴드(LS)는 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 액티브층(ACT1)의 하부에 배치될 수 있다. 라이트 쉴드(LS)는 제1 액티브층(ACT1)의 제3 영역(A3)과 중첩될 수 있다.
도 10을 참조하면, 라이트 쉴드(LS)는 단일층 또는 다중층일 수 있다.
예를 들어, 라이트 쉴드(LS)가 단일층인 경우, 라이트 쉴드(LS)는 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
예를 들어, 라이트 쉴드(LS)가 다중층인 경우, 라이트 쉴드(LS)는 하부 라이트 쉴드 및 상부 라이트 쉴드를 포함할 수 있다. 예를 들어, 하부 라이트 쉴드는 제1 금속을 포함하고, 상부 라이트 쉴드는 제2 금속을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있다.
도 10을 참조하면, 라이트 쉴드(LS)는 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)에 포함된 금속을 동일하게 포함할 수 있다.
도 10을 참조하면, 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3) 각각은 단일층 또는 다중층일 수 있다.
예를 들어, 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3) 각각이 단일층인 경우, 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3) 각각은 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
예를 들어, 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3) 각각이 다중층인 경우, 제1 전극(E1)은 제1 금속을 포함하는 제1 하부 전극과 제2 금속을 포함하는 제1 상부 전극을 포함할 수 있고, 제2 전극(E2)은 제1 금속을 포함하는 제2 하부 전극과 제2 금속을 포함하는 제2 상부 전극을 포함할 수 있고, 제3 전극(E3)은 제1 금속을 포함하는 제3 하부 전극과 제2 금속을 포함하는 제3 상부 전극을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있다.
도 9 및 도 10을 참조하면, 라이트 쉴드(LS)의 적어도 일부는 제1 액티브층(ACT1)의 제3 영역(A3)과 중첩되고, 제2 액티브층(ACT2)의 제6 영역(A6)과 중첩될 수 있다.
도 9 및 도 10을 참조하면, 제1 액티브층(ACT1)의 제3 영역(A3) 및 제2 액티브층(ACT2)의 제6 영역(A6)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제3 전극(E3)과 중첩될 수 있다.
도 9를 참조하면, 서브 픽셀(SP)의 영역에는, 구동 전압 라인(DVL) 및 데이터 라인(DL)이 배치될 수 있고, 구동 전압 라인(DVL) 및 데이터 라인(DL)과 교차하는 스캐닝 게이트 라인(SCL)이 배치될 수 있다.
도 9를 참조하면, 구동 전압 라인(DVL)은 하나 이상의 컨택홀(CNT)을 통해 서로 전기적으로 연결된 제1 구동 전압 라인(DVLa)과 제2 구동 전압 라인(DVLb)으로 구성될 수 있다. 제1 구동 전압 라인(DVLa)은 제1 금속을 포함할 수 있다. 제2 구동 전압 라인(DVLb)은 제1 금속과 다른 제2 금속을 포함할 수 있다.
도 9를 참조하면, 구동 전압 라인(DVL)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 전극(E2)과 전기적으로 연결될 수 있다. 예를 들어, 제2 구동 전압 라인(DVLb)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 전극(E2)와 일체로 구성될 수도 있다.
도 9를 참조하면, 데이터 라인(DL)은 제1 금속을 포함할 수 있다. 데이터 라인(DL)은 스캐닝 트랜지스터(SCT)의 드레인 전극 또는 소스 전극과 전기적으로 연결될 수 있다.
도 9를 참조하면, 스캐닝 게이트 라인(SCL)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 내지 제3 전극(E1, E2, E3)에 포함된 금속을 동일하게 포함할 수 있다. 스캐닝 게이트 라인(SCL)은 스캐닝 트랜지스터(SCT)의 게이트 전극 및 센싱 트랜지스터(SENT)의 게이트 전극과 전기적으로 연결될 수 있다.
도 9를 참조하면, 예를 들어, 스캐닝 게이트 라인(SCL)은 스캐닝 트랜지스터(SCT)의 게이트 전극 및 센싱 트랜지스터(SENT)의 게이트 전극의 역할을 할 수 있다. 즉, 스캐닝 게이트 라인(SCL)이 스캐닝 트랜지스터(SCT)의 게이트 전극 및 센싱 트랜지스터(SENT)의 게이트 전극일 수 있다.
도 9를 참조하면, 스캐닝 게이트 라인(SCL)의 일 부분은 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)과 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)과 교차할 수 있다.
도 9를 참조하면, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)에서, 스캐닝 트랜지스터(SCT)의 게이트 전극에 해당하는 스캐닝 게이트 라인(SCL)과 교차하는 영역은 비 도체화 영역인 채널 영역에 해당하는 부분이고, 채널 영역의 일 측에 위치하는 영역은 도체화 영역으로 소스 전극(또는 소스 전극) 또는 이와 연결된 부분이고, 채널 영역의 타 측에 위치하는 영역은 도체화 영역으로 드레인 전극(또는 소스 전극) 또는 이와 연결된 부분일 수 있다.
도 9를 참조하면, 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)에서, 센싱 트랜지스터(SENT)의 게이트 전극에 해당하는 스캐닝 게이트 라인(SCL)과 교차하는 영역은 비 도체화 영역인 채널 영역에 해당하는 부분이고, 채널 영역의 일 측에 위치하는 영역은 도체화 영역으로 소스 전극(또는 소스 전극) 또는 이와 연결된 부분이고, 채널 영역의 타 측에 위치하는 영역은 도체화 영역으로 드레인 전극(또는 소스 전극) 또는 이와 연결된 부분일 수 있다.
도 9를 참조하면, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 액티브층(ACT1)과 동일한 층에 배치될 수 있다.
도 9를 참조하면, 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 액티브층(ACT1)과 동일한 층에 배치될 수 있다.
도 9를 참조하면, 서브 픽셀(SP)의 영역은 제1 내지 제5 연결 포인트들(CP1, CP2, CP3, CP4, CP5)을 포함할 수 있다. 제1 내지 제5 연결 포인트들(CP1, CP2, CP3, CP4, CP5) 각각에서는, 둘 이상의 패턴들이 서로 연결될 수 있다.
도 9 및 도 10을 참조하면, 제1 연결 포인트(CP1)는 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 전극(E2), 제1 액티브층(ACT1)의 제2 영역(A2), 및 제2 액티브층(ACT2)의 제5 영역(A5)이 서로 연결되는 포인트이다. 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 전극(E2)은 제2 구동 전압 라인(DVLb)과 전기적으로 연결되거나 제2 구동 전압 라인(DVLb)과 일체로 구성될 수 있다.
도 9 및 도 10을 참조하면, 제2 연결 포인트(CP2)는 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1)과 제1 액티브층(ACT1)의 제1 영역(A1)이 서로 연결되는 포인트이다.
도 9 및 도 10을 참조하면, 제3 연결 포인트(CP3)는 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1)과 라이트 쉴드(LS)가 서로 연결되는 포인트이다. 여기서, 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1) 또는 라이트 쉴드(LS)는 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)의 도체화 영역과 전기적으로 연결될 수 있다.
도 9 및 도 10을 참조하면, 제4 연결 포인트(CP4)는 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1)과 제2 액티브층(ACT2)의 제4 영역(A4)이 서로 연결되는 포인트이다.
도 9를 참조하면, 제5 연결 포인트(CP5)는 듀얼 채널 구동 트랜지스터(DC-DRT)의 제3 전극(E3)과 스토리지 캐패시터(Cst)의 제1 캐패시터 전극(PLT1)이 서로 연결되는 포인트일 수 있다. 스토리지 캐패시터(Cst)의 제1 캐패시터 전극(PLT1)은 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)의 도체화 영역일 수도 있다.
도 10을 참조하여 표시 패널(110)의 적층 구조(단면 구조)를 더욱 상세하게 설명한다.
도 10을 참조하면, 버퍼층(BUF)은 기판(SUB) 상에 배치될 수 있다.
버퍼층(BUF, buffer layer)은 기판(SUB) 상에 배치될 수 있으며, 질화규소(SiNx), 이산화규소(SiO2) 등의 다양한 절연막 재료를 포함할 수 있다.
버퍼층(BUF)은 단일 층 또는 다중 층일 수 있다. 예를 들어, 버퍼층(BUF)이 다중 층인 경우, 버퍼층(BUF)은 제1 버퍼층 및 제2 버퍼층을 포함할 수 있다. 그리고, 제1 버퍼층(BUF1)은 질화규소(SiNx)를 포함할 수 있고, 제2 버퍼층(BUF2)은 이산화규소(SiO2)를 포함할 수 있다. 또는, 제1 버퍼층(BUF1)은 이산화규소(SiO2)를 포함할 수 있고, 제2 버퍼층(BUF2)은 질화규소(SiNx)를 포함할 수 있다.
도 10을 참조하면, 제1 액티브층(ACT1)은 버퍼층(BUF) 상에 배치될 수 있고, 제1 영역(A1), 제2 영역(A2), 및 제1 영역(A1)과 제2 영역(A2) 사이의 제3 영역(A3)을 포함할 수 있다.
도 10을 참조하면, 게이트 절연막(GI)은 제1 액티브층(ACT1)의 제3 영역(A3) 상에 배치될 수 있다. 게이트 절연막(GI)은 제1 액티브층(ACT1)의 제1 영역(A1)의 일부분 상에도 배치되고, 제1 액티브층(ACT1)의 제2 영역(A2)의 일부분 상에도 배치될 수 있다. 예를 들어, 게이트 절연막(GI)은 질화규소(SiNx), 이산화규소(SiO2) 등의 다양한 절연막 재료를 포함할 수 있다.
도 10을 참조하면, 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1)은 제1 액티브층(ACT1)의 제1 영역(A1)과 전기적으로 연결될 수 있다. 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 전극(E2)은 제1 액티브층(ACT1)의 제2 영역(A2)과 전기적으로 연결될 수 있다. 듀얼 채널 구동 트랜지스터(DC-DRT)의 제3 전극(E3)은 게이트 절연막(GI)을 사이에 두고 제1 액티브층(ACT1)의 제3 영역(A3)과 중첩될 수 있다.
도 10을 참조하면, 보호막(PAS)이 듀얼 채널 구동 트랜지스터(DC-DRT)의 제3 전극(E3) 상에 배치될 수 있다.
예를 들어, 보호막(PAS)은 질화규소(SiNx), 이산화규소(SiO2) 등의 다양한 절연막 재료를 포함할 수 있다.
도 10을 참조하면, 제2 액티브층(ACT2)은 보호막(PAS) 상에 배치될 수 있고, 제4 영역(A4), 제5 영역(A5), 및 제4 영역(A4)과 제5 영역(A5) 사이의 제6 영역(A6)을 포함할 수 있다.
제2 액티브층(ACT2)에서, 제4 영역(A4) 및 제5 영역(A5)은 도체화 영역들이고, 제6 영역(A6)은 비 도체화 영역일 수 있다.
도 10을 참조하면, 제2 액티브층(ACT2)의 제4 영역(A4)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1)과 연결될 수 있다. 제2 액티브층(ACT2)의 제5 영역(A5)은 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 전극(E2)과 연결될 수 있다. 제2 액티브층(ACT2)의 제6 영역(A6)은 보호막(PAS)을 사이에 두고 듀얼 채널 구동 트랜지스터(DC-DRT)의 제3 전극(E3)과 중첩될 수 있다. 제2 액티브층(ACT2)의 제6 영역(A6)은 채널 영역일 수 있다.
도 10을 참조하면, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)는 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)을 더 포함할 수 있다.
도 10을 참조하면, 제1 보조 전극(AUX1)은 제1 액티브층(ACT1)의 제1 영역(A1)과 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1) 사이에 위치할 수 있다. 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1)은 제1 보조 전극(AUX1)을 통해 제1 액티브층(ACT1)의 제1 영역(A1)과 전기적으로 연결될 수 있다.
도 10을 참조하면, 제2 보조 전극(AUX2)은 제1 액티브층(ACT1)의 제2 영역(A2)과 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 전극(E2) 사이에 위치할 수 있다. 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 전극(E2)은 제2 보조 전극(AUX2)을 통해 제1 액티브층(ACT1)의 제2 영역(A2)과 전기적으로 연결될 수 있다.
도 10을 참조하면, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각은, 도 10을 참조하면, 제3 전극(E3)에 포함된 금속을 포함하거나, 투명 전도성 산화물을 포함할 수 있다.
예를 들어, 위에서 언급한 투명 전도성 산화물(TCO, transparent conducting oxide)은 IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium-Gallium-Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), ATO (Antimony Tin Oxide), FTO (Flourine-doped Transparent Oxides) 등 중 하나 이상을 포함할 수 있다.
도 10을 참조하면, 듀얼 채널 구동 트랜지스터(DC-DRT)에 포함된 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)은 모두 동일한 층에 배치될 수 있다.
도 10을 참조하면, 듀얼 채널 구동 트랜지스터(DC-DRT)에 포함된 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)은 모두 동일한 금속을 포함할 수 있다.
도 10을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 보호막(PAS) 상에 배치되는 오버코트층(OC)을 더 포함할 수 있다.
도 10을 참조하면, 제2 액티브층(ACT2)은 오버코트층(OC) 상에 위치할 수 있다.
도 10을 참조하면, 제2 액티브층(ACT2)의 제4 영역(A4)은 오버코트층(OC) 및 보호막(PAS)을 관통하는 제1 컨택홀을 통해 듀얼 채널 구동 트랜지스터(DC-DRT)의 제1 전극(E1)과 연결될 수 있다. 여기서, 제1 컨택홀은 제4 연결 포인트(CP4)에서 오버코트층(OC) 및 보호막(PAS)의 관통홀일 수 있다.
도 10을 참조하면, 제2 액티브층(ACT2)의 제5 영역(A5)은 오버코트층(OC) 및 보호막(PAS)을 관통하는 제2 컨택홀을 통해 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 전극(E2)과 연결될 수 있다. 여기서, 제2 컨택홀은 제1 연결 포인트(CP1)에서 오버코트층(OC) 및 보호막(PAS)의 관통홀일 수 있다.
도 10을 참조하면, 오버코트층(OC)은 제1 액티브층(ACT1)의 제3 영역(A3)과 대응되는 개구부(OOA)를 포함할 수 있다. 제2 액티브층(ACT2)의 제6 영역(A6)은 오버코트층(OC)의 개구부(OOA)를 통해 노출된 보호막(PAS)의 일 부분과 직접 접촉할 수 있다.
이에 따라, 제2 액티브층(ACT2)의 제6 영역(A6)과 듀얼 채널 구동 트랜지스터(DC-DRT)의 제3 전극(E3) 사이에 보호막(PAS)이 위치할 수 있다. 보호막(PAS)은 게이트 절연막(GI)의 역할을 할 수 있다.
도 9 및 도 10을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 제2 액티브층(ACT2)에 포함된 제4 영역(A4) 및 제5 영역(A5)과 중첩되지 않고 제2 액티브층(ACT2)에 포함된 제6 영역(A6) 상에 위치하는 도체화 차단막(CB)을 더 포함할 수 있다.
표시 패널(110)을 제조할 때, 제2 액티브층(ACT2)에 포함된 제4 영역(A4) 및 제5 영역(A5)을 도체화 시키기 위한 도체화 공정(conductorization process)이 진행될 수 있다. 이러한 도체화 공정이 진행될 때, 제2 액티브층(ACT2)에 포함된 제6 영역(A6)가 도체화되는 것을 차단해주기 위하여, 제2 액티브층(ACT2) 에 포함된 제6 영역(A6) 상에 도체화 차단막(CB)이 배치되는 것이다.
도 10을 참조하면, 제3 캐패시터 전극(PLT3)은 라이트 쉴드(LS)에 포함된 금속을 포함할 수 있다. 제1 캐패시터 전극(PLT1)은 제1 액티브층(ACT1)에 포함된 반도체 물질을 포함할 수 있다. 제2 캐패시터 전극(PLT2)은 제3 전극(E3)에 포함된 금속을 포함할 수 있다.
도 10을 참조하면, 제1 캐패시터 전극(PLT1)은 제1 하부 캐패시터 전극(PLT1a) 및 제1 상부 캐패시터 전극(PLT1b)을 포함할 수 있다. 제1 하부 캐패시터 전극(PLT1a)은 제1 액티브층(ACT1)에 포함된 반도체 물질을 포함할 수 있다. 제1 상부 캐패시터 전극(PLT1b)은 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)에 포함된 금속을 포함할 수 있다.
도 10을 참조하면, 제3 캐패시터 전극(PLT3)은 라이트 쉴드(LS)이거나 라이트 쉴드(LS)와 전기적으로 연결될 수 있다. 제1 캐패시터 전극(PLT1)은 제3 전극(E3)과 전기적으로 연결될 수 있다. 제2 캐패시터 전극(PLT2)은 제1 전극(E1)이거나 제1 전극(E1)과 전기적으로 연결될 수 있다.
도 9 및 도 10을 참조하면, 스캐닝 게이트 라인(SCL)은 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)과 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)과 교차할 수 있다.
도 9 및 도 10을 참조하면, 스캐닝 게이트 라인(SCL)은 제1 전극(E1), 제2 전극(E2), 및 제3 전극(E3)에 포함된 금속을 동일하게 포함할 수 있다. 스캐닝 게이트 라인(SCL)의 아래에는 게이트 절연막(GI)이 배치될 수 있다.
스캐닝 게이트 라인(SCL)은 단일층 또는 다중층일 수 있다.
예를 들어, 스캐닝 게이트 라인(SCL)이 단일층인 경우, 스캐닝 게이트 라인(SCL)은 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
예를 들어, 스캐닝 게이트 라인(SCL)이 다중층인 경우, 스캐닝 게이트 라인(SCL)은 하부 배선 및 상부 배선을 포함할 수 있다. 예를 들어, 하부 배선은 제1 금속을 포함하고, 상부 배선은 제2 금속을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있다.
도 9 및 도 10을 참조하면, 스캐닝 게이트 라인(SCL)의 일 부분은 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)과 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)과 교차할 수 있다.
스캐닝 트랜지스터(SCT)의 게이트 전극에 해당하는 스캐닝 게이트 라인(SCL)의 일 부분과 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT) 사이에는 게이트 절연막(GI)이 배치될 수 있다.
센싱 트랜지스터(SENT)의 게이트 전극에 해당하는 스캐닝 게이트 라인(SCL)의 일 부분과 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT) 사이에는 게이트 절연막(GI)이 배치될 수 있다.
도 10을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은, 제2 액티브층(ACT2)의 적어도 일부 상에 배치되는 뱅크(BK), 뱅크(BK)의 오픈 영역(BOA)에서, 제2 액티브층(ACT2)에 포함된 제4 영역(A4)의 적어도 일부 상에 위치하는 발광층(EL), 및 발광층(EL) 상의 공통 전극(CE)을 더 포함할 수 있다.
도 10을 참조하면, 제2 액티브층(ACT2)에 포함된 제4 영역(A4), 발광층(EL), 및 공통 전극(CE)이 발광 소자(ED)를 구성할 수 있다. 이에 따르면, 제2 액티브층(ACT2)의 제4 영역(A4)은 발광 소자(ED)의 픽셀 전극(PE)의 역할을 수행할 수 있다.
한편, 본 개시의 실시 예들에 따른 듀얼 채널 구동 트랜지스터(DC-DRT)의 구조에 따르면, 기존 픽셀 전극(PE)이 형성되는 층을 그대로 활용하여 제2 액티브층(ACT2)을 형성하면 되기 때문에, 기존 제조 공정 절차의 개수를 늘리지 않고도, 듀얼 채널 구동 트랜지스터(DC-DRT)를 구성할 수 있는 공정 상의 이점이 있다.
도 10에서는, 발광층(EL)이 뱅크(BK)의 오픈 영역(BOA)에만 위치하고 있으나, 경우에 따라서, 뱅크(BK)의 상부까지 연장되어 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 상부 발광(Top emission) 구조 또는 하부 발광(Bottom emission) 구조일 수 있으며, 경우에 따라서는, 양면 발광 구조일 수 있다.
이하에서는, 도 8의 듀얼 채널 구동 트랜지스터(DC-DRT)의 구조가 적용된 표시 패널(110)의 평면 구조와 수직 구조(단면 구조)를 도 11 및 도 12를 참조하여 상세하게 설명한다.
도 11은 도 8의 듀얼 채널 구동 트랜지스터(DC-DRT)를 포함하는 서브 픽셀(SP)이 형성된 영역의 일 부분에서 표시 패널(110)의 평면도이고, 도 12는 도 11의 A-A' 선에 따른 단면도이다. 단, 도 11에 도시된 서브 픽셀(SP)은 도 6의 서브 픽셀(SP)이다.
도 11의 평면 구조는 도 9의 평면 구조와 기본적으로 동일하고, 도 12의 수직 구조(단면 구조)는 도 10의 수직 구조(단면 구조)와 기본적으로 동일하다.
도 11 및 도 12의 표시 패널(110)의 평면 구조 및 수직 구조(단면 구조)는 도 9 및 도 10의 표시 패널(110)의 평면 구조 및 수직 구조(단면 구조)와 다음과 같은 차이점이 있다.
첫 번째 차이점은 제2 액티브층(ACT2)의 도체화 특성에 있다.
도 9 및 도 10에서 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 액티브층(ACT2)의 제4 내지 제6 영역(A4~A6) 중 제4 영역(A4) 및 제5 영역(A5)은 도체화 영역이고 제6 영역(A6)만 비 도체화 영역이다. 하지만, 도 11 및 도 12에서 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 액티브층(ACT2)의 제4 내지 제6 영역(A4~A6)은 모두 비 도체화 영역들이다.
두 번째 차이점은 제2 액티브층(ACT2)과 관련된 패턴의 종류에 있다.
도 9 및 도 10에서 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 액티브층(ACT2)의 제6 영역(A6) 상에 도체화 차단막(CB)이 배치된다. 하지만, 도 11 및 도 12에서 듀얼 채널 구동 트랜지스터(DC-DRT)의 제2 액티브층(ACT2)에서, 제6 영역(A6) 상에 도체화 차단막(CB)이 배치되지 않고, 대신에, 제4 영역(A4) 및 제5 영역(A5) 상에 상부 전극(UE)이 배치된다.
아래에서는, 도 11 및 도 12를 참조하여, 듀얼 채널 구동 트랜지스터(DC-DRT)에 대하여 간략하게 설명하고, 도 9 및 도 10과 차이점이 있는 특징들을 중심으로 상세히 설명한다.
도 11 및 도 12를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 기판(SUB), 기판(SUB) 상의 버퍼층(BUF), 버퍼층(BUF) 상에 배치되고 제1 내지 제3 영역(A1~A3)을 포함하는 제1 액티브층(ACT1), 제1 액티브층(ACT1)의 제3 영역(A3) 상에 배치되는 게이트 절연막(GI), 제1 액티브층(ACT1)의 제1 영역(A1)과 전기적으로 연결된 제1 전극(E1), 제1 액티브층(ACT1)의 제2 영역(A2)과 전기적으로 연결된 제2 전극(E2), 게이트 절연막(GI)을 사이에 두고 제3 영역(A3)과 중첩되는 제3 전극(E3), 제3 전극(E3) 상에 배치되는 보호막(PAS), 및 보호막(PAS) 상에 배치되고 제4 내지 제6 영역(A4~A6)을 포함하는 제2 액티브층(ACT2)을 포함할 수 있다.
도 11 및 도 12를 참조하면, 제2 액티브층(ACT2)의 제6 영역(A6)은 보호막(PAS)을 사이에 두고 제3 전극(E3)과 중첩되고, 제2 액티브층(ACT2)의 제4 영역(A4)은 제1 전극(E1)과 연결되고, 제2 액티브층(ACT2)의 제5 영역(A5)은 제2 전극(E2)과 연결될 수 있다.
도 11 및 도 12를 참조하면, 제2 액티브층(ACT2)에서, 제4 영역(A4), 제5 영역(A5), 및 제6 영역(A6) 모두는 비 도체화 영역들일 수 있다.
도 11 및 도 12를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 제2 액티브층(ACT2) 상에 위치하고, 서로 분리된 제1 상부 전극(UE1) 및 제2 상부 전극(UE2)을 포함하는 상부 전극(UE)을 더 포함할 수 있다.
예를 들어, 상부 전극(UE)은 투명 전극일 수 있다. 이와 다르게, 상부 전극(UE)은 불투명 전극일 수도 있다.
도 11 및 도 12를 참조하면, 제1 상부 전극(UE1)과 제2 상부 전극(UE2) 사이의 이격 영역은 제2 액티브층(ACT2)의 제6 영역(A6)과 대응될 수 있다.
도 11 및 도 12를 참조하면, 제1 상부 전극(UE1)은 제2 액티브층(ACT2)에 포함된 제4 영역(A4) 상에 위치할 수 있다. 제2 상부 전극(UE2)은 제2 액티브층(ACT2)에 포함된 제5 영역(A5) 상에 위치할 수 있다.
도 11 및 도 12를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 상부 전극(UE)의 적어도 일부 상에 배치되는 뱅크(BK), 뱅크(BK)의 오픈 영역에서, 제1 상부 전극(UE1)의 적어도 일부 상에 위치하는 발광층(EL), 및 발광층(EL) 상의 공통 전극(CE)을 더 포함할 수 있다.
도 12를 참조하면, 제2 액티브층(ACT2)에 포함된 제4 영역(A4)과 그 위의 제1 상부 전극(UE1), 발광층(EL), 및 공통 전극(CE)이 발광 소자(ED)를 구성할 수 있다. 이에 따르면, 제2 액티브층(ACT2)의 제4 영역(A4)과 그 위의 제1 상부 전극(UE1)은 발광 소자(ED)의 픽셀 전극(PE)의 역할을 수행할 수 있다.
도 10에서는, 발광층(EL)이 뱅크(BK)의 오픈 영역(BOA)에만 위치하고 있으나, 경우에 따라서, 뱅크(BK)의 상부까지 연장되어 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 상부 발광(Top emission) 구조 또는 하부 발광(Bottom emission) 구조일 수 있으며, 경우에 따라서는, 양면 발광 구조일 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시 예들에 따른 표시 장치는, 기판, 기판 상의 버퍼층, 버퍼층 상에 배치되고, 제1 영역, 제2 영역, 및 제1 영역과 제2 영역 사이의 제3 영역을 포함하는 제1 액티브층, 제1 액티브층의 제3 영역 상에 배치되는 게이트 절연막, 제1 액티브층의 제1 영역과 전기적으로 연결된 제1 전극, 제1 액티브층의 제2 영역과 전기적으로 연결된 제2 전극, 게이트 절연막을 사이에 두고 제3 영역과 중첩되는 제3 전극을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 제3 전극 상에 배치되고, 제1 전극의 적어도 일부와 제2 전극의 적어도 일부 상 배치되는 보호막을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 보호막 상에 배치되고, 제4 영역, 제5 영역, 및 제4 영역과 제5 영역 사이의 제6 영역을 포함하는 제2 액티브층을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제2 액티브층의 제6 영역은 보호막을 사이에 두고 제3 전극과 중첩될 수 있고, 제2 액티브층의 제4 영역은 보호막의 제1 컨택홀을 통해 제1 전극과 연결될 수 있고, 제2 액티브층의 제5 영역은 보호막의 제2 컨택홀을 통해 제2 전극과 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 보호막 상에 배치되는 오버코트층을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제2 액티브층은 오버코트층 상에 위치할 수 있고, 제2 액티브층의 제4 영역은 오버코트층 및 보호막을 관통하는 제1 컨택홀을 통해 제1 전극과 연결될 수 있고, 제2 액티브층의 제5 영역은 오버코트층 및 보호막을 관통하는 제2 컨택홀을 통해 제2 전극과 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 오버코트층은 제3 영역과 대응되는 개구부를 포함할 수 있고, 제2 액티브층의 제6 영역은 오버코트층의 개구부를 통해 노출된 보호막의 일 부분과 직접 접촉할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제2 액티브층에서, 제4 영역 및 제5 영역은 도체화 영역들이고, 제6 영역은 비 도체화 영역일 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제4 영역 및 제5 영역과 중첩되지 않고 제6 영역 상에 위치하는 도체화 차단막을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 제2 액티브층의 적어도 일부 상에 배치되는 뱅크, 뱅크의 오픈 영역에서, 제2 액티브층에 포함된 제4 영역의 적어도 일부 상에 위치하는 발광층, 및 발광층 상의 공통 전극을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제2 액티브층 상에 위치하고, 서로 분리된 제1 상부 전극 및 제2 상부 전극을 포함하는 상부 전극을 더 포함할 수 있다.
제1 상부 전극과 제2 상부 전극 사이의 이격 영역은 제2 액티브층의 제6 영역과 대응될 수 있고, 제1 상부 전극은 제2 액티브층에 포함된 제4 영역 상에 위치할 수 있고, 제2 상부 전극은 제2 액티브층에 포함된 제5 영역 상에 위치할 수 있다.
제2 액티브층에서, 제4 영역, 제5 영역, 및 제6 영역 모두는 비 도체화 영역들일 수 있다.
상부 전극은 투명 전극일 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 상부 전극의 적어도 일부 상에 배치되는 뱅크, 뱅크의 오픈 영역에서, 제1 상부 전극의 적어도 일부 상에 위치하는 발광층, 및 발광층 상의 공통 전극을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 발광 소자, 듀얼 채널 구동 트랜지스터 및 스토리지 캐패시터를 포함하는 서브 픽셀을 더 포함할 수 있다.
듀얼 채널 구동 트랜지스터는 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 포함할 수 있다. 제1 구동 트랜지스터는 제1 전극, 제2 전극, 제3 전극, 및 제1 액티브층을 포함할 수 있고 제2 구동 트랜지스터는 제1 전극, 제2 전극, 제3 전극, 및 제2 액티브층을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 기판과 버퍼층 사이에 위치하고, 제1 구동 트랜지스터의 하부에 배치되는 라이트 쉴드를 더 포함할 수 있다. 라이트 쉴드는 제1 전극과 전기적으로 연결될 수 있다.
스토리지 캐패시터는 제1 캐패시터 전극, 제1 캐패시터 전극 상의 제2 캐패시터 전극, 및 제1 캐패시터 전극 아래의 제3 캐패시터 전극을 포함할 수 있다.
제1 캐패시터 전극과 제2 캐패시터 전극 사이에 게이트 절연막이 배치되고, 제1 캐패시터 전극과 제3 캐패시터 전극 사이에 버퍼층이 배치될 수 있다.
제3 캐패시터 전극은 라이트 쉴드에 포함된 금속을 포함할 수 있고, 제1 캐패시터 전극은 제1 액티브층에 포함된 반도체 물질을 포함할 수 있고, 제2 캐패시터 전극은 제3 전극에 포함된 금속을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제1 영역과 제1 전극 사이에 위치하는 제1 보조 전극, 및 제2 영역과 제2 전극 사이에 위치하는 제2 보조 전극을 더 포함할 수 있다.
제1 캐패시터 전극은 제1 하부 캐패시터 전극 및 제1 상부 캐패시터 전극을 포함할 수 있다. 제1 하부 캐패시터 전극은 제1 액티브층에 포함된 반도체 물질을 포함하고, 제1 상부 캐패시터 전극은 제1 보조 전극 및 제2 보조 전극에 포함된 금속을 포함할 수 있다.
제3 캐패시터 전극은 라이트 쉴드이거나 라이트 쉴드와 전기적으로 연결되고, 제1 캐패시터 전극은 제3 전극과 전기적으로 연결되고, 제2 캐패시터 전극은 제1 전극이거나 제1 전극과 전기적으로 연결될 수 있다.
스캐닝 트랜지스터의 액티브층은 제1 액티브층과 동일한 층에 배치될 수 있다.
스캐닝 게이트 라인은 스캐닝 트랜지스터의 액티브층과 교차할 수 있다.
스캐닝 게이트 라인은 제1 전극, 제2 전극, 및 제3 전극에 포함된 금속을 동일하게 포함하고, 스캐닝 게이트 라인의 아래에는 게이트 절연막이 배치될 수 있다.
제1 전극, 제2 전극, 및 제3 전극은 모두 동일한 층에 배치되거나 동일한 금속을 포함할 수 있다.
본 개시의 실시 예들에 따른 트랜지스터는 제1 영역, 제2 영역, 및 제3 영역을 포함하는 제1 액티브층, 제1 액티브층의 제3 영역 상에 배치되는 게이트 절연막, 제1 액티브층의 제1 영역과 전기적으로 연결된 제1 전극, 제1 액티브층의 제2 영역과 전기적으로 연결된 제2 전극, 게이트 절연막을 사이에 두고 제3 영역과 중첩되는 제3 전극, 제3 전극 상에 배치되고, 제1 전극의 적어도 일부와 제2 전극의 적어도 일부 상 배치되는 보호막, 및 보호막 상에 배치되고, 제4 영역, 제5 영역, 및 제6 영역을 포함하는 제2 액티브층을 포함할 수 있다.
제2 액티브층에서, 제6 영역은 보호막을 사이에 두고 제3 전극과 중첩되고, 제4 영역은 보호막의 제1 컨택홀을 통해 제1 전극과 연결되고, 제5 영역은 보호막의 제2 컨택홀을 통해 제2 전극과 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 기판, 기판 상의 버퍼층, 버퍼층 상에 배치되고, 제1 영역, 제2 영역, 및 제3 영역을 포함하는 제1 액티브층, 제1 액티브층의 제3 영역 상에 배치되는 게이트 절연막, 제1 액티브층의 제1 영역과 전기적으로 연결된 제1 전극, 제1 액티브층의 제2 영역과 전기적으로 연결된 제2 전극, 게이트 절연막을 사이에 두고 제3 영역과 중첩되는 제3 전극, 제3 전극 상에 배치되는 보호막, 제1 전극과 연결된 제4 영역, 제2 전극과 연결된 제5 영역, 및 보호막 상에 위치하는 제6 영역을 포함하는 제2 액티브층, 제2 액티브층의 제4 영역 상에 배치되는 발광층, 및 발광층 상의 공통 전극을 포함할 수 있다.
이상에서 설명한 본 개시의 실시 예들에 의하면, 트랜지스터의 이중 채널 구조를 통해 우수한 전류 구동 능력을 갖는 트랜지스터를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 트랜지스터의 우수한 전류 구동 능력을 통해 표시 장치는 우수한 고휘도 영상 표현력을 제공할 수 있다.
본 개시의 실시 예들에 의하면, 작은 수평 면적에서도 이중 채널을 가질 수 있는 독특한 트랜지스터 구조를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 제조 공정 절차의 복잡도를 높이지 않도록 설계되며 우수한 전류 구동 능력을 갖는 듀얼 채널 구동 트랜지스터와 이를 포함하는 표시 장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상의 버퍼층;
    상기 버퍼층 상에 배치되고, 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 제1 액티브층;
    상기 제1 액티브층의 상기 제3 영역 상에 배치되는 게이트 절연막;
    상기 제1 액티브층의 상기 제1 영역과 전기적으로 연결된 제1 전극,
    상기 제1 액티브층의 상기 제2 영역과 전기적으로 연결된 제2 전극;
    상기 게이트 절연막을 사이에 두고 상기 제3 영역과 중첩되는 제3 전극;
    상기 제3 전극 상에 배치되고, 상기 제1 전극의 적어도 일부와 상기 제2 전극의 적어도 일부 상 배치되는 보호막; 및
    상기 보호막 상에 배치되고, 제4 영역, 제5 영역, 및 상기 제4 영역과 상기 제5 영역 사이의 제6 영역을 포함하는 제2 액티브층을 포함하고,
    상기 제6 영역은 상기 보호막을 사이에 두고 상기 제3 전극과 중첩되고, 상기 제4 영역은 상기 보호막의 제1 컨택홀을 통해 상기 제1 전극과 연결되고, 상기 제5 영역은 상기 보호막의 제2 컨택홀을 통해 상기 제2 전극과 연결되는 표시 장치.
  2. 제1항에 있어서,
    상기 보호막 상에 배치되는 오버코트층을 더 포함하고,
    상기 제2 액티브층은 상기 오버코트층 상에 위치하고,
    상기 제4 영역은 상기 오버코트층 및 상기 보호막을 관통하는 상기 제1 컨택홀을 통해 상기 제1 전극과 연결되고,
    상기 제5 영역은 상기 오버코트층 및 상기 보호막을 관통하는 상기 제2 컨택홀을 통해 상기 제2 전극과 연결되고,
    상기 오버코트층은 상기 제3 영역과 대응되는 개구부를 포함하고,
    상기 제6 영역은 상기 오버코트층의 개구부를 통해 노출된 상기 보호막의 일 부분과 직접 접촉하는 표시 장치.
  3. 제1항에 있어서,
    상기 제2 액티브층에서, 상기 제4 영역 및 상기 제5 영역은 도체화 영역들이고, 상기 제6 영역은 비 도체화 영역인 표시 장치.
  4. 제1항에 있어서,
    상기 제4 영역 및 상기 제5 영역과 중첩되지 않고 상기 제6 영역 상에 위치하는 도체화 차단막을 더 포함하는 표시 장치.
  5. 제1항에 있어서,
    상기 제2 액티브층의 적어도 일부 상에 배치되는 뱅크;
    상기 뱅크의 오픈 영역에서, 상기 제4 영역의 적어도 일부 상에 위치하는 발광층; 및
    상기 발광층 상의 공통 전극을 더 포함하는 표시 장치.
  6. 제1항에 있어서,
    상기 제2 액티브층 상에 위치하고, 서로 분리된 제1 상부 전극 및 제2 상부 전극을 포함하는 상부 전극을 더 포함하고,
    상기 제1 상부 전극과 상기 제2 상부 전극 사이의 이격 영역은 상기 제2 액티브층의 상기 제6 영역과 대응되고, 상기 제1 상부 전극은 상기 제2 액티브층에 포함된 상기 제4 영역 상에 위치하고, 상기 제2 상부 전극은 상기 제2 액티브층에 포함된 상기 제5 영역 상에 위치하는 표시 장치.
  7. 제6항에 있어서,
    상기 제2 액티브층에서, 상기 제4 영역, 상기 제5 영역, 및 상기 제6 영역 모두는 비 도체화 영역들인 표시 장치.
  8. 제6항에 있어서,
    상기 상부 전극은 투명 전극인 표시 장치.
  9. 제6항에 있어서,
    상기 상부 전극의 적어도 일부 상에 배치되는 뱅크;
    상기 뱅크의 오픈 영역에서, 상기 제1 상부 전극의 적어도 일부 상에 위치하는 발광층; 및
    상기 발광층 상의 공통 전극을 더 포함하는 표시 장치.
  10. 제1항에 있어서,
    상기 제1 영역과 상기 제1 전극 사이에 위치하는 제1 보조 전극; 및
    상기 제2 영역과 상기 제2 전극 사이에 위치하는 제2 보조 전극을 더 포함하고,
    상기 제1 보조 전극 및 상기 제2 보조 전극 각각은, 상기 제3 전극에 포함된 금속을 포함하거나, 투명 전도성 산화물을 포함하는 표시 장치.
  11. 제1항에 있어서,
    발광 소자, 듀얼 채널 구동 트랜지스터 및 스토리지 캐패시터를 포함하는 서브 픽셀을 더 포함하고,
    상기 듀얼 채널 구동 트랜지스터는 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 포함하고,
    상기 제1 구동 트랜지스터는 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제1 액티브층을 포함하고,
    상기 제2 구동 트랜지스터는 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제2 액티브층을 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 기판과 상기 버퍼층 사이에 위치하고, 상기 제1 구동 트랜지스터의 하부에 배치되는 라이트 쉴드를 더 포함하고, 상기 라이트 쉴드는 상기 제1 전극과 전기적으로 연결되는 표시 장치.
  13. 제12항에 있어서,
    상기 스토리지 캐패시터는 제1 캐패시터 전극, 상기 제1 캐패시터 전극 상의 제2 캐패시터 전극, 및 상기 제1 캐패시터 전극 아래의 제3 캐패시터 전극을 포함하고,
    상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이에 상기 게이트 절연막이 배치되고, 상기 제1 캐패시터 전극과 상기 제3 캐패시터 전극 사이에 상기 버퍼층이 배치되는 표시 장치.
  14. 제13항에 있어서,
    상기 제3 캐패시터 전극은 상기 라이트 쉴드에 포함된 금속을 포함하고, 상기 제1 캐패시터 전극은 상기 제1 액티브층에 포함된 반도체 물질을 포함하고, 상기 제2 캐패시터 전극은 상기 제3 전극에 포함된 금속을 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 제1 영역과 상기 제1 전극 사이에 위치하는 제1 보조 전극; 및
    상기 제2 영역과 상기 제2 전극 사이에 위치하는 제2 보조 전극을 더 포함하고,
    상기 제1 캐패시터 전극은 제1 하부 캐패시터 전극 및 제1 상부 캐패시터 전극을 포함하고,
    상기 제1 하부 캐패시터 전극은 상기 제1 액티브층에 포함된 반도체 물질을 포함하고, 상기 제1 상부 캐패시터 전극은 상기 제1 보조 전극 및 상기 제2 보조 전극에 포함된 금속을 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 제3 캐패시터 전극은 상기 라이트 쉴드이거나 상기 라이트 쉴드와 전기적으로 연결되고, 상기 제1 캐패시터 전극은 상기 제3 전극과 전기적으로 연결되고, 상기 제2 캐패시터 전극은 제1 전극이거나 상기 제1 전극과 전기적으로 연결되는 표시 장치.
  17. 제11항에 있어서,
    상기 서브 픽셀에 포함된 스캐닝 트랜지스터; 및
    상기 스캐닝 트랜지스터의 액티브층과 교차하는 스캐닝 게이트 라인을 더 포함하고,
    상기 스캐닝 게이트 라인은 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극에 포함된 금속을 동일하게 포함하고, 상기 스캐닝 게이트 라인의 아래에는 상기 게이트 절연막이 배치되는 표시 장치.
  18. 제1항에 있어서,
    상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극은 모두 동일한 층에 배치되거나 동일한 금속을 포함하는 표시 장치.
  19. 제1 영역, 제2 영역, 및 제3 영역을 포함하는 제1 액티브층;
    상기 제1 액티브층의 상기 제3 영역 상에 배치되는 게이트 절연막;
    상기 제1 액티브층의 상기 제1 영역과 전기적으로 연결된 제1 전극,
    상기 제1 액티브층의 상기 제2 영역과 전기적으로 연결된 제2 전극;
    상기 게이트 절연막을 사이에 두고 상기 제3 영역과 중첩되는 제3 전극;
    상기 제3 전극 상에 배치되고, 상기 제1 전극의 적어도 일부와 상기 제2 전극의 적어도 일부 상 배치되는 보호막; 및
    상기 보호막 상에 배치되고, 제4 영역, 제5 영역, 및 제6 영역을 포함하는 제2 액티브층을 포함하고,
    상기 제6 영역은 상기 보호막을 사이에 두고 상기 제3 전극과 중첩되고, 상기 제4 영역은 상기 보호막의 제1 컨택홀을 통해 상기 제1 전극과 연결되고, 상기 제5 영역은 상기 보호막의 제2 컨택홀을 통해 상기 제2 전극과 연결되는 트랜지스터.
  20. 기판;
    상기 기판 상의 버퍼층;
    상기 버퍼층 상에 배치되고, 제1 영역, 제2 영역, 및 제3 영역을 포함하는 제1 액티브층;
    상기 제1 액티브층의 상기 제3 영역 상에 배치되는 게이트 절연막;
    상기 제1 액티브층의 상기 제1 영역과 전기적으로 연결된 제1 전극,
    상기 제1 액티브층의 상기 제2 영역과 전기적으로 연결된 제2 전극;
    상기 게이트 절연막을 사이에 두고 상기 제3 영역과 중첩되는 제3 전극;
    상기 제3 전극 상에 배치되는 보호막;
    상기 제1 전극과 연결된 제4 영역, 상기 제2 전극과 연결된 제5 영역, 및 상기 보호막 상에 위치하는 제6 영역을 포함하는 제2 액티브층;
    상기 제2 액티브층의 상기 제4 영역 상에 배치되는 발광층; 및
    상기 발광층 상의 공통 전극을 포함하는 표시 장치.
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