KR20240003263A - 트랜지스터 및 표시 장치 - Google Patents

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KR20240003263A
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황성환
강병욱
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시 예들은 표시 장치 및 트랜지스터에 관한 것으로서, 더욱 상세하게는, 기판, 기판 상의 제1 캐패시터 전극, 제1 캐패시터 전극 상의 제1 버퍼층, 제1 버퍼층 상에 위치하고 제1 캐패시터 전극의 적어도 일부와 중첩되는 제2 캐패시터 전극, 제2 캐패시터 전극 상의 제2 버퍼층, 제2 버퍼층 상의 액티브층, 액티브층 상의 게이트 절연막, 및 게이트 절연막 상에 위치하고 액티브층의 적어도 일부와 중첩되는 소스 전극을 포함하고, 액티브층은 제1 캐패시터 전극 및 제2 캐패시터 전극 간의 중첩 영역의 적어도 일부와 중첩됨으로써, 고개구율 구조의 서브 픽셀을 제공할 수 있고, 이를 통해 고해상도의 영상을 제공할 수 있다

Description

트랜지스터 및 표시 장치{DISPLAY DEVICE AND TRANSISTOR}
본 개시의 실시 예들은 트랜지스터 및 표시 장치에 관한 것이다.
표시 장치는 각 서브 픽셀마다 구동 트랜지스터 및 스토리지 캐패시터를 포함할 수 있다. 서브 픽셀의 구조에 따라 서브 픽셀의 개구율이 달라질 수 있으며, 서브 픽셀의 개구율에 따라 표시 패널의 화상 품질 또는 해상도가 달라질 수 있다.
요즘은 표시 패널에 더 높은 해상도가 요구된다. 이와 같이, 고해상도의 표시 패널을 설계하기 위해서는 각 서브 픽셀의 개구율을 높이는 것이 절대적으로 필요하다.
그러나, 각 서브 픽셀에 포함되는 소자(예: 트랜지스터, 스토리지 캐패시터, 발광 소자)의 개수 또는 종류가 정해져 있으므로, 서브 픽셀의 개구율을 증가시키기 위한 서브 픽셀 구조를 설계하는 것이 매우 어려운 실정이다.
본 개시의 실시 예들은 고개구율 구조의 서브 픽셀을 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 서브 픽셀의 고개구율 구조를 가능하게 하는 트랜지스터 및 이를 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 고해상도의 영상을 표시할 수 있는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 기판, 기판 상의 제1 캐패시터 전극, 제1 캐패시터 전극 상의 제1 버퍼층, 제1 버퍼층 상에 위치하고 제1 캐패시터 전극의 적어도 일부와 중첩되는 제2 캐패시터 전극, 제2 캐패시터 전극 상의 제2 버퍼층, 제2 버퍼층 상의 액티브층, 액티브층 상의 게이트 절연막, 및 게이트 절연막 상에 위치하고 액티브층의 적어도 일부와 중첩되는 소스 전극을 포함할 수 있다.
액티브층은 제1 캐패시터 전극 및 제2 캐패시터 전극 간의 중첩 영역의 적어도 일부와 중첩될 수 있다.
액티브층은 제1 영역, 제2 영역, 및 제1 영역과 제2 영역 사이의 제3 영역을 포함할 수 있다.
제2 캐패시터 전극은 제3 영역 아래에 위치하고 제3 영역과 중첩될 수 있다. 제2 캐패시터 전극은 영상 데이터 신호가 인가될 수 있다. 제2 캐패시터 전극은 구동 트랜지스터의 게이트 전극일 수 있다.
소스 전극은, 제1 캐패시터 전극 및 제2 캐패시터 전극 간의 중첩 영역의 적어도 일부와 중첩될 수 있다.
소스 전극은 액티브층의 채널 영역과 중첩될 수 있다.
소스 전극은 제1 캐패시터 전극과 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 소스 전극 상의 보호막, 보호막 상의 오버코트층, 및 보호막 및 오버코트층의 제1 컨택홀을 통해 소스 전극과 전기적으로 연결되는 픽셀 전극을 더 포함할 수 있다.
제1 컨택홀은 액티브층과 중첩될 수 있다.
제1 컨택홀은 액티브층의 채널 영역과 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제1 영역 상의 제1 보조층, 및 제2 영역 상의 제2 보조층을 더 포함할 수 있다.
일 예로, 액티브층은 제1 반도체 물질을 포함하고, 제1 보조층 및 제2 보조층은 제1 반도체 물질과 다른 제2 반도체 물질을 포함하고 제1 반도체 물질의 이동도는 제2 반도체 물질의 이동도보다 높을 수 있다.
본 개시의 실시 예들에 따른 트랜지스터는, 기판 상의 보조 소스 전극, 보조 소스 전극의 상부(over)에 위치하되, 보조 소스 전극과 떨어져 있는 소스 전극, 보조 소스 전극과 소스 전극 사이에 위치하며, 제1 영역, 제2 영역, 및 제1 영역과 제2 영역 사이의 제3 영역을 포함하는 액티브층, 및 보조 소스 전극과 액티브층 사이에 위치하는 게이트 전극을 포함할 수 있다.
제1 영역은 보조 소스 전극 및 소스 전극과 전기적으로 연결될 수 있고, 제2 영역은 드레인 전극과 전기적으로 연결되거나 드레인 전극에 해당할 수 있고, 제3 영역은 게이트 전극과 중첩될 수 있고, 보조 소스 전극의 적어도 일부는 게이트 전극과 중첩될 수 있다.
보조 소스 전극의 적어도 일부는 소스 전극과 중첩될 수 있다.
보조 소스 전극과 게이트 전극 간의 전압 차이는 미리 정해진 시간 동안 유지될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 기판, 기판 상의 제1 캐패시터 전극, 제1 캐패시터 전극 상의 제1 버퍼층, 제1 버퍼층 상에 위치하고 제1 캐패시터 전극의 적어도 일부와 중첩되는 제2 캐패시터 전극, 제2 캐패시터 전극 상의 제2 버퍼층, 제2 버퍼층 상의 액티브층, 액티브층 상의 게이트 절연막, 게이트 절연막 상에 위치하고 액티브층의 적어도 일부와 중첩되는 소스 전극, 소스 전극 상의 오버코트층, 및 오버코트층의 제1 컨택홀을 통해 소스 전극과 전기적으로 연결되는 픽셀 전극을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 컨택홀은 액티브층과 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 컨택홀은 액티브층의 채널 영역과 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 액티브층은 제1 캐패시터 전극 및 제2 캐패시터 전극 간의 중첩 영역의 적어도 일부와 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 기판, 기판 상에 배치되고, 제1 전극, 제2 전극, 제3 전극, 및 액티브층을 포함하는 구동 트랜지스터, 제1 컨택홀에서 제1 전극과 전기적으로 연결되는 픽셀 전극, 및 제1 전극과 제3 전극 간의 스토리지 캐패시터를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 스토리지 캐패시터, 액티브층, 및 제1 컨택홀이 수직 방향으로 중첩될 수 있다.
본 개시의 실시 예들에 의하면, 고개구율 구조를 갖는 서브 픽셀을 제공할 수 있다.
본 개시의 실시 예들에 의하면, 구동 트랜지스터의 바텀 게이트(Bottom gate) 구조를 통해 서브 픽셀의 개구율을 높여줄 수 있다.
본 개시의 실시 예들에 의하면, 스토리지 캐패시터가 구동 트랜지스터의 하부에 형성되는 구조를 통해, 서브 픽셀의 개구율을 높여줄 수 있다.
본 개시의 실시 예들에 의하면, 구동 트랜지스터의 소스 전극과 픽셀 전극이 구동 트랜지스터의 상부에서 연결되는 구조를 통해, 서브 픽셀의 개구율을 높여줄 수 있다.
본 개시의 실시 예들에 의하면, 서브 픽셀의 개구율을 높여줄 수 있는 독특한 구조의 트랜지스터를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 서브 픽셀의 고개구율 구조를 통해 고해상도의 영상을 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 다른 등가 회로이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치에서, 라이트 쉴드가 추가된 경우, 서브 픽셀의 등가 회로이다.
도 5는 본 개시의 실시 예들에 따른 표시 장치에서, 서브 픽셀의 평면도를 나타낸다.
도 6은 본 개시의 실시 예들에 따른 표시 장치에서, 서브 픽셀의 고개구율 구조를 간략하게 나타내는 다이어그램이다.
도 7은 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀이 배치된 영역에서 표시 패널의 평면도이다.
도 8은 도 7의 A-A' 선에 따른 단면도이다.
도 9는 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀에서, 스캐닝 트랜지스터의 단면 구조를 나타낸다.
도 10은 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀에서, 센싱 트랜지스터의 단면 구조를 나타낸다.
이하, 본 개시의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 라인들(배선들이라고도 함) 을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브 픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA) 및 영상이 표시되지 않으며 표시 영역(DA)의 외곽에 위치하는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브 픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캐닝 동작이 시작되도록 제어하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캐닝 타이밍에 맞춰 적당한 시간에 데이터 구동이 진행되도록 제어할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 연성 인쇄회로 등에 실장되고, 인쇄회로기판, 연성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)은 상부 발광(Top emission) 구조 또는 하부 발광(Bottom emission) 구조일 수 있으며, 경우에 따라서는, 양면 발광 구조일 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이고, 도 3은 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 다른 등가 회로이다.
도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 발광소자(ED), 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2를 참조하면, 발광소자(ED)는 픽셀 전극(PE)과 공통 전극(CE)을 포함하고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀 전극(PE)은 각 서브 픽셀(SP)마다 배치되는 전극이고, 공통 전극(CE)은 모든 서브 픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀 전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀 전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2), 및 제3 노드(N3) 등을 포함할 수 있다. 여기서, 제1 노드(N1)는 제1 전극이라고 하고, 제2 노드(N2)는 제2 전극이라고 하고, 제3 노드(N3)는 제3 전극이라고도 할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 소스 노드(소스 전극) 또는 드레인 노드(드레인 전극)일 수 있으며, 발광소자(ED)의 픽셀 전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 드레인 노드(드레인 전극) 또는 소스 노드(소스 전극)일 수 있으며, 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 트랜지스터(DRT)의 게이트 노드(게이트 전극)일 수 있으며, 스캐닝 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
스캐닝 트랜지스터(SCT)는 게이트 신호의 일종인 스캐닝 게이트 신호(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제3 노드(N3)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캐닝 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캐닝 게이트 라인(SCL)에서 공급되는 스캐닝 게이트 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제3 노드(N3) 간의 연결을 제어할 수 있다.
스캐닝 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캐닝 게이트 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제3 노드(N3)에 전달해줄 수 있다.
여기서, 스캐닝 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캐닝 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 제1 노드(N1) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브 픽셀(SP)은 발광할 수 있다.
도 3를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 센싱 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 트랜지스터(SENT)는 게이트 신호의 일종인 센싱 게이트 신호(SENSE)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 기준 전압 라인(RVL) 사이에 연결될 수 있다. 다시 말해, 센싱 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센싱 게이트 라인(SENL)에서 공급된 센싱 게이트 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준 전압 라인(RVL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 기준 전압 라인(RVL)에서 공급된 기준 전압(Vref)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 센싱 트랜지스터(SENT)가 n 타입 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 센싱 트랜지스터(SENT)가 p 타입 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
센싱 트랜지스터(SENT)가 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준 전압 라인(RVL)으로 전달해주는 기능은 서브 픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준 전압 라인(RVL)으로 전달되는 전압은 서브 픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브 픽셀(SP)의 특성치가 반영된 전압일 수 있다.
구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다.
도 2 및 도 3에 도시된 서브 픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2 및 도 3에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브 픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브 픽셀(SP)은 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 라이트 쉴드(LS: Light Shield)가 추가된 경우, 서브 픽셀(SP)의 등가 회로이다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)는 문턱 전압, 이동도 등의 고유 특성치를 가질 수 있다. 구동 트랜지스터(DRT)의 고유 특성치가 변화하게 되면, 구동 트랜지스터(DRT)의 전류 구동 능력(전류 공급 성능)이 변화하게 되어, 해당 서브 픽셀(SP)의 발광 특성도 변화할 수 있다.
구동 트랜지스터(DRT)의 구동 시간의 경과에 따라 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수 있다. 또한, 구동 트랜지스터(DRT)에 빛이 조사되는 경우, 특히, 구동 트랜지스터(DRT)의 채널 영역에 빛이 조사되는 경우, 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수도 있다.
따라서, 도 4에 도시된 바와 같이, 구동 트랜지스터(DRT)의 소자 특성 변화(예: 문턱 전압 변화, 이동도 변화 등)를 줄여주기 위하여, 구동 트랜지스터(DRT)의 근방에 라이트 쉴드(LS)가 형성되어 있을 수 있다. 예를 들어, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 아래에 형성될 수 있다.
한편, 라이트 쉴드(LS)는 광 차단 역할 이외에, 구동 트랜지스터(DRT)의 채널 영역 하부에 형성되어 구동 트랜지스터(DRT)의 바디(Body)의 역할을 할 수 있다.
구동 트랜지스터(DRT)에서 바디 효과(Body effect)가 발생될 수 있는데, 이러한 바디 효과의 영향을 줄여주기 위하여, 구동 트랜지스터(DRT)의 바디 역할을 하는 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다. 여기서, 구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 소스 노드일 수 있다.
한편, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 하부뿐만 아니라, 다른 트랜지스터(예: SCT, SENT)의 채널 영역 하부에도 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)의 표시 영역(DA)에는, 각 서브 픽셀(SP)마다 트랜지스터들(DRT, SCT, SENT)이 배치될 수 있다. 본 개시의 실시 예들에 따른 표시 패널(110)의 비-표시 영역(NDA)에 게이트 구동 회로(130)가 GIP (Gate In Panel) 타입으로 형성되는 경우, GIP 타입의 게이트 구동 회로(130)에 포함되는 다수의 트랜지스터가 표시 패널(110)의 비-표시 영역(NDA)에 배치될 수 있다.
전술한 바와 같이, 스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 도 4에 도시된 바와 같이, 스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)인 스캐닝 게이트 라인(SCL)에 연결될 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다. 아래에서는, 설명의 편의를 위하여, 도 4에 도시된 바와 같이, 하나의 스캐닝 게이트 라인(SCL)이 스캐닝 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드에 공통으로 연결되는 것을 예로 들고, 하나의 스캐닝 게이트 신호(SCAN)가 스캐닝 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드에 공통으로 인가되는 것을 예로 든다.
도 5는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 서브 픽셀(SP)의 평면도를 나타낸다. 단, 서브 픽셀(SP)이 도 4와 같은 구조를 갖는 경우를 예로 든다.
도 5를 참조하면, 하나의 서브 픽셀(SP)이 배치되는 영역에는, 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT), 센싱 트랜지스터(SENT), 및 스토리지 캐패시터(Cst)가 배치될 수 있다.
도 5에 예시된 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT), 및 센싱 트랜지스터(SENT) 모두는, 게이트 전극이 액티브층 위에 위치하는 탑 게이트 박막 트랜지스터(Top gate TFT)일 수 있다.
도 5를 참조하면, 서브 픽셀(SP)로 구동 전압(EVDD)을 공급하기 위한 구동 전압 라인(DVL)이 제1 방향으로 배치될 수 있다. 구동 전압 라인(DVL)은 구동 트랜지스터(DRT)의 제2 전극(E2)과 전기적으로 연결되거나 구동 트랜지스터(DRT)의 제2 전극(E2) 그 자체일 수 있다. 여기서, 구동 트랜지스터(DRT)의 제2 전극(E2)은 도 4의 제2 노드(N2)와 대응될 수 있다.
도 5를 참조하면, 구동 전압 라인(DVL)은 제1 구동 전압 라인(DVLa)과 제2 구동 전압 라인(DVLb)을 포함할 수 있다. 제1 구동 전압 라인(DVLa)과 제2 구동 전압 라인(DVLb)은 서로 다른 층에 배치되되 전기적으로 서로 연결될 수 있다.
도 5를 참조하면, 서브 픽셀(SP)로 영상 데이터 신호에 해당하는 데이터 전압(Vdata)을 공급하기 위한 데이터 라인(DL)이 제1 방향으로 배치될 수 있다. 데이터 라인(DL)은 스캐닝 트랜지스터(SCT)의 드레인 노드 또는 소스 노드와 전기적으로 연결될 수 있다.
도 5를 참조하면, 서브 픽셀(SP)로 스캐닝 게이트 신호(SCAN)를 공급하기 위한 스캐닝 게이트 라인(SCL)이 제1 방향과 교차하는 제2 방향으로 배치될 수 있다. 스캐닝 게이트 라인(SCL)은 스캐닝 트랜지스터(SCT)의 게이트 전극 및 센싱 트랜지스터(SENT)의 게이트 전극과 전기적으로 연결될 수 있다. 또는, 스캐닝 게이트 라인(SCL)은 스캐닝 트랜지스터(SCT)의 게이트 전극 그 자체이고, 센싱 트랜지스터(SENT)의 게이트 전극 그 자체일 수 있다.
도 5를 참조하면, 구동 트랜지스터(DRT)는 제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 액티브층(ACT)을 포함할 수 있다.
도 5를 참조하면, 제1 전극(E1)은 소스 전극일 수 있고, 제2 전극(E2)은 드레인 전극일 수 있고, 제3 전극(E3)은 게이트 전극일 수 있다. 이와 다르게, 제1 전극(E1)은 드레인 전극일 수 있고, 제2 전극(E2)은 소스 전극일 수 있고, 제3 전극(E3)은 게이트 전극일 수 있다. 아래에서는, 설명을 편의를 위해, 제1 전극(E1)은 소스 전극이고, 제2 전극(E2)은 드레인 전극이고, 제3 전극(E3)은 게이트 전극인 것을 예로 들어 설명한다.
도 5를 참조하면, 액티브층(ACT)은 제1 전극(E1)과 연결되는 제1 영역, 제2 전극(E2)과 연결되는 제2 영역, 및 제1 영역과 제2 영역 사이의 제3 영역으로 포함할 수 있다. 액티브층(ACT)의 제3 영역은 채널 영역으로서, 게이트 전극에 해당하는 제3 전극(E3)과 절연막을 사이에 두고 중첩될 수 있다.
도 5를 참조하면, 구동 트랜지스터(DRT)의 하부에 라이트 쉴드(LS)가 배치될 수 있다.
도 5를 참조하면, 스토리지 캐패시터(Cst)는 제1 플레이트(PLT1), 제1 플레이트(PLT1) 상의 제2 플레이트(PLT2), 및 제1 플레이트(PLT1) 아래의 제3 플레이트(PLT3)을 포함할 수 있다. 제1 플레이트(PLT1)는 구동 트랜지스터(DRT)의 제3 전극(E3)과 전기적으로 연결된 판(플레이트)일 수 있고, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)의 도체화 영역일 수 있다. 제2 플레이트(PLT2)는 구동 트랜지스터(DRT)의 제1 전극(E1)에 해당할 수 있다. 제3 플레이트(PLT3)는 구동 트랜지스터(DRT)의 제1 전극(E1)과 전기적으로 연결되는 라이트 쉴드(LS)일 수 있다.
도 5를 참조하면, 서브 픽셀(SP)의 영역에는, 구동 트랜지스터(DRT)의 제1 전극(E1)과 전기적으로 연결되는 픽셀 전극(PE)이 배치될 수 있다.
도 5를 참조하면, 서브 픽셀(SP)의 영역은 몇 개의 컨택홀(CNTg, CNTp, CNTs1, CNTs2)을 포함할 수 있다.
게이트 컨택홀(CNTg)은 구동 트랜지스터(DRT)의 게이트 전극인 제3 전극(E3)과 제1 플레이트(PLT1)이 전기적으로 연결되는 컨택홀일 수 있다. 여기서, 제1 플레이트(PLT1)은 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)의 도체화 영역일 수 있다.
픽셀 컨택홀(CNTp)은 구동 트랜지스터(DRT)의 제1 전극(E1)과 픽셀 전극(PE)이 전기적으로 연결되는 컨택홀일 수 있다.
제1 소스 컨택홀(CNTs1)은 구동 트랜지스터(DRT)의 제1 전극(E1)과 라이트 쉴드(LS)가 전기적으로 연결되는 컨택홀일 수 있다.
제2 소스 컨택홀(CNTs2)은 구동 트랜지스터(DRT)의 제1 전극(E1)과 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)의 도체화 영역(센싱 트랜지스터(SENT)의 드레인 노드에 해당함)과 전기적으로 연결되는 컨택홀일 수 있다.
도 5의 평면 구조를 참조하면, 스토리지 캐패시터(Cst)의 형성을 위하여 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)이 제1 플레이트(PLT1)로 활용될 수 있고, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)이 구동 트랜지스터(DRT)의 액티브층(ACT)과 동일한 반도체 물질로 구성될 수 있다.
이에 따라, 스토리지 캐패시터(Cst)의 형성 영역은 구동 트랜지스터(DRT)의 액티브층(ACT)과 중첩될 수가 없다.
도 5의 평면 구조를 참조하면, 픽셀 컨택홀(CNTp)은 스토리지 캐패시터(Cst)의 형성 영역의 상부에 위치할 수 있다. 픽셀 컨택홀(CNTp)은 구동 트랜지스터(DRT)의 액티브층(ACT)과 중첩될 수가 없다. 여기서, 픽셀 컨택홀(CNTp)은 구동 트랜지스터(DRT)의 제1 전극(E1)과 픽셀 전극(PE)이 전기적으로 연결되는 컨택홀일 수 있다.
전술한 바에 따라, 구동 트랜지스터(DRT)의 회로부의 길이(L)는 매우 길어질 수밖에 없다. 구동 트랜지스터(DRT)의 회로부는, 구동 트랜지스터(DRT)의 제1 내지 제3 전극(E1, E2, E3), 액티브층(ACT), 및 스토리지 캐패시터(Cst)의 형성부를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 패널(100)에서, 각 서브 픽셀(SP) 내 구동 트랜지스터(DRT)의 회로부 길이(L)의 증가는 개구율을 감소시키는 요인이 될 수 있다. 이에, 아래에서는, 본 개시의 실시 예들에 따른 서브 픽셀(SP)의 고개구율 구조에 대하여 설명한다.
도 6은 본 개시의 실시 예들에 따른 표시 장치(100)에서, 서브 픽셀(SP)의 고개구율 구조를 간략하게 나타내는 다이어그램이다.
도 6은 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)은 기판(SUB), 및 기판(SUB) 상에 형성된 다수의 서브 픽셀(SP)을 포함할 수 있다.
다수의 서브 픽셀(SP) 각각은 구동 트랜지스터(DRT), 스토리지 캐패시터(Cst), 및 픽셀 전극(PE) 등을 포함할 수 있다.
구동 트랜지스터(DRT)는 기판(SUB) 상에 배치되고 제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 액티브층(ACT)을 포함할 수 있다.
픽셀 전극(PE)은 구동 트랜지스터(DRT) 상의 절연막(INS) 상에 배치되고, 절연막(INS)의 제1 컨택홀(CNT1)을 통해 구동 트랜지스터(DRT)의 제1 전극(E1)과 전기적으로 연결될 수 있다. 예를 들어, 절연막(INS)은 후술할 보호막(PAS) 및 오버코트층(OC)을 포함할 수 있다.
스토리지 캐패시터(Cst)는 제1 전극(E1)과 제3 전극(E3) 간의 캐패시터이다.
도 6을 참조하면, 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀(SP)에서, 스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 아래에서 형성될 수 있다.
도 6을 참조하면, 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)의 제1 전극(E1)과 픽셀 전극(PE)이 전기적으로 연결되는 제1 컨택홀(CNT1)은 구동 트랜지스터(DRT)의 상부에 위치할 수 있다.
도 6을 참조하면, 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀(SP)에서, 스토리지 캐패시터(Cst), 액티브층(ACT), 및 제1 컨택홀(CNT1)은 수직 방향으로 서로 중첩될 수 있다. 다시 말해, 도 6을 참조하면, 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀(SP)에서, 스토리지 캐패시터(Cst), 액티브층(ACT), 및 제1 컨택홀(CNT1)은 하나의 수직선(VL) 상에 배치될 수 있다.
도 6을 참조하면, 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)는 게이트 전극(E3)이 액티브층(ACT) 아래에 위치하는 바텀 게이트 구조(Bottom gate structure)를 가질 수 있다.
하지만, 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀(SP)에서, 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT)는 게이트 전극이 액티브층 위에 위치하는 탑 게이트 구조(Top gate structure)를 가질 수 있다.
이하에서는, 이상에 간략하게 설명한 서브 픽셀(SP)의 고개구율 구조에 대하여, 도 7 내지 도 10을 참조하여 참조하여 더욱 상세하게 설명한다.
도 7은 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀(SP)이 배치된 영역에서 표시 패널(110)의 평면도이고, 도 8은 도 7의 A-A' 선에 따른 단면도이다.
도 7을 참조하면, 하나의 서브 픽셀(SP)이 배치되는 영역에는, 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT), 센싱 트랜지스터(SENT), 및 스토리지 캐패시터(Cst)가 배치될 수 있다.
도 7을 참조하면, 서브 픽셀(SP)로 구동 전압(EVDD)을 공급하기 위한 구동 전압 라인(DVL)이 제1 방향으로 배치될 수 있다. 구동 전압 라인(DVL)은 구동 트랜지스터(DRT)의 제2 전극(E2)과 전기적으로 연결되거나 구동 트랜지스터(DRT)의 제2 전극(E2) 그 자체일 수 있다. 여기서, 구동 트랜지스터(DRT)의 제2 전극(E2)은 도 4의 제2 노드(N2)와 대응될 수 있다.
도 7을 참조하면, 구동 전압 라인(DVL)은 제1 구동 전압 라인(DVLa)과 제2 구동 전압 라인(DVLb)을 포함할 수 있다. 제1 구동 전압 라인(DVLa)과 제2 구동 전압 라인(DVLb)은 서로 다른 층에 배치되되 전기적으로 서로 연결될 수 있다.
도 7을 참조하면, 서브 픽셀(SP)로 영상 데이터 신호에 해당하는 데이터 전압(Vdata)을 공급하기 위한 데이터 라인(DL)이 제1 방향으로 배치될 수 있다. 데이터 라인(DL)은 스캐닝 트랜지스터(SCT)의 드레인 노드 또는 소스 노드와 전기적으로 연결될 수 있다.
도 7을 참조하면, 서브 픽셀(SP)로 스캐닝 게이트 신호(SCAN)를 공급하기 위한 스캐닝 게이트 라인(SCL)이 제1 방향과 교차하는 제2 방향으로 배치될 수 있다. 스캐닝 게이트 라인(SCL)은 스캐닝 트랜지스터(SCT)의 게이트 전극 및 센싱 트랜지스터(SENT)의 게이트 전극과 전기적으로 연결될 수 있다. 또는, 스캐닝 게이트 라인(SCL)은 스캐닝 트랜지스터(SCT)의 게이트 전극 그 자체이고, 센싱 트랜지스터(SENT)의 게이트 전극 그 자체일 수 있다.
도 7을 참조하면, 구동 트랜지스터(DRT)는 제1 전극(E1), 제2 전극(E2), 제3 전극(E3), 및 액티브층(ACT)을 포함할 수 있다. 제1 전극(E1)은 소스 전극일 수 있고, 제2 전극(E2)은 드레인 전극일 수 있고, 제3 전극(E3)은 게이트 전극일 수 있다. 이와 다르게, 제1 전극(E1)은 드레인 전극일 수 있고, 제2 전극(E2)은 소스 전극일 수 있고, 제3 전극(E3)은 게이트 전극일 수 있다. 아래에서는, 설명을 편의를 위해, 제1 전극(E1)은 소스 전극이고, 제2 전극(E2)은 드레인 전극이고, 제3 전극(E3)은 게이트 전극인 것을 예로 들어 설명한다.
예를 들어, 구동 트랜지스터(DRT)의 소스 전극(E1)은, 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
예를 들어, 구동 트랜지스터(DRT)의 소스 전극(E1)은 단일층 또는 다중층일 수 있다. 구동 트랜지스터(DRT)의 소스 전극(E1)이 다중층인 경우, 소스 전극(E1)은 하부 소스 전극 및 상부 소스 전극을 포함할 수 있다.
예를 들어, 하부 소스 전극은 제1 금속을 포함하고, 및 상부 소스 전극은 제2 금속을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있다.
예를 들어, 구동 트랜지스터(DRT)의 소스 전극(E1)은 스캐닝 게이트 라인(SCL)에 포함된 금속을 동일하게 포함할 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은, 기판(SUB), 기판(SUB) 상의 제1 캐패시터 전극(CAPE1), 제1 캐패시터 전극(CAPE1) 상의 제1 버퍼층(BUF1), 제1 버퍼층(BUF1) 상에 위치하고 제1 캐패시터 전극(CAPE1)의 적어도 일부와 중첩되는 제2 캐패시터 전극(CAPE2), 제2 캐패시터 전극(CAPE2) 상의 제2 버퍼층(BUF2), 제2 버퍼층(BUF2) 상의 액티브층(ACT), 액티브층(ACT) 상의 게이트 절연막(GI), 및 게이트 절연막(GI) 상에 위치하고 액티브층(ACT)의 적어도 일부와 중첩되는 소스 전극(E1)을 포함할 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은, 구동 트랜지스터(DRT)의 소스 전극(E1) 상의 보호막(PAS), 보호막(PAS) 상의 오버코트층(OC), 및 오버코트층(OC) 상의 픽셀 전극(PE)을 더 포함할 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치된 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)의 액티브층(ACT)은 제1 캐패시터 전극(CAPE1) 및 제2 캐패시터 전극(CAPE2) 간의 중첩 영역의 적어도 일부와 중첩될 수 있다.
이에 따라, 제1 캐패시터 전극(CAPE1) 및 제2 캐패시터 전극(CAPE2) 간의 중첩에 의해 구성되는 스토리지 캐패시터(Cst)가 구동 트랜지스터(DRT)의 하부에 위치하게 되어, 서브 픽셀(SP)의 개구율을 높여줄 수 있다.
도 7 및 도 8을 참조하면, 제1 캐패시터 전극(CAPE1) 및 제2 캐패시터 전극(CAPE2)은 스토리지 캐패시터(Cst)를 형성하기 위한 전극들이다. 제1 캐패시터 전극(CAPE1) 및 제2 캐패시터 전극(CAPE2)이 중첩됨에 따라, 스토리지 캐패시터(Cst)가 형성될 수 있다. 즉, 제1 캐패시터 전극(CAPE1) 및 제2 캐패시터 전극(CAPE2) 간의 중첩 영역은 스토리지 캐패시터(Cst)가 형성되는 영역이다.
도 7 및 도 8의 예시에 따르면, 제1 캐패시터 전극(CAPE1)의 면적은 제2 캐패시터 전극(CAPE2)의 면적보다 클 수 있다. 제2 캐패시터 전극(CAPE2)은 제1 캐패시터 전극(CAPE1)의 영역에 모두 포함될 수 있다. 즉, 제2 캐패시터 전극(CAPE2)의 모든 부분은 제1 캐패시터 전극(CAPE1)과 중첩될 수 있다. 이에 따라, 제1 캐패시터 전극(CAPE1) 및 제2 캐패시터 전극(CAPE2) 간의 중첩 영역은 제2 캐패시터 전극(CAPE2)의 영역과 동일할 수 있다. 따라서, 스토리지 캐패시터(Cst)가 형성되는 영역은 제2 캐패시터 전극(CAPE2)의 영역과 동일할 수 있다.
예를 들어, 제1 캐패시터 전극(CAPE1)은, 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
예를 들어, 제1 캐패시터 전극(CAPE1)은 단일층 또는 다중층일 수 있다. 제1 캐패시터 전극(CAPE1)이 다중층인 경우, 제1 캐패시터 전극(CAPE1)은 제1 하부 캐패시터 전극 및 제1 상부 캐패시터 전극을 포함할 수 있다. 예를 들어, 제1 하부 캐패시터 전극은 제1 금속을 포함하고, 및 제1 상부 캐패시터 전극은 제2 금속을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있다.
예를 들어, 제1 캐패시터 전극(CAPE1)은 제1 구동 전압 라인(DVLa)에 포함된 금속을 동일하게 포함할 수 있다. 제1 캐패시터 전극(CAPE1)은 데이터 라인(DL)에 포함된 금속을 동일하게 포함할 수 있다.
예를 들어, 제2 캐패시터 전극(CAPE2)은, 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
예를 들어, 제2 캐패시터 전극(CAPE2)은 단일층 또는 다중층일 수 있다. 제2 캐패시터 전극(CAPE2)이 다중층인 경우, 제2 캐패시터 전극(CAPE2)은 제2 하부 캐패시터 전극 및 제2 상부 캐패시터 전극을 포함할 수 있다. 예를 들어, 제2 하부 캐패시터 전극은 제1 금속을 포함하고, 및 제2 상부 캐패시터 전극은 제2 금속을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있다.
예를 들어, 제2 캐패시터 전극(CAPE2)은 소스 전극(E3)에 포함된 금속을 동일하게 포함할 수 있다.
예를 들어, 제1 버퍼층(BUF1), 제2 버퍼층(BUF2), 및 게이트 절연막(GI) 등은 질화규소(SiNx), 이산화규소(SiO2) 등의 다양한 절연막 재료를 포함할 수 있다.
도 7 및 도 8을 참조하면, 구동 트랜지스터(DRT)의 액티브층(ACT)은 제1 영역(A1), 제2 영역(A2), 및 제1 영역(A1)과 제2 영역(A2) 사이의 제3 영역(A3)을 포함할 수 있다. 즉, 액티브층(ACT)에서, 제1 영역(A1)은 제3 영역(A3)의 일 측에 위치하는 영역이고, 제2 영역(A2)은 제3 영역(A3)의 타 측에 위치하는 영역일 수 있다.
구동 트랜지스터(DRT)의 액티브층(ACT)은 반도체 물질을 포함할 수 있다. 예를 들어, 구동 트랜지스터(DRT)의 액티브층(ACT)은 산화물 반도체 물질을 포함할 수 있다. 여기서, 산화물 반도체 물질은 산화물 소재에 도핑을 통해 전도성을 제어하고 밴드갭을 조절한 반도체 소재로서, 일반적으로 넓은 밴드갭을 갖는 투명 반도체 소재일 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO (Indium gallium zinc oxide), IGZTO (Indium gallium zinc tin oxide), ZnO (zinc oxide), CdO (cadmium oxide), InO (indium oxide), ZTO (zinc tin oxide), ZITO (zinc indium tin oxide) 등을 포함할 수 있다. 액티브층(ACT)은 단일층 또는 다중층일 수도 있다. 예를 들어, 액티브층(ACT)이 다중층인 경우, 동일한 반도체 물질로 다중층을 구성하거나 서로 다른 두 가지 이상의 반도체 물질로 다중층을 구성할 수도 있다.
도 7 및 도 8을 참조하면, 액티브층(ACT)에 포함된 제1 영역(A1) 및 제2 영역(A2)은 도체화 공정(conductorization process)에 의해 반도체 물질이 도체화가 된 도체화 영역들일 수 있다. 그리고, 액티브층(ACT)에 포함된 제3 영역(A3)은 도체화 처리가 되지 않아 반도체 특성을 그대로 가지고 있는 비 도체화 영역일 수 있다. 액티브층(ACT)에 포함된 제3 영역(A3)은 채널로서 역할을 하는 채널 영역일 수 있다.
도 7 및 도 8을 참조하면, 제2 캐패시터 전극(CAPE2)은 액티브층(ACT)의 제3 영역(A3)과 중첩될 수 있다. 제2 캐패시터 전극(CAPE2)의 전기적 상태에 따라 액티브층(ACT)의 제3 영역(A3)이 반응할 수 있다. 제2 캐패시터 전극(CAPE2)은 구동 트랜지스터(DRT)의 게이트 전극(E3)에 해당할 수 있다. 따라서, 제2 캐패시터 전극(CAPE2)에 영상 데이터 신호가 인가될 수 있다.
도 7 및 도 8을 참조하면, 구동 트랜지스터(DRT)의 소스 전극(E1)은, 제1 캐패시터 전극(CAPE1) 및 제2 캐패시터 전극(CAPE2) 간의 중첩 영역의 적어도 일부와 중첩될 수 있다.
도 7 및 도 8을 참조하면, 구동 트랜지스터(DRT)의 소스 전극(E1)은 구동 트랜지스터(DRT)의 액티브층(ACT)의 채널 영역인 제3 영역(A3)과 중첩될 수 있다.
도 7 및 도 8을 참조하면, 고개구율 구조의 서브 픽셀(SP)은 3개의 컨택홀(CNT1, CNT2, CNT3)을 포함할 수 있다.
도 7 및 도 8을 참조하면, 제1 컨택홀(CNT1)은 오버코트층(OC)과 보호막(PAS)을 모두 관통하는 홀일 수 있다. 제1 컨택홀(CNT1)에서, 픽셀 전극(PE1)과 구동 트랜지스터(DRT)의 소스 전극(E1)이 전기적으로 연결될 수 있다.
도 7 및 도 8을 참조하면, 제2 컨택홀(CNT2)은 보호막(PAS), 게이트 절연막(GI), 및 버퍼층(BUF1, BUF2)을 모두 관통하는 홀일 수 있다.
도 7 및 도 8을 참조하면, 제2 컨택홀(CNT2)에서, 구동 트랜지스터(DRT)의 소스 전극(E1)과 제1 캐패시터 전극(CAPE1)이 전기적으로 연결될 수 있다. 또한, 제2 컨택홀(CNT2)에서, 구동 트랜지스터(DRT)의 소스 전극(E1)과 구동 트랜지스터(DRT)의 액티브층(ACT)의 제1 영역(A1)이 전기적으로 연결될 수도 있다. 또한, 제2 컨택홀(CNT2)에서, 구동 트랜지스터(DRT)의 소스 전극(E1)과 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)의 도체화 영역이 전기적으로 연결될 수 있다.
도 7을 참조하면, 구동 트랜지스터(DRT)의 액티브층(ACT)과 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)은 하나의 액티브층일 수 있다. 즉, 구동 트랜지스터(DRT)의 액티브층(ACT)의 제1 영역(A1)과 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)의 제1 영역은 동일한 영역들일 수 있다.
도 7을 참조하면, 제3 컨택홀(CNT3)은 구동 트랜지스터(DRT)의 게이트 전극(E3)에 해당하는 제2 캐패시터 전극(CAPE2)과 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)의 제1 영역이 전기적으로 연결되는 컨택홀일 수 있다. 제3 컨택홀(CNT3)은 제2 버퍼층(BUF2)의 홀일 수 있다.
도 7 및 도 8을 참조하면, 구동 트랜지스터(DRT)의 소스 전극(E1)은 구동 트랜지스터(DRT)의 하부에 위치하고 액티브층(ACT)의 아래에 위차하는 제1 캐패시터 전극(CAPE1)과 전기적으로 연결될 수 있다. 이에 따라, 구동 트랜지스터(DRT) 하부에서 스토리지 캐패시터(Cst)가 형성될 수 있다.
스토리지 캐패시터(Cst)가 구동 트랜지스터(DRT) 하부에서 형성되도록, 제1 캐패시터 전극(CAPE1)은 구동 트랜지스터(DRT) 하부에서 소스 전극 역할을 수행할 수 있다. 이러한 의미에서, 제1 캐패시터 전극(CAPE1)을 보조 소스 전극 또는 대리 소스 전극이라고도 한다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은, 구동 트랜지스터(DRT)의 소스 전극(E1) 상의 보호막(PAS), 보호막(PAS) 상의 오버코트층(OC), 및 보호막(PAS) 및 오버코트층(OC)의 제1 컨택홀(CNT1)을 통해 구동 트랜지스터(DRT)의 소스 전극(E1)과 전기적으로 연결되는 픽셀 전극(PE)을 더 포함할 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 픽셀 컨택홀에 해당하는 제1 컨택홀(CNT1)은 구동 트랜지스터(DRT)의 액티브층(ACT)과 중첩될 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 제1 컨택홀(CNT1)은 구동 트랜지스터(DRT)의 액티브층(ACT)의 채널 영역인 제3 영역(A3)과 중첩될 수 있다.
도 7 및 도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 구동 트랜지스터(DRT)의 액티브층(ACT)은 제1 영역(A1), 제2 영역(A2), 및 제1 영역(A1)과 제2 영역(A2) 사이의 제3 영역(A3)을 포함할 수 있다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은, 제1 영역(A1) 상의 제1 보조층(AL1) 및 제2 영역(A2) 상의 제2 보조층(AL2)을 더 포함할 수 있다.
액티브층(ACT) 상의 제1 보조층(AL1) 및 제2 보조층(AL2)은, 액티브층(ACT)의 채널 영역인 제3 영역(A3)을 정의하기 위해, 제3 영역(A3)을 제외한 제1 영역(A1)과 제2 영역(A2) 상에 배치된 채널 정의 층들이다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에서, 구동 트랜지스터(DRT)의 액티브층(ACT)은 제1 반도체 물질을 포함하고, 구동 트랜지스터(DRT)의 제1 보조층(AL1) 및 제2 보조층(AL2)은 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다. 이 경우, 본 개시의 실시 예들에 따른 표시 패널(110)은 이중 액티브층 구조를 갖는다고 할 수 있다.
도 8을 참조하면, 구동 트랜지스터(DRT)의 액티브층(ACT)에 포함된 제1 반도체 물질의 이동도는, 구동 트랜지스터(DRT)의 제1 보조층(AL1) 및 제2 보조층(AL2)에 포함된 제2 반도체 물질의 이동도보다 높을 수 있다.
예를 들어, 구동 트랜지스터(DRT)의 제1 보조층(AL1) 및 제2 보조층(AL2)은 제2 반도체 물질로서 투명 전도성 산화물(TCO, transparent conducting oxide)을 포함할 수 있다. 예를 들어, 투명 전도성 산화물은 IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium-Gallium-Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), ATO (Antimony Tin Oxide), FTO (Flourine-doped Transparent Oxides) 등 중 하나 이상을 포함할 수 있다.
도 8을 참조하면, 구동 트랜지스터(DRT)의 액티브층(ACT)에 포함된 액티브층(ACT)은 제1 반도체 물질을 포함할 수 있다. 이와 다르게, 구동 트랜지스터(DRT)의 제1 보조층(AL1) 및 제2 보조층(AL2)은 제2 반도체 물질을 포함하는 것이 아니라, 금속을 포함할 수 있다.
예를 들어, 제1 보조층(AL1) 및 제2 보조층(AL2)에 포함되는 금속은 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
예를 들어, 제1 보조층(AL1) 및 제2 보조층(AL2)은 소스 전극(E1)에 포함되는 금속을 동일하게 포함할 수 있다. 제1 보조층(AL1) 및 제2 보조층(AL2)은 제1 캐패시터 전극(CAPE1) 및/또는 제2 캐패시터 전극(CAPE2)에 포함된 금속과 동일한 금속을 포함할 수있다.
전술한 바와 같이, 본 개시의 실시 예들에 따른 서브 픽셀(SP)의 고개구율 구조에 대한 3가지 주요 특징들을 다시 간략히 정리하면 아래와 같다.
첫 번째 특징으로서, 스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 하부에 형성될 수 있다. 여기서, 스토리지 캐패시터(Cst)는 제1 캐패시터 전극(CAPE1) 및 제2 캐패시터 전극(CAPE2) 간의 중첩에 의해 구성(형성)되고, 제2 캐패시터 전극(CAPE2)은 구동 트랜지스터(DRT)의 게이트 전극(E3)에 해당할 수 있다.
두 번째 특징으로서, 구동 트랜지스터(DRT)는 액티브층(ACT) 아래에 게이트 전극(E3)이 배치되는 바텀 게이트 구조를 가질 수 있다. 여기서, 게이트 전극(E3)은 제2 캐패시터 전극(CAPE2)에 해당할 수 있다. 두 번째 특징은 첫 번째 특징과 연계되는 특징이다.
세 번째 특징으로서, 픽셀 전극(PE)은 구동 트랜지스터(DRT)의 상부에서 소스 전극(E1)과 전기적으로 연결될 수 있다.
서브 픽셀(SP)의 고개구율 구조에 대한 3가지 주요 특징들로 인해서, 서브 픽셀(SP) 내 구동 트랜지스터(DRT)의 회로부 길이(L)가 상당히 짧아질 수 있다(도 5 참조). 여기서, 구동 트랜지스터(DRT)의 회로부는, 구동 트랜지스터(DRT)의 제1 내지 제3 전극(E1, E2, E3), 액티브층(ACT), 및 스토리지 캐패시터(Cst)의 형성부를 포함할 수 있다.
도 9는 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀(SP)에서, 스캐닝 트랜지스터(SCT)의 단면 구조를 나타낸다.
도 9를 참조하면, 서브 픽셀(SP)은 구동 트랜지스터(DRT)이외에 스캐닝 트랜지스터(SCT)를 더 포함할 수 있다. 스캐닝 트랜지스터(SCT)는 드레인 전극(D), 소스 전극(S), 게이트 전극(G), 액티브층(ACT_SCT)을 포함할 수 있다.
도 9를 참조하면, 스캐닝 트랜지스터(SCT)의 드레인 전극(D) 또는 소스 전극(S)은 데이터 라인(DL)과 전기적으로 연결될 수 있고, 스캐닝 트랜지스터(SCT)의 소스 전극(S) 또는 드레인 전극(D)은 구동 트랜지스터(DRT)의 게이트 전극(E3)과 전기적으로 연결될 수 있다.
도 9를 참조하면, 스캐닝 트랜지스터(SCT)의 게이트 전극(G)은 스캐닝 게이트 라인(SCL)과 전기적으로 연결되거나, 스캐닝 게이트 라인(SCL)의 일부분일 수 있다.
도 9를 참조하면, 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)는 바텀 게이트 박막 트랜지스터(Bottom gate TFT)이지만, 스캐닝 트랜지스터(SCT)는 탑 게이트 박막 트랜지스터(Top gate TFT)일 수 있다. 스캐닝 트랜지스터(SCT)의 탑 게이트 구조에 대하여 아래에서 더욱 상세하게 설명한다.
도 9를 참조하면, 기판(SUB) 상의 제1 버퍼층(BUF1) 및 제2 버퍼층(BUF2) 상에 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)이 배치될 수 있다.
도 9를 참조하면, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)은 제1 영역(A1_SCT), 제2 영역(A2_SCT), 및 제3 영역(A3_SCT)을 포함할 수 있다. 제3 영역(A3_SCT)은 제1 영역(A1_SCT) 및 제2 영역(A2_SCT) 사이에 배치되는 채널 영역일 수 있으며, 비 도체화 영역일 수 있다. 제1 영역(A1_SCT) 및 제2 영역(A2_SCT)은 도체화 영역들일 수 있다.
도 9를 참조하면, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)의 제1 영역(A1_SCT) 상에 소스 전극(S)이 위치하고, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)의 제2 영역(A2_SCT) 상에 드레인 전극(D)이 위치할 수 있다.
도 9를 참조하면, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)의 제3 영역(A3_SCT) 상에 게이트 절연막(GI)이 위치하고, 게이트 절연막(GI) 상에 게이트 전극(G) 또는 스캐닝 게이트 라인(SCL)이 위치할 수 있다. 다시 말해, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)의 제3 영역(A3_SCT)과 게이트 전극(G) 또는 스캐닝 게이트 라인(SCL)은, 게이트 절연막(GI)을 사이에 두고 중첩될 수 있다.
도 9를 참조하면, 소스 전극(S), 드레인 전극(D), 및 게이트 전극(G) 상에 보호막(PAS) 및 오버코트층(OC)이 배치될 수 있다.
도 9를 참조하면, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT)은 구동 트랜지스터(DRT)의 액티브층(ACT)과 동일한 층에 배치될 수 있다. 스캐닝 트랜지스터(SCT)의 게이트 전극(G) 또는 스캐닝 트랜지스터(SCT)의 게이트 전극(G)에 해당하는 게이트 라인(SCL)은, 스캐닝 트랜지스터(SCT)의 액티브층(ACT_SCT) 상에 위치하고, 구동 트랜지스터(DRT)의 소스 전극(E1)과 동일한 층에 배치될 수 있다.
도 10은 본 개시의 실시 예들에 따른 고개구율 구조의 서브 픽셀(SP)에서, 센싱 트랜지스터(SENT)의 단면 구조를 나타낸다.
도 10을 참조하면, 서브 픽셀(SP)은 구동 트랜지스터(DRT) 및 스캐닝 트랜지스터(SCT) 이외에 센싱 트랜지스터(SENT)를 더 포함할 수 있다. 센싱 트랜지스터(SENT)는 드레인 전극(D), 소스 전극(S), 게이트 전극(G), 액티브층(ACT_SENT)을 포함할 수 있다.
도 10을 참조하면, 센싱 트랜지스터(SENT)의 드레인 전극(D) 또는 소스 전극(S)은 기준 전압 라인(RVL)과 전기적으로 연결될 수 있고, 센싱 트랜지스터(SENT)의 소스 전극(S) 또는 드레인 전극(D)은 구동 트랜지스터(DRT)의 소스 전극(E1)과 전기적으로 연결될 수 있다.
도 10을 참조하면, 센싱 트랜지스터(SENT)의 게이트 전극(G)은 스캐닝 게이트 라인(SCL)과 전기적으로 연결되거나, 스캐닝 게이트 라인(SCL)의 일부분일 수 있다.
도 10을 참조하면, 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)는 바텀 게이트 박막 트랜지스터(Bottom gate TFT)이지만, 센싱 트랜지스터(SENT)는 탑 게이트 박막 트랜지스터(Top gate TFT)일 수 있다. 센싱 트랜지스터(SENT)의 탑 게이트 구조에 대하여 아래에서 더욱 상세하게 설명한다.
도 10을 참조하면, 기판(SUB) 상의 제1 버퍼층(BUF1) 및 제2 버퍼층(BUF2) 상에 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)이 배치될 수 있다.
도 10을 참조하면, 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)은 제1 영역(A1_SENT), 제2 영역(A2_SENT), 및 제3 영역(A3_SENT)을 포함할 수 있다. 제3 영역(A3_SENT)은 제1 영역(A1_SENT) 및 제2 영역(A2_SENT) 사이에 배치되는 채널 영역일 수 있으며, 비 도체화 영역일 수 있다. 제1 영역(A1_SENT) 및 제2 영역(A2_SENT)은 도체화 영역들일 수 있다.
도 10을 참조하면, 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)의 제1 영역(A1_SENT) 상에 소스 전극(S)이 위치하고, 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)의 제2 영역(A2_SENT) 상에 드레인 전극(D)이 위치할 수 있다.
도 10을 참조하면, 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)의 제3 영역(A3_SENT) 상에 게이트 절연막(GI)이 위치하고, 게이트 절연막(GI) 상에 게이트 전극(G) 또는 게이트 전극(G)에 해당하는 게이트 라인(SCL)이 위치할 수 있다. 다시 말해, 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)의 제3 영역(A3_SENT)과 게이트 전극(G) 또는 게이트 전극(G)에 해당하는 게이트 라인(SCL)은, 게이트 절연막(GI)을 사이에 두고 중첩될 수 있다.
도 10을 참조하면, 소스 전극(S), 드레인 전극(D), 및 게이트 전극(G) 상에 보호막(PAS) 및 오버코트층(OC)이 배치될 수 있다.
도 10을 참조하면, 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT)은 구동 트랜지스터(DRT)의 액티브층(ACT)과 동일한 층에 배치될 수 있다. 센싱 트랜지스터(SENT)의 게이트 전극(G) 또는 센싱 트랜지스터(SENT)의 게이트 전극(G)에 해당하는 게이트 라인(SCL)은, 센싱 트랜지스터(SENT)의 액티브층(ACT_SENT) 상에 위치하고, 구동 트랜지스터(DRT)의 소스 전극(E1)과 동일한 층에 배치될 수 있다.
도 7 및 도 8을 참조하여 전술한 본 개시의 실시 예들에 따른 구동 트랜지스터(DRT)는, 기판(SUB) 상의 보조 소스 전극(CAPE1), 보조 소스 전극(CAPE1)의 상부(over)에 위치하되, 보조 소스 전극(CAPE1)과 떨어져 있는 소스 전극(E1), 보조 소스 전극(CAPE1)과 소스 전극(E1) 사이에 위치하며, 제1 영역(A1), 제2 영역(A2), 및 제1 영역(A1)과 제2 영역(A2) 사이의 제3 영역(A3)을 포함하는 액티브층(ACT), 및 보조 소스 전극(CAPE1)과 액티브층(ACT) 사이에 위치하는 게이트 전극(E3)을 포함할 수 있다.
위에서 언급한 보조 소스 전극(CAPE1)은 도 7 및 도 8의 제1 캐패시터 전극(CAPE1)에 해당한다. 위에서 언급한 게이트 전극(E3)은 도 7 및 도 8의 제2 캐패시터 전극(CAPE2)에 해당한다.
액티브층(ACT)의 제1 영역(A1)은 보조 소스 전극(CAPE1) 및 소스 전극(E1)과 전기적으로 연결되고, 액티브층(ACT)의 제2 영역(A2)은 드레인 전극과 전기적으로 연결되거나 드레인 전극에 해당하고, 액티브층(ACT)의 제3 영역(A3)은 게이트 전극(E3)과 중첩될 수 있다.
보조 소스 전극(CAPE1)의 적어도 일부는 게이트 전극(E3)과 중첩될 수 있다.
보조 소스 전극(CAPE1)의 적어도 일부는 소스 전극(E1)과 중첩될 수 있다.
보조 소스 전극(CAPE1)과 게이트 전극(E3)은 스토리지 캐패시터(Cst)를 구성하기 때문에, 보조 소스 전극(CAPE1)과 게이트 전극(E3) 간의 전압 차이는 미리 정해진 시간(예: 한 프레임 시간) 동안 유지될 수 있다.
게이트 절연막(GI) 및 제2 버퍼막(BUF2)의 제2 컨택홀(CNT2)을 통해, 소스 전극(E1)은 액티브층(ACT)의 제1 영역(A1)의 단 부의 상면과 측면에 전기적으로 연결되고, 보조 소스 전극(CAPE1)의 상면에 전기적으로 연결될 수 있다.
게이트 전극(CAPE2)은 소스 전극(E1)과 보조 소스 전극(CAPE1) 사이의 공간으로 개재된 형태로 배치될 수 있다.
도 7 및 도 8을 참조하여 전술한 본 개시의 실시 예들에 따른 표시 장치(100)는, 기판(SUB), 기판(SUB) 상의 제1 캐패시터 전극(CAPE1), 제1 캐패시터 전극(CAPE1) 상의 제1 버퍼층(BUF1), 제1 버퍼층(BUF1) 상에 위치하고, 제1 캐패시터 전극(CAPE1)의 적어도 일부와 중첩되는 제2 캐패시터 전극(CAPE2), 제2 캐패시터 전극(CAPE2) 상의 제2 버퍼층(BUF2), 제2 버퍼층(BUF2) 상의 액티브층(ACT), 액티브층(ACT) 상의 게이트 절연막(GI), 게이트 절연막(GI) 상에 위치하고, 액티브층(ACT)의 적어도 일부와 중첩되는 소스 전극(E1), 소스 전극(E1) 상의 오버코트층(OC), 및 오버코트층(OC)의 제1 컨택홀(CNT1)을 통해 소스 전극(E1)과 전기적으로 연결되는 픽셀 전극(PE)을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 컨택홀(CNT1)은 액티브층(ACT)과 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 컨택홀(CNT1)은 액티브층(ACT)의 채널 영역에 해당하는 제3 영역(A3)과 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서, 액티브층(ACT)은 제1 캐패시터 전극(CAPE1) 및 제2 캐패시터 전극(CAPE2) 간의 중첩 영역의 적어도 일부와 중첩될 수 있다.
이상에서 설명한 본 개시의 실시 예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시 예들에 따른 표시 장치는, 기판, 기판 상의 제1 캐패시터 전극, 제1 캐패시터 전극 상의 제1 버퍼층, 제1 버퍼층 상에 위치하고 제1 캐패시터 전극의 적어도 일부와 중첩되는 제2 캐패시터 전극, 제2 캐패시터 전극 상의 제2 버퍼층, 제2 버퍼층 상의 액티브층, 액티브층 상의 게이트 절연막, 및 게이트 절연막 상에 위치하고 액티브층의 적어도 일부와 중첩되는 소스 전극을 포함할 수 있다.
액티브층은 제1 캐패시터 전극 및 제2 캐패시터 전극 간의 중첩 영역의 적어도 일부와 중첩될 수 있다.
액티브층은 제1 영역, 제2 영역, 및 제1 영역과 제2 영역 사이의 제3 영역을 포함할 수 있다.
제2 캐패시터 전극은 제3 영역 아래에 위치하고 제3 영역과 중첩될 수 있다. 제2 캐패시터 전극은 영상 데이터 신호가 인가될 수 있다. 제2 캐패시터 전극은 구동 트랜지스터의 게이트 전극일 수 있다.
소스 전극은, 제1 캐패시터 전극 및 제2 캐패시터 전극 간의 중첩 영역의 적어도 일부와 중첩될 수 있다.
소스 전극은 액티브층의 채널 영역과 중첩될 수 있다.
소스 전극은 제1 캐패시터 전극과 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 소스 전극 상의 보호막, 보호막 상의 오버코트층, 및 보호막 및 오버코트층의 제1 컨택홀을 통해 소스 전극과 전기적으로 연결되는 픽셀 전극을 더 포함할 수 있다.
제1 컨택홀은 액티브층과 중첩될 수 있다.
제1 컨택홀은 액티브층의 채널 영역과 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 제1 영역 상의 제1 보조층, 및 제2 영역 상의 제2 보조층을 더 포함할 수 있다.
일 예로, 액티브층은 제1 반도체 물질을 포함하고, 제1 보조층 및 제2 보조층은 제1 반도체 물질과 다른 제2 반도체 물질을 포함하고 제1 반도체 물질의 이동도는 제2 반도체 물질의 이동도보다 높을 수 있다.
다른 예로, 액티브층은 제1 반도체 물질을 포함하고, 제1 보조층 및 제2 보조층은 금속을 포함할 수 있다.
서브 픽셀은 구동 트랜지스터 및 스토리지 캐패시터를 포함하고, 스토리지 캐패시터는 제1 캐패시터 전극 및 제2 캐패시터 전극 간의 중첩에 의해 구성될 수 있고, 구동 트랜지스터는 액티브층, 소스 전극 및 제2 캐패시터 전극을 포함할 수 있다. 제2 캐패시터 전극은 구동 트랜지스터의 게이트 전극에 해당할 수 있다.
서브 픽셀은 스캐닝 트랜지스터를 더 포함할 수 있고, 스캐닝 트랜지스터의 액티브층은 구동 트랜지스터의 액티브층과 동일한 층에 배치될 수 있고, 스캐닝 트랜지스터의 게이트 전극 또는 스캐닝 트랜지스터의 게이트 전극에 해당하는 스캐닝 게이트 라인은, 스캐닝 트랜지스터의 액티브층 상에 위치하고, 구동 트랜지스터의 소스 전극과 동일한 층에 배치될 수 있다.
본 개시의 실시 예들에 따른 트랜지스터는, 기판 상의 보조 소스 전극, 보조 소스 전극의 상부(over)에 위치하되, 보조 소스 전극과 떨어져 있는 소스 전극, 보조 소스 전극과 소스 전극 사이에 위치하며, 제1 영역, 제2 영역, 및 제1 영역과 제2 영역 사이의 제3 영역을 포함하는 액티브층, 및 보조 소스 전극과 액티브층 사이에 위치하는 게이트 전극을 포함할 수 있다.
제1 영역은 보조 소스 전극 및 소스 전극과 전기적으로 연결될 수 있고, 제2 영역은 드레인 전극과 전기적으로 연결되거나 드레인 전극에 해당할 수 있고, 제3 영역은 게이트 전극과 중첩될 수 있고, 보조 소스 전극의 적어도 일부는 게이트 전극과 중첩될 수 있다.
보조 소스 전극의 적어도 일부는 소스 전극과 중첩될 수 있다.
보조 소스 전극과 게이트 전극 간의 전압 차이는 미리 정해진 시간 동안 유지될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는 기판, 기판 상의 제1 캐패시터 전극, 제1 캐패시터 전극 상의 제1 버퍼층, 제1 버퍼층 상에 위치하고 제1 캐패시터 전극의 적어도 일부와 중첩되는 제2 캐패시터 전극, 제2 캐패시터 전극 상의 제2 버퍼층, 제2 버퍼층 상의 액티브층, 액티브층 상의 게이트 절연막, 게이트 절연막 상에 위치하고 액티브층의 적어도 일부와 중첩되는 소스 전극, 소스 전극 상의 오버코트층, 및 오버코트층의 제1 컨택홀을 통해 소스 전극과 전기적으로 연결되는 픽셀 전극을 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 컨택홀은 액티브층과 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 제1 컨택홀은 액티브층의 채널 영역과 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 액티브층은 제1 캐패시터 전극 및 제2 캐패시터 전극 간의 중첩 영역의 적어도 일부와 중첩될 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 기판, 기판 상에 배치되고, 제1 전극, 제2 전극, 제3 전극, 및 액티브층을 포함하는 구동 트랜지스터, 제1 컨택홀에서 제1 전극과 전기적으로 연결되는 픽셀 전극, 및 제1 전극과 제3 전극 간의 스토리지 캐패시터를 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치에서, 스토리지 캐패시터, 액티브층, 및 제1 컨택홀이 수직 방향으로 중첩될 수 있다.
본 개시의 실시 예들에 의하면, 고개구율 구조를 갖는 서브 픽셀을 제공할 수 있다.
본 개시의 실시 예들에 의하면, 구동 트랜지스터의 바텀 게이트(Bottom gate) 구조를 통해 서브 픽셀의 개구율을 높여줄 수 있다.
본 개시의 실시 예들에 의하면, 스토리지 캐패시터가 구동 트랜지스터의 하부에 형성되는 구조를 통해, 서브 픽셀의 개구율을 높여줄 수 있다.
본 개시의 실시 예들에 의하면, 구동 트랜지스터의 소스 전극과 픽셀 전극이 구동 트랜지스터의 상부에서 연결되는 구조를 통해, 서브 픽셀의 개구율을 높여줄 수 있다.
본 개시의 실시 예들에 의하면, 서브 픽셀의 개구율을 높여줄 수 있는 독특한 구조의 트랜지스터를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 서브 픽셀의 고개구율 구조를 통해 고해상도의 영상을 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상의 제1 캐패시터 전극;
    상기 제1 캐패시터 전극 상의 제1 버퍼층;
    상기 제1 버퍼층 상에 위치하고, 상기 제1 캐패시터 전극의 적어도 일부와 중첩되는 제2 캐패시터 전극;
    상기 제2 캐패시터 전극 상의 제2 버퍼층;
    상기 제2 버퍼층 상의 액티브층;
    상기 액티브층 상의 게이트 절연막; 및
    상기 게이트 절연막 상에 위치하고, 상기 액티브층의 적어도 일부와 중첩되는 소스 전극을 포함하고,
    상기 액티브층은 상기 제1 캐패시터 전극 및 상기 제2 캐패시터 전극 간의 중첩 영역의 적어도 일부와 중첩되는 표시 장치.
  2. 제1항에 있어서,
    상기 액티브층은 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하고, 상기 제2 캐패시터 전극은 상기 제3 영역 아래에 위치하고 상기 제3 영역과 중첩되는 표시 장치.
  3. 제1항에 있어서,
    상기 제2 캐패시터 전극은 영상 데이터 신호가 인가되는 표시 장치.
  4. 제1항에 있어서,
    상기 소스 전극은, 상기 제1 캐패시터 전극 및 상기 제2 캐패시터 전극 간의 중첩 영역의 적어도 일부와 중첩되는 표시 장치.
  5. 제1항에 있어서,
    상기 소스 전극은 상기 액티브층의 채널 영역과 중첩되는 표시 장치.
  6. 제1항에 있어서,
    상기 소스 전극은 상기 제1 캐패시터 전극과 전기적으로 연결되는 표시 장치.
  7. 제1항에 있어서,
    상기 소스 전극 상의 보호막;
    상기 보호막 상의 오버코트층; 및
    상기 보호막 및 상기 오버코트층의 제1 컨택홀을 통해 상기 소스 전극과 전기적으로 연결되는 픽셀 전극을 더 포함하고, 상기 제1 컨택홀은 상기 액티브층과 중첩되는 표시 장치.
  8. 제7항에 있어서,
    상기 제1 컨택홀은 상기 액티브층의 채널 영역과 중첩되는 표시 장치.
  9. 제1항에 있어서,
    상기 액티브층은 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하고,
    상기 제1 영역 상의 제1 보조층; 및
    상기 제2 영역 상의 제2 보조층을 더 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 액티브층은 제1 반도체 물질을 포함하고, 상기 제1 보조층 및 상기 제2 보조층은 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하고
    상기 제1 반도체 물질의 이동도는 상기 제2 반도체 물질의 이동도보다 높은 표시 장치.
  11. 제9항에 있어서,
    상기 액티브층은 제1 반도체 물질을 포함하고,
    상기 제1 보조층 및 상기 제2 보조층은 금속을 포함하는 표시 장치.
  12. 제1항에 있어서,
    구동 트랜지스터 및 스토리지 캐패시터를 포함하는 서브 픽셀을 포함하고,
    상기 스토리지 캐패시터는 상기 제1 캐패시터 전극 및 상기 제2 캐패시터 전극 간의 중첩에 의해 구성되고,
    상기 구동 트랜지스터는 상기 액티브층, 상기 소스 전극 및 상기 제2 캐패시터 전극을 포함하고, 상기 제2 캐패시터 전극은 상기 구동 트랜지스터의 게이트 전극에 해당하는 표시 장치.
  13. 제12항에 있어서,
    상기 서브 픽셀은 스캐닝 트랜지스터를 더 포함하고,
    상기 스캐닝 트랜지스터의 액티브층은 상기 구동 트랜지스터의 상기 액티브층과 동일한 층에 배치되고,
    상기 스캐닝 트랜지스터의 게이트 전극 또는 상기 스캐닝 트랜지스터의 게이트 전극에 해당하는 스캐닝 게이트 라인은, 상기 스캐닝 트랜지스터의 액티브층 상에 위치하고, 상기 구동 트랜지스터의 소스 전극과 동일한 층에 배치되는 표시 장치.
  14. 기판 상의 보조 소스 전극;
    상기 보조 소스 전극의 상부(over)에 위치하되, 상기 보조 소스 전극과 떨어져 있는 소스 전극;
    상기 보조 소스 전극과 상기 소스 전극 사이에 위치하며, 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 액티브층; 및
    상기 보조 소스 전극과 상기 액티브층 사이에 위치하는 게이트 전극을 포함하고,
    상기 제1 영역은 상기 보조 소스 전극 및 상기 소스 전극과 전기적으로 연결되고, 상기 제2 영역은 드레인 전극과 전기적으로 연결되거나 드레인 전극에 해당하고, 상기 제3 영역은 상기 게이트 전극과 중첩되고, 상기 보조 소스 전극의 적어도 일부는 상기 게이트 전극과 중첩되는 트랜지스터.
  15. 제14항에 있어서,
    상기 보조 소스 전극의 적어도 일부는 상기 소스 전극과 중첩되는 트랜지스터.
  16. 제14항에 있어서,
    상기 보조 소스 전극과 상기 게이트 전극 간의 전압 차이는 미리 정해진 시간 동안 유지되는 트랜지스터.
  17. 기판;
    상기 기판 상의 제1 캐패시터 전극;
    상기 제1 캐패시터 전극 상의 제1 버퍼층;
    상기 제1 버퍼층 상에 위치하고, 상기 제1 캐패시터 전극의 적어도 일부와 중첩되는 제2 캐패시터 전극;
    상기 제2 캐패시터 전극 상의 제2 버퍼층;
    상기 제2 버퍼층 상의 액티브층;
    상기 액티브층 상의 게이트 절연막;
    상기 게이트 절연막 상에 위치하고, 상기 액티브층의 적어도 일부와 중첩되는 소스 전극;
    상기 소스 전극 상의 오버코트층; 및
    상기 오버코트층의 제1 컨택홀을 통해 상기 소스 전극과 전기적으로 연결되는 픽셀 전극을 포함하고, 상기 제1 컨택홀은 상기 액티브층과 중첩되는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 컨택홀은 상기 액티브층의 채널 영역과 중첩되는 표시 장치.
  19. 제17항에 있어서,
    상기 액티브층은 상기 제1 캐패시터 전극 및 상기 제2 캐패시터 전극 간의 중첩 영역의 적어도 일부와 중첩되는 표시 장치.
  20. 기판; 및
    상기 기판 상에 배치되고, 제1 전극, 제2 전극, 제3 전극, 및 액티브층을 포함하는 구동 트랜지스터;
    제1 컨택홀에서 상기 제1 전극과 전기적으로 연결되는 픽셀 전극; 및
    상기 제1 전극과 상기 제3 전극 간의 스토리지 캐패시터를 포함하고,
    상기 스토리지 캐패시터, 상기 액티브층, 및 상기 제1 컨택홀이 수직 방향으로 중첩되는 표시 장치.
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