KR20240043062A - 표시 패널, 표시장치 및 표시 패널 제조 방법 - Google Patents

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Abstract

본 개시의 실시예들은, 표시 패널, 표시 장치 및 표시 패널 제조 방법에 관한 것으로서, 더욱 상세하게는 채널 영역, 상기 채널 영역의 제1 측에 위치하는 제1 영역, 및 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층, 제1 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되고, 제1 영역과 전기적으로 연결된 제1 전극, 게이트 절연막 상에 배치되고, 제2 영역과 전기적으로 연결된 제2 전극, 게이트 절연막 상에 배치되고, 채널 영역의 적어도 일부와 중첩된 제1 홀을 구비하는 제1 절연막, 제1 홀 내에 배치되고, 제1 홀 내에서 채널 영역과 중첩되도록 배치된 제3 전극을 포함함으로써, 내부 광으로 인해 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.

Description

표시 패널, 표시장치 및 표시 패널 제조 방법{DISPLAY PANEL, DISPLAY DEVICE AND DISPLAY PANEL MANUFACTURING METHOD}
본 개시의 실시 예들은 표시 패널, 표시장치 및 표시 패널 제조 방법에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다.
특히, 박막 트랜지스터(Thin Film Transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정 표시 장치(Liquid Crystal Display Device) 또는 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치에서 구동 소자 또는 스위칭 소자로 널리 이용되고 있다.
이러한 박막 트랜지스터가 포함된 표시 장치는 내부 광에 의해 트랜지스터의 특성이 저하되거나, 기생 캐패시턴스의 증가 및 개구율 저하 등의 문제가 발생하곤 한다.
종래, 표시 장치에서는 내부 광에 의해 트랜지스터의 특성이 저하되고, 기생 캐패시턴스에 의해 구동 특성이 저하되며, 개구율 저하로 인해 발광 영역의 면적이 작아지는 문제를 해결할 수 있는 표시 패널, 표시 장치 및 표시 패널 제조 방법을 발명하였다.
본 개시의 실시예들은 내부 광이 액티브층에 입사되어 트랜지스터의 특성이 저하되는 것을 방지할 수 있는 표시 패널, 표시 장치 및 표시 패널 제조 방법을 제공할 수 있다.
또한, 본 개시의 실시예들은 기생 캐패시턴스 증가로 인해 구동 특성이 저하되는 것을 방지할 수 있는 표시 패널, 표시 장치 및 표시 패널 제조 방법을 제공할 수 있다.
또한, 본 개시의 실시예들은 좁은 면적에 위치하는 스토리지 캐패시터의 용량을 크게 할 수 있는 구조를 가짐으로써, 개구부(발광영역)의 면적을 넓게 확보 할 수 있는 표시 패널, 표시 장치 및 표시 패널 제조 방법을 제공할 수 있다.
본 개시의 실시예들은 기판 상에 배치되고, 채널 영역, 채널 영역의 제1 측에 위치하는 제1 영역, 및 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층, 제1 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되고, 제1 영역과 전기적으로 연결된 제1 전극, 게이트 절연막 상에 배치되고, 제2 영역과 전기적으로 연결된 제2 전극, 게이트 절연막 상에 배치되고, 채널 영역의 적어도 일부와 중첩된 제1 홀을 구비하는 제1 절연막, 제1 절연막 상에 배치되고, 제1 홀의 적어도 일부와 중첩된 제2 홀을 구비하는 제2 절연막, 제1 홀 내에 배치되고, 제1 홀 내에서 채널 영역과 중첩되도록 배치된 제3 전극을 포함하는 표시 패널을 제공할 수 있다.
본 개시의 실시예들은 기판 상에 배치되고, 채널 영역, 채널 영역의 제1 측에 위치하는 제1 영역, 및 상기 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층, 제1 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되고, 제1 영역과 전기적으로 연결된 제1 전극, 게이트 절연막 상에 배치되고, 제2 영역과 전기적으로 연결된 제2 전극, 게이트 절연막 상에 배치되고, 채널 영역의 적어도 일부와 중첩된 제1 홀을 구비하는 제1 절연막, 제1 홀 내에 배치되고, 제1 홀 내에서 채널 영역과 중첩되도록 배치된 제3 전극을 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시예들은 기판 상에 라이트 쉴드를 형성하는 단계, 라이트 쉴드가 배치된 기판 상에 버퍼층을 형성하는 단계, 버퍼층 상에 액티브 물질을 형성하고, 액티브 물질을 패터닝하여 제1 액티브 패턴 및 적어도 하나의 제2 액티브 패턴을 형성하는 단계, 제1 및 제2 액티브 패턴 상에 게이트 절연막 물질을 형성하고, 제1 드라이 에칭 공정을 통해 게이트 절연막 물질 및 버퍼층에 다수의 컨택홀을 형성하여 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 전극 물질을 형성하고, 전극 물질을 패터닝하여 제1 및 제2 전극을 형성하는 단계, 제1 및 제2 전극이 형성된 기판 상에 제1 절연막 물질을 형성하고, 제1 절연막 물질을 패터닝하여 홀과 컨택홀을 형성하는 단계, 제1 절연막 상에 제2 전극 물질을 형성하고 패터닝 하여 제3 전극을 형성하는 단계를 포함하는 표시 패널 제조 방법을 제공할 수 있다.
본 개시의 실시예들에 의하면, 액티브층 상에 배치된 전극이 액티브층의 채널 영역 전체와 중첩되고, 액티브층의 채널 영역의 양 측에 배치된 제1 영역과 제2 영역 각각의 일부와도 배치됨으로써, 내부 광이 액티브층에 입사되어 트랜지스터의 특성이 저하되는 것을 방지할 수 있는 표시 패널, 표시 장치 및 표시 패널 제조 방법을 제공할 수 있다.
본 개시의 실시예들에 의하면, 트랜지스터는 서로 다른 층에 배치된 전극들을 포함하고 전극들 사이에 배치된 절연막의 두께를 조절함으로써, 기생 캐패시턴스 증가로 인해 구동 특성이 저하되는 것을 방지할 수 있는 표시 패널, 표시 장치 및 표시 패널 제조 방법을 제공할 수 있다.
본 개시의 실시예들에 의하면, 다수의 스토리지 캐패시터 전극을 포함하고, 병렬로 연결된 다수의 스토리지 캐패시터를 포함함으로써, 고 용량의 스토리지 캐패시터를 포함하는 표시 패널, 표시 장치 및 표시 패널 제조 방법을 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 다른 등가 회로이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀 내 라이트 쉴드를 나타낸 도면이다.
도 5는 본 개시의 실시 예들에 따른 표시 패널에서 액티브 영역의 일부를 도시한 도면이다.
도 6a 내지 도 6e은 도 5의 A-B, C-D 및 E-F를 따라 절단한 단면도이다.
도 7a 내지 도 7c은 본 개시의 실시예들에 따른 표시 장치의 개략적인 단면도이다.
도 8은 본 개시의 실시예들에 따른 표시 장치의 적어도 하나의 서브픽셀 내에 배치된 스토리지 캐패시터들의 구조를 개략적으로 도시한 도면이다.
도 9a 및 도 9b는 본 개시의 실시예들에 따른 표시 장치의 단면 구조를 도시한 도면이다.
도 10a 내지 도 10d은 본 개시의 실시예들에 따른 표시 장치의 구조를 도시한 도면이다.
도 11 내지 도 21은 도 6c에 도시된 표시 장치의 제조 공정을 개략적으로 도시한 도면이다.
도 22 및 도 23은 도 6d에 도시된 표시 장치의 제3 전극, 픽셀 전극 및 뱅크를 형성하는 공정 단계를 개략적으로 도시한 도면이다.
도 24 및 도 25는 도 6e에 도시된 표시 장치의 제3 전극, 픽셀 전극 및 뱅크를 형성하는 공정을 개략적으로 도시한 도면이다.
도 26 내지 도 36은 도 7a에 도시된 표시 장치의 제조 공정을 개략적으로 도시한 도면이다.
도 37 및 도 38은 도 7b에 도시된 표시 장치의 제3 전극, 픽셀 전극 및 뱅크를 형성하는 공정 단계를 개략적으로 도시한 도면이다.
도 39 및 도 40은 도 7c에 도시된 표시 장치의 제3 전극, 픽셀 전극 및 뱅크를 형성하는 공정을 개략적으로 도시한 도면이다.
도 41 내지 도 44는 도 10a에 도시된 표시 장치의 제조 공정을 개략적으로 도시한 도면이다.
도 45는 도 10b의 표시 장치에서 제1 전극, 제3 전극 및 픽셀 전극을 형성하는 단계를 개략적으로 도시한 도면이다.
도 46 및 도 47은 도 10d의 표시 장치에서 제1 전극, 제3 전극 및 픽셀 전극을 형성하는 단계를 개략적으로 도시한 도면이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브 픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA) 및 영상이 표시되지 않으며 표시 영역(DA)의 외곽에 위치하는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브 픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캐닝 동작이 시작되도록 제어하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캐닝 타이밍에 맞춰 적당한 시간에 데이터 구동이 진행되도록 제어할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 연성 인쇄회로 등에 실장되고, 인쇄회로기판, 연성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이고, 도 3은 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 다른 등가 회로이다.
도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 발광소자(ED), 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2를 참조하면, 발광소자(ED)는 픽셀 전극(PE)과 공통 전극(CE)을 포함하고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀 전극(PE)은 각 서브 픽셀(SP)마다 배치되는 전극이고, 공통 전극(CE)은 모든 서브 픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀 전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀 전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2), 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 소스 노드(소스 전극) 또는 드레인 노드(드레인 전극)일 수 있으며, 발광소자(ED)의 공통 전극(CE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 드레인 노드(드레인 전극) 또는 소스 노드(소스 전극)일 수 있으며, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 트랜지스터(DRT)의 게이트 노드(게이트 전극)일 수 있으며, 스캐닝 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
스캐닝 트랜지스터(SCT)는 게이트 신호의 일종인 스캐닝 게이트 신호(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제3 노드(N3)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캐닝 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캐닝 게이트 라인(SCL)에서 공급되는 스캐닝 게이트 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제3 노드(N3) 간의 연결을 제어할 수 있다.
스캐닝 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캐닝 게이트 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제3 노드(N3)에 전달해줄 수 있다.
여기서, 스캐닝 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캐닝 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 제1 노드(N1) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브 픽셀(SP)은 발광할 수 있다.
도 3를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 센싱 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 트랜지스터(SENT)는 게이트 신호의 일종인 센싱 게이트 신호(SENSE)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 기준전압 라인(RVL) 사이에 연결될 수 있다. 다시 말해, 센싱 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센싱 게이트 라인(SENL)에서 공급된 센싱 게이트 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준전압 라인(RVL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 기준전압 라인(RVL)에서 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 센싱 트랜지스터(SENT)가 n 타입 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 센싱 트랜지스터(SENT)가 p 타입 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
센싱 트랜지스터(SENT)가 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준전압 라인(RVL)으로 전달해주는 기능은 서브 픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준전압 라인(RVL)으로 전달되는 전압은 서브 픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브 픽셀(SP)의 특성치가 반영된 전압일 수 있다.
구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다.
도 2 및 도 3에 도시된 서브 픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2 및 도 3에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브 픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브 픽셀(SP)은 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP) 내 라이트 쉴드(LS: Light Shield)를 나타낸 도면이다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)는 문턱 전압, 이동도 등의 고유 특성치를 가질 수 있다. 구동 트랜지스터(DRT)의 고유 특성치가 변화하게 되면, 구동 트랜지스터(DRT)의 전류 구동 능력(전류 공급 성능)이 변화하게 되어, 해당 서브 픽셀(SP)의 발광 특성도 변화할 수 있다.
구동 트랜지스터(DRT)의 구동 시간의 경과에 따라 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수 있다. 또한, 구동 트랜지스터(DRT)에 빛이 조사되는 경우, 특히, 구동 트랜지스터(DRT)의 채널 영역에 빛이 조사되는 경우, 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수도 있다.
따라서, 도 4에 도시된 바와 같이, 구동 트랜지스터(DRT)의 소자 특성 변화(예: 문턱 전압 변화, 이동도 변화 등)를 줄여주기 위하여, 구동 트랜지스터(DRT)의 근방에 라이트 쉴드(LS)가 형성되어 있을 수 있다. 예를 들어, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 아래에 형성될 수 있다.
한편, 라이트 쉴드(LS)는 광 차단 역할 이외에, 구동 트랜지스터(DRT)의 채널 영역 하부에 형성되어 구동 트랜지스터(DRT)의 바디(Body)의 역할을 할 수 있다.
구동 트랜지스터(DRT)에서 바디 효과(Body effect)가 발생될 수 있는데, 이러한 바디 효과의 영향을 줄여주기 위하여, 구동 트랜지스터(DRT)의 바디 역할을 하는 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다. 여기서, 구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 소스 노드일 수 있다.
한편, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 하부뿐만 아니라, 다른 트랜지스터(예: SCT, SENT)의 채널 영역 하부에도 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)의 표시 영역(DA)에는, 각 서브 픽셀(SP)마다 트랜지스터들(DRT, SCT, SENT)이 배치될 수 있다. 본 개시의 실시 예들에 따른 표시 패널(110)의 비-표시 영역(NDA)에 게이트 구동 회로(130)가 GIP (Gate In Panel) 타입으로 형성되는 경우, GIP 타입의 게이트 구동 회로(130)에 포함되는 다수의 트랜지스터가 표시 패널(110)의 비-표시 영역(NDA)에 배치될 수 있다.
이와 같이, 본 개시의 실시 예들에 따른 표시 패널(110)에는 다수의 트랜지스터가 배치될 수 있다. 이러한 트랜지스터에는 광이 유입되어 트랜지스터의 특성이 저하될 수 있다. 예를 들면, 유기발광 표시장치에 포함된 유기발광소자로부터 발광된 광의 일부는 표시 패널의 전면 방향으로 출사되는 반면, 유기발광소자로부터 발광된 광의 다른 일부는 다수의 트랜지스터가 배치된 하부 기판 방향으로 전달되어 트랜지스터의 내부에 유입될 수 있다. 이 경우, 표시 패널(110)의 휘점 또는 암점을 유발할 수 있다.
본 명세서의 발명자들은 트랜지스터에 내부 광이 유입되어 표시 패널(110)의 특성이 저하된 다는 것을 실험 및 분석을 통해 확인하고, 트랜지스터에 내부 광이 유입되는 것을 방지할 수 있는 구조와 공정 방법을 발명하였다.
이하에서는, 유기발광소자로부터 발광된 광이 트랜지스터에 유입되는 것을 방지하고, 트랜지스터의 특성을 유지할 수 있는 표시패널 및 표시장치에 대하여, 더욱 상세하게 설명한다.
도 5는 본 개시의 실시 예들에 따른 표시 패널에서 액티브 영역의 일부를 도시한 도면이다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 패널의 적어도 하나의 서브 픽셀은 뱅크에 의해 구분되는 발광 영역(EA)과 비 발광 영역을 포함할 수 있다.
표시 패널의 액티브 영역에서 발광 영역(EA)은 뱅크와 미 중첩된 영역이고, 비 발광 영역은 뱅크와 중첩된 영역일 수 있다.
발광 영역(EA)에는 애노드 전극(570), 발광층을 포함하는 유기층 및 캐소드 전극을 포함하는 유기발광소자(OLED)가 배치될 수 있다. 그리고, 유기발광소자(OLED)가 배치된 발광 영역(EA)과 중첩되도록 컬러필터(580)가 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 표시 장치에 포함되는 다수의 서브 픽셀 중 일부 서브 픽셀에만 컬러필터(580)가 배치될 수도 있고, 표시 장치(100)에 포함되는 서브 픽셀 전체에 컬러필터(580)가 배치되지 않을 수도 있다.
하나의 서브 픽셀에는 적어도 하나의 트랜지스터가 배치될 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 하나의 서브 픽셀에는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 배치될 수 있다.
기판 상에는 라이트 쉴드(510)와 동일층에 배치되고, 제1 방향으로 연장된 제1 신호라인(501) 및 제2 신호라인(502)이 배치될 수 있다. 여기서, 제1 신호라인(501)은 도 2 내지 도 4의 구동 전압 라인(DVL)이고, 제2 신호라인(502)은 데이터 라인(도 2 내지 도 4의 DL)일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 예를 들면, 제1 및 제2 신호라인(501, 502) 각각이 데이터 라인일 수도 있다.
다만, 설명의 편의를 위해서, 후술하는 설명에서는 제1 신호라인(501)이 구동전압 라인이고, 제2 신호라인(502)이 데이터 라인인 구조를 중심으로 설명한다.
제1 및 제2 신호라인(501, 502)과 동일 층에 라이트 쉴드(510)가 배치될 수 있다.
제1 및 제2 신호라인(501, 502)과 라이트 쉴드(510)가 배치된 기판 상에는 제1 액티브층(520), 제2 액티브층(530) 및 제3 액티브층(540)이 배치될 수 있다.
여기서, 적어도 하나의 액티브층은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 산화물 소재에 도핑을 통해 전도성을 제어하고 밴드갭을 조절한 반도체 소재로서, 일반적으로 넓은 밴드갭을 갖는 투명 반도체 소재일 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO (Indium gallium zinc oxide), ZnO (zinc oxide), IGO (Indium Gallium Oxide), IZO(Indium Zinc Oxide) CdO (cadmium oxide), InO (indium oxide), ZTO (zinc tin oxide), ZITO (zinc indium tin oxide), IGZTO (Indium gallium zinc tin oxide) 등을 포함할 수 있다.
예를 들면, 제1 내지 제3 액티브층(520, 530, 540)이 산화물 반도체 물질을 포함하는 경우, 이러한 제1 내지 제3 액티브층(520, 530, 540)을 포함하는 트랜지스터(TR)는 산화물 박막 트랜지스터(Oxide thin film transistor)라고 한다.
제1 액티브층(520)은 제1 트랜지스터(T1)에 포함되고, 제2 액티브층(530)은 제2 트랜지스터(T2)에 포함되며, 제3 액티브층(540)은 제3 트랜지스터(T3)에 포함될 수 있다.
도 5를 참조하면, 제2 액티브층(530)은 서브 픽셀에 배치된 스토리지 캐패시터(Cst)의 전극 역할을 할 수 있다.
구체적으로, 스토리지 캐패시터(Cst)는 적어도 2개의 스토리지 캐패시터 전극을 포함할 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 라이트 쉴드(510)와 제2 액티브층(530)을 스토리지 캐패시터(Cst) 전극으로 포함할 수 있다.
제1 내지 제3 액티브층(520, 530, 540)이 배치된 기판 상에는 다수의 신호라인(503, 504, 505) 및 다수의 도전층(551, 552)이 배치될 수 있다.
구체적으로, 다수의 신호라인은 제3 신호라인(503), 제4 신호라인(504), 제5 신호라인(505) 및 제6 신호라인(506)을 포함할 수 있다.
제3 및 제4 신호라인(503, 504)는 제1 및 제2 신호라인(501, 502)과 교차하는 방향으로 연장될 수 있다. 제3 신호라인(503)은 제1 게이트 라인이고, 제4 신호라인(504)은 제2 게이트 라인일 수 있다.
제5 신호라인(505)은 제1 신호라인(501)의 적어도 일부와 중첩하도록 배치될 수 있다. 그리고, 제5 신호라인(505) 하부에 배치된 절연막에 구비된 컨택홀을 통해 제5 신호라인(505)과 제1 신호라인(501)은 전기적으로 연결될 수 있다. 이를 통해, 제1 신호라인(501)의 저항을 낮출 수 있다.
또한, 제5 신호 라인(505)은, 제1 신호 라인(501)이 연장되는 방향과 교차하는 방향으로 연장되는 연장부를 포함할 수 있다. 다수의 서브 픽셀은 제5 신호 라인(505)의 연장부를 통해 구동 전압을 공급받을 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 제1 신호 라인(501)이 데이터 라인일 경우, 제1 신호 라인(501) 상에 제5 신호 라인(505)이 배치되지 않을 수 있다.
제6 신호라인(506)은 제1 및 제2 신호라인(501, 502)과 교차하는 방향으로 연장될 수 있다. 제6 신호라인(506)은 제3 액티브층(540)과 전기적으로 연결될 수 있다. 여기서, 제6 신호라인(506)은 기준전압라인과 연결되는 신호라인일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
제3 내지 제6 신호라인(503, 504, 505, 506)과 동일 층에 배치된 다수의 도전층(551, 552)은 제1 전극(551) 및 제2 전극(552)을 포함할 수 있다.
여기서, 제1 전극(551)과 제2 전극(552) 각각은 제1 트랜지스터(T1)의 소스 전극과 드레인 전극 중 하나의 역할을 할 수 있다.
제1 전극(551)과 제2 전극(552)이 배치된 기판 상에는 제3 전극(563)이 배치될 수 있다.
제3 전극(563)은 제1 트랜지스터(T1)의 게이트 전극 역할을 할 수 있다.
제3 전극(563)은 제1 전극(551) 및 제2 전극(552)과 다른 층에 배치될 수 있다.
도 5를 참조하면, 제3 전극(563)은, 제3 전극(563) 하부에 배치된 적어도 한 층의 절연막에 구비된 컨택홀 내에 배치될 수 있다.
예를 들면, 제1 액티브층(520)와 제3 전극(563) 사이에 배치된 절연막들의 제1 홀(CH1)과 제2 홀(CH2) 내에 제3 전극(563)이 배치될 수 있다.
여기서, 제3 전극(563)은 제1 액티브층(520)의 일부와 중첩될 수 있다. 특히, 제3 전극(563)은 제1 트랜지스터(T1)의 제1 액티브층(520)의 채널 영역뿐만 아니라, 제1 액티브층(520)의 제1 및 제2 영역(521, 521) 각각의 적어도 일부와 중첩되어 제1 트랜지스터(T1)의 제1 액티브층(520)에 광이 입사되어 제1 트랜지스터(T1)의 특성이 저하되는 것을 방지할 수 있다.
도 5를 참조하면, 제1 트랜지스터(T1)는 제1 액티브층(520), 제1 전극(551), 제2 전극(552) 및 제3 전극(563)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극(551)은 라이트 쉴드(510)와 전기적으로 연결되고, 제1 트랜지스터(T1)의 제1 액티브층(520)은 제5 신호라인(505)과 일체로 형성된 제2 전극(552)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(530), 제3 전극(563), 제4 전극(554) 및 제3 신호라인(503)을 포함할 수 있다. 제4 전극(554)은 제3 신호라인(503)과 동일 층에 배치될 수 있다. 제2 트랜지스터(T2)에 포함되는 제3 전극(563)과 제4 전극(554) 각각은 제2 트랜지스터(T2)의 소스 전극과 드레인 전극 중 하나의 역할을 할 수 있다.
도 5에 도시된 바와 같이, 제4 전극(554)은 제2 신호라인(502)과 전기적으로 연결될 수 있고, 제3 전극(563)은 제2 액티브층(530)과 전기적으로 연결될 수 있다.
도 5를 참조하면, 제3 트랜지스터(T3)는 제3 액티브층(540), 제5 전극(555), 제6 신호라인(506) 및 제4 신호라인(504)을 포함할 수 있다. 제3 트랜지스터(T3)의 제5 전극(555)과 제6 신호라인(506) 각각은 제3 트랜지스터(T3)의 소스 전극과 드레인 전극 중 하나의 역할을 할 수 있다.
제 1 트랜지스터(T1)는 구동 트랜지스터일 수 있으며, 도 5에 도시된 바와 같이, 하나의 서브 픽셀 내에는 적어도 하나의 스토리지 캐패시터(Cst)가 배치될 수 있다.
스토리지 캐패시터(Cst)는 다수의 스토리지 캐패시터 전극을 포함할 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 스토리지 캐패시터(Cst)는 라이트 쉴드(510), 제2 액티브층(530) 및 픽셀 전극(570)을 스토리지 캐패시터 전극으로 포함할 수 있다.
이러한 픽셀의 구조를 도 6a 내지 도 6e을 참조하여 구체적으로 검토하면 다음과 같다.
도 6a 내지 도 6e은 도 5의 A-B, C-D 및 E-F를 따라 절단한 단면도이다.
도 6a 내지 도 6e은 본 개시의 실시 예들에 따른 트랜지스터 구조들이 도시된 단면도이다.
본 개시의 실시 예들에 따른 표시 패널(110)은 화상이 표시되는 표시 영역(DA) 및 표시 영역(DA)과 다른 비-표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA) 및/또는 비-표시 영역(NDA)에는 다수의 트랜지스터 및 다수의 캐패시터가 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)에 배치되는 트랜지스터는, 표시 영역(DA) 내 각 서브 픽셀(SP)마다 배치되는 트랜지스터(DRT, SCT, SENT)일 수 있다,
또한, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치되는 트랜지스터는, 비-표시 영역(NDA)에 형성된 GIP 타입의 게이트 구동 회로(130)에 포함되는 트랜지스터일 수도 있다.
또한, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치되는 캐패시터는 표시 영역(DA) 내 각 서브 픽셀(SP)에 포함된 스토리지 캐패시터(Cst)일 수도 있고, 비-표시 영역(NDA)에 형성된 GIP 타입의 게이트 구동 회로(130)에 포함되는 캐패시터일 수도 있다.
이하에서는, 본 개시의 실시 예들에 따른 트랜지스터 구조를 설명하기 위한 트랜지스터로서, 표시 영역(DA) 내 각 서브 픽셀(SP)에서의 구동 트랜지스터(DRT)를 예로 들고, 본 개시의 실시 예들에 따른 캐패시터 구조를 설명하기 위한 캐패시터로서 서브 픽셀(SP) 내 스토리지 캐패시터(Cst)를 예로 든다.
도 6a 내지 도 6e을 참조하면, 하나의 서브 픽셀은 발광 영역(EA)과 비 발광 영역(NEA)을 포함할 수 있다.
비 발광 영역(NEA)에는 다수의 트랜지스터 및 적어도 하나의 스토리지 캐패시터(Cst)가 배치될 수 있다.
발광 영역(EA)에는 픽셀 전극(570 또는 애노드 전극), 유기층(680) 및 공통 전극(690, 또는 캐소드 전극)을 포함하는 유기발광소자(OLED)가 배치될 수 있다.
도 6a 내지 도 6e을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)은, 기판(600), 기판(600) 상의 버퍼층(601), 버퍼층(601) 상의 제1 액티브층(520), 제1 액티브층(520) 상의 제1 및 제2 전극(551, 552), 제1 액티브층(520) 상의 게이트 절연막(602), 및 게이트 절연막(602) 상의 제3 전극(563)을 포함할 수 있으며, 제1 액티브층(520)의 하부에 배치되는 라이트 쉴드(510)를 더 포함할 수 있다.
도 6a 내지 도 6e에서는 제1 액티브층(520) 하부에 라이트 쉴드(510)가 배치되는 구조를 도시하였으나, 본 개시의 실시 예들에 따른 표시 장치(100)의 구조가 이에 한정되는 것은 아니며, 제1 액티브층(520) 하부에 라이트 쉴드(510)가 미 배치될 수도 있다.
본 개시의 실시 예들에 따른 표시 패널(110)에 배치된 트랜지스터(TR)는 구동 트랜지스터(DRT)일 수 있으나, 이에 한정되는 것은 아니다.
예를 들면, 본 명세서에 설명되는 트랜지스터는 표시 영역(DA)에 배치된 스캐닝 트랜지스터(SCT) 또는 센스 트랜지스터(SENT)일 수 있으며, 비 표시 영역(NDA)에 배치되는 트랜지스터일 수도 있다.
도 6a 내지 도 6e을 참조하면, 트랜지스터(TR)는, 제1 전극(551), 제2 전극(552), 제3 전극(563) 및 제1 액티브층(520) 등을 포함할 수 있다. 여기서, 제1 전극(551)과 제2 전극(552) 각각은 트랜지스터(TR)의 소스 전극과 드레인 전극 중 어느 하나일 수 있다.
도 6a 및 도 6b를 참조하면, 트랜지스터(TR)의 제1 액티브층(520)은 제1 영역(521), 제2 영역(522) 및 채널 영역(523)을 포함할 수 있다.
구체적으로, 제1 액티브층(520)은 제3 전극(563) 및 게이트 절연막(602)과 중첩되는 채널 영역(523), 채널 영역(523)의 제1 측에 위치하는 제1 영역(521) 및 채널 영역(523)의 제2 측에 위치하는 제2 영역(522)을 포함할 수 있다.
제1 액티브층(520)의 제1 및 제2 영역(521, 522)은 도체화된 영역을 포함하고, 채널 영역(523)은 도체화되지 않은 영역일 수 있다.
예를 들면, 도 6a 및 도 6b를 참조하면, 제1 액티브층(520)의 제1 및 제2 영역(521, 522) 각각은 전체가 도체화된 영역일 수 있다.
다만, 본 개시의 실시예들에 따른 제1 액티브층(520)의 구조가 이에 한정되는 것은 아니다.
도 6c 내지 도 6e를 참조하면, 제1 액티브층(520)의 제1 영역(521)은 제1 보조 영역(521a) 및 제2 보조 영역(521b)을 포함하고, 제2 영역(522)은 제3 보조 영역(522a) 및 제4 보조 영역(522b)을 포함할 수 있다.
여기서, 제1 보조 영역(521a)과 제3 보조 영역(522a)은 도체화 되지 않은 영역이고, 제2 보고 영역(521b)과 제4 보조 영역(522b)은 도체화된 영역일 수 있다.
도 6c 내지 도 6e를 참조하면, 제2 보조 영역(521b)은 채널 영역(523)과 제1 보조 영역(521a) 사이에 배치된 영역이고, 제4 보조 영역(522b)은 채널 영역(523)과 제3 보조 영역(523a) 사이에 배치된 영역일 수 있다.
도 6c 내지 도 6e를 참조하면, 제2 보조 영역(521b)과 제4 보조 영역(522b) 각각은 상면의 일부가 제1 절연막(603)과 접촉될 수 있다. 도 6c에서는 제2 보조 영역(521b)의 상면의 일부가 제1 전극(551) 및 게이트 절연막(602)과 중첩되고, 제4 보조 영역(522b)의 상면의 일부가 제2 전극(552) 및 게이트 절연막(602)과 중첩되는 구조를 예시로 도시하였으나, 본 개시의 실시 예들에 따른 트랜지스터(TR)의 구조가 이에 한정되는 것은 아니다. 예를 들면, 제2 보조 영역(521b)과 제4 보조 영역(522b) 각각의 상면 전체는 제2 절연막(603)과 접촉되는 구조를 가질 수도 있다.
또한, 제1 보조 영역(521a) 및 제3 보조 영역(522a)의 상면의 전체는 제1 절연막(603)이 아닌 다른 구성들과 접촉될 수 있다. 구체적으로, 도 6c를 참조하면, 제1 보조 영역(521a)의 상면의 일부는 게이트 절연막(602)과 접촉되고, 나머지 일부는 제1 전극(551)과 접촉될 수 있다. 제3 보조 영역(522a)의 상면의 일부는 게이트 절연막(602)과 접촉되고, 나머지 일부는 제2 전극(552)과 접촉될 수 있다.
도 6a 내지 도 6e에 도시된 제1 액티브층(520)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 산화물 소재에 도핑(dopping 또는 이온 임플란트(ion implant))을 통해 전도성을 제어하고 밴드갭을 조절한 반도체 소재로서, 일반적으로 넓은 밴드갭을 갖는 투명 반도체 소재일 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO (Indium gallium zinc oxide), IGO (Indium Gallium Oxide), IZO(Indium Zinc Oxide), ZnO (zinc oxide), CdO (cadmium oxide), InO (indium oxide), ZTO (zinc tin oxide), ZITO (zinc indium tin oxide), IGZTO (Indium gallium zinc tin oxide) 등을 포함할 수 있다. 제1 액티브층(520)이 산화물 반도체 물질인 경우, 이러한 제1 액티브층(520)을 포함하는 트랜지스터(TR)는 산화물 박막 트랜지스터(Oxide thin film transistor)라고 한다.
제1 액티브층(520)은 도체화는 도핑 공정이 아닌, 게이트 절연막(602)의 드라이 에칭(dry etching) 공정 시에 도체화될 수 있으며, 다양한 공정을 통해 제1 액티브층(520)의 전도성이 제어될 수 있다.
도 6a 내지 도 6e에는 제1 액티브층(520)이 단일층인 구조만이 도시되어 있으나, 본 개시의 실시 예들에 따른 트랜지스터(TR)의 구조가 이에 한정되는 것은 아니다. 제1 액티브층(520)은 다중층일 수도 있으며, 예를 들어, 제1 액티브층(520)이 다중층인 경우, 동일한 반도체 물질로 다중층을 구성하거나 서로 다른 두 가지 이상의 반도체 물질로 다중층을 구성할 수도 있다.
도 6a 내지 도 6e을 참조하면, 제1 액티브층(520)의 상면의 일부에는 게이트 절연막(602)이 배치될 수 있다. 게이트 절연막(602)은 제1 게이트 절연막 부분(602a), 제2 게이트 절연막 부분(602b) 및 제3 게이트 절연막 부분(602c)을 포함할 수 있다.
도 6a 내지 도 6e을 참조하면, 제1 게이트 절연막 부분(602a)은 제1 액티브층(520)의 제1 단부 및 제2 단부 중에서, 제1 액티브층(520)의 제1 단부를 상에 배치될 수 있으며, 예를 들면, 제1 게이트 절연막 부분(602a)은 제1 액티브층(520)의 제1 단부를 덮으면서 배치될 수 있다.
제2 게이트 절연막 부분(602b)은 제1 액티브층(520)의 제2 단부 상에 배치될 수 있으며, 예를 들면, 제2 게이트 절연막 부분(602b)은 제1 액티브층(520)의 제2 단부를 덮으면서 배치될 수 있다.
도 6a 내지 도 6e을 참조하면, 제1 게이트 절연막 부분(602a) 및 제2 게이트 절연막 부분(602b)은 제1 액티브층(520)의 채널 영역(525)과 중첩되지 않을 수 있다. 제3 게이트 절연막 부분(602c)은 제1 액티브층(520)의 채널 영역(525) 상에 위치할 수 있다.
이러한 제1 내지 제3 게이트 절연막 부분(602a, 602b, 602c)을 형성하는 공정에서 제1 액티브층(520)의 일부 영역은 도체화 될 수 있다.
구체적으로, 도 6a 내지 도 6e에 도시된 제1 내지 제3 게이트 절연막 부분(602a, 602b, 602c)을 형성하는 공정에서 제1 내지 제3 게이트 절연막 부분(602a, 602b, 602c)과 미 중첩된 제1 액티브층(520)의 영역은 도체화 될 수 있다.
또한, 본 개시의 실시예들에 따른 제1 액티브층(520)의 구조가 이에 한정되는 것은 아니며, 제1 내지 제3 게이트 절연막 부분(602a, 602b, 602c)과 중첩된 제1 액티브층(520)의 적어도 일부 영역도 도체화 될 수 있다.
다시 말해, 본 개시의 실시 예들에 따른 제1 액티브층(520)은 게이트 절연막(602)과 미 중첩된 영역이 도체화된 구조이거나, 제1 액티브층(520)은 게이트 절연막(602)과 미 중첩된 영역과 게이트 절연막(602)과 중첩된 일부 영역도 도체화된 구조일 수 있다.
제1 액티브층(520)의 도체화된 영역은 게이트 절연막(602)의 패터닝 공정을 통해 도체화될 수 있다. 다만, 본 발명의 실시예에 따른 제1 액티브층(520)이 패터닝 공정이 아닌 도핑(dopping, 또는 이온 임플란트(ion implant)) 공정을 통해 도체화 될 수도 있다.
예를 들어, 도 6a 내지 도 6e에 도시된 게이트 절연막(602) 패턴들 상에는 포토레지스트가 남아 있는 상태이고 나머지 영역에는 포토레지스트가 남아 있지 않은 상태에서 드라이 에칭(dry etching) 공정을 통해 포토레지스트가 없는 영역의 게이트 절연막(602) 물질이 제거되면서 제1 액티브층(520)의 일부 영역은 도체화될 수 있다.
상술한 포토레지스트는 하프톤 마스크를 이용하여 각 영역에서 높이가 조절될 수 있으며, 제1 액티브층(520)의 일부 영역이 도체화된 다음 기판(600) 상에 남아 있는 포토레지스트는 제거될 수 있다.
이러한 제1 액티브층(520)은 도체화되지 않은 채널 영역(523)을 포함할 수 있으며, 채널 영역(523)은 게이트 절연막(602) 및 제3 전극(563)과 중첩되되, 제1 및 제2 전극(551, 552)과는 중첩되지 않는 전체 영역 또는 일부 영역일 수 있다.
제1 액티브층(520)의 채널 영역(523) 상에 위치하는 게이트 절연막(602)은 도 6a 내지 도 6e에 도시된 바와 같이 제1 액티브층(520) 상에서 패터닝된 구조를 가질 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 제1 액티브층(520) 전면에 게이트 절연막(602)이 배치될 수도 있다.
이하에서는, 설명의 편의를 위해서 도 6a 내지 도 6e에 도시된 바와 같이, 제1 액티브층(520) 상에 배치된 게이트 절연막(602)이 패터닝된 구조인 것을 중심으로 설명한다.
도 6a 내지 도 6e을 참조하면, 게이트 절연막(602)이 배치된 기판(600) 상에는 제1 전극(551)과 제2 전극(552)이 배치될 수 있다.
제1 전극(551)은 제1 액티브층(520)의 제1 영역(521)과 전기적으로 연결될 수 있다. 제2 전극(552)은 제1 액티브층(520)의 제2 영역(521)과 전기적으로 연결될 수 있다.
제1 전극(551), 제2 전극(552) 및 제3 전극(563) 각각은 각각은 단일층(single layer) 또는 다중층(multilayer)일 수 있다. 예를 들어, 제1 전극(551), 제2 전극(552), 및 제3 전극(563) 각각은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
제1 전극(551), 제2 전극(552) 및 제3 전극(563)은 중 적어도 하나가 다중층(multilayer)인 경우, 제1 전극(551), 제2 전극(552) 및 제3 전극(563) 중 적어도 하나는 전기적으로 서로 연결되는 하부 전극과 상부 전극을 포함할 수 있다.
하부 전극은 제1 금속을 포함하고, 상부 전극은 제1 금속과 다른 제2 금속을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있다. 이하에서는, 제1 금속은 몰리브덴·티타늄(MoTi)이고, 제2 금속은 구리(Cu)인 것을 예로 든다.
도 6a 내지 도 6e을 참조하면, 제1 전극(551)은 제1 게이트 절연막 부분(602a)의 적어도 상면 일부와 측면의 일부 상에 위치될 수 있다. 제2 전극(552)은 제2 게이트 절연막 부분(602b)의 적어도 상면 일부와 측면의 일부 상에 위치될 수 있다.
도 6a 내지 도 6e을 참조하면, 기판(600) 상에 배치된 버퍼층(601)은 단일층 또는 다중층일 수 있다. 예를 들어, 버퍼층(601) 은 질화규소(SiNx), 이산화규소(SiO2) 등의 다양한 절연막 재료를 포함할 수 있다.
버퍼층(601)이 다중층인 경우, 버퍼층(601)은 제1 버퍼층(601a) 및 제1 버퍼층(601a) 상에 배치된 제2 버퍼층(601b)을 포함할 수 있다. 이 경우, 예를 들어, 제1 버퍼층은 질화규소(SiNx)일 수 있고, 제2 버퍼층(601b)은 이산화규소(SiO2)일 수 있다. 또는, 제1 버퍼층(601a)은 이산화규소(SiO2)일 수 있고, 제2 버퍼층(601b)은 질화규소(SiNx)일 수 있다.
이러한 버퍼층(601) 상에는 트랜지스터(TR)의 제1 액티브층(520), 제1 전극(551), 제2 전극(552) 및 제3 전극(563)이 배치될 수 있다.
도 6a 내지 도 6e을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에서, 라이트 쉴드(510)는 기판(600)과 버퍼층(601) 사이에 위치하며 제1 액티브층(520)의 채널 영역(523)과 중첩될 수 있다.
라이트 쉴드(510)는 제1 전극(551), 제2 전극(552), 및 제3 전극(563) 각각은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
이러한 라이트 쉴드(510)는 단일층 또는 다중층일 수 있다.
도 6a 내지 도 6e에 도시된 바와 같이, 라이트 쉴드(510)가 다중층인 경우, 라이트 쉴드(510)는 하부 라이트 쉴드 및 하부 라이트 쉴드 상의 상부 라이트 쉴드를 포함할 수 있다.
하부 라이트 쉴드는 제1 하부 전극, 제2 하부 전극, 및/또는 제3 하부 전극에 포함된 제1 금속(예: MoTi)을 포함할 수 있다. 상부 라이트 쉴드는 제1 상부 전극, 제2 상부 전극, 및/또는 제3 상부 전극에 포함된 제2 금속(예: Cu)을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있다.
도 6a 내지 도 6e을 참조하면, 제1 전극(551) 또는 제2 전극(552)은 버퍼층(601) 및 게이트 절연막(602)의 관통홀을 통해 라이트 쉴드(510)와 연결될 수 있다. 이에 따라, 라이트 쉴드(510)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다(도 4 참조). 예를 들면, 제2 전극(552)은 라이트 쉴드(510)와 전기적으로 연결될 수 있다.
트랜지스터(TR)의 제1 및 제2 전극(551, 552)이 배치된 기판(600) 상에는 제1 절연막(603)이 배치될 수 있다.
제1 절연막(603)은 질화규소(SiNx), 이산화규소(SiO2) 등의 다양한 절연막 재료를 포함할 수 있다.
도 6a 내지 도 6e을 참조하면, 제1 절연막(603)은 제1 홀(CH1)을 포함할 수 있다. 제1 홀(CH1)은 제1 액티브층(520)의 채널 영역(523)과 중첩될 수 있다.
도 6a 내지 도 6e를 참조하면, 제1 홀(CH1)을 포함하는 제1 절연막(603) 상에는 제2 홀(CH2)을 포함하는 제2 절연막(604)이 배치될 수 있다. 제2 절연막(603)은 유기 절연 물질을 포함할 수 있다.
다만, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 도 6b에 도시된 바와 같이 제1 절연막(603) 상에 제2 절연막(602)이 미 배치될 수도 있다.
도 6a, 도 6c 내지 도 6e를 참조하면, 제2 홀(CH2)은 제1 홀(CH1)과 중첩될 수 있다.
예를 들면, 도 5 및 도 6a, 도 6c 내지 도 6e에 도시된 바와 같이 제2 홀(CH2)은 제1 홀(CH1)의 전체와 중첩될 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다, 제2 홀(CH2)의 일부는 제1 홀(CH1)의 일부와 중첩될 수도 있다.
도 5, 도 6a, 도 6c 내지 도 6e를 참조하면, 제2 홀(CH2)의 면적은 제1 홀(CH1)의 면적보다 클 수 있다. 이에, 도 6a, 도 6c 내지 도 6e에 도시된 바와 같이, 제1 홀(CH1)과 제2 홀(CH2)이 배치된 영역에서 제1 절연막(603)과 제2 절연막(604) 사이에 단차가 존재할 수 있다.
제2 절연막(602) 상에는 제3 전극(563)이 배치될 수 있다.
도 6a, 도 6c 내지 도 6e를 참조하면, 제3 전극(563)은 제2 절연막(604)의 상면의 일부에 배치되고, 제1 홀(CH1)과 제2 홀(CH2) 내에 배치될 수 있다.
제3 전극(563)은 제1 및 제2 홀(CH1, CH2) 내에서 제1 액티브층(520)의 채널 영역(523)과 중첩될 수 있다. 또한, 제3 전극(563)은 제1 액티브층(520) 상에 배치된 게이트 절연막(602)의 상면의 적어도 일부와 접촉될 수 있다.
제3 전극(563)은 제1 액티브층(520)의 채널 영역(523)뿐만 아니라 제1 영역(521)의 적어도 일부 및 제2 영역(522)의 적어도 일부와 중첩될 수 있다.
제3 전극(563)은 제2 홀(CH2) 주변의 제2 절연막(604)의 상면의 일부, 제2 홀(CH2)이 위치된 제2 절연막(604)의 측면, 제2 홀(CH2)과 중첩된 제1 홀(CH1)이 구비된 제1 절연막(603)의 측면 및 게이트 절연막(602)의 상면의 일부와 접촉될 수 있다.
제1 홀(CH1)과 제2 홀(CH2)이 배치된 영역에서 제1 절연막(603)과 제2 절연막(604) 사이에 단차가 존재하는 경우, 제3 전극(563)의 표면적이 넓어짐으로써, 제1 및 제2 절연막(603, 604)으로 진행되어 들어오는 광을 효과적으로 차단할 수 있다.
이러한 제3 전극(563)은 트랜지스터(TR)의 게이트 전극 역할을 할 수 있다.
도 6b를 참조하면, 제1 절연막(603) 상에 제2 절연막(604)이 배치되지 않는 경우, 제3 전극(563)은 제1 절연막(603) 상에 배치될 수 있다.
도 6b를 참조하면, 제3 전극(563)은 제1 절연막(603)의 상면의 일부에 배치되고, 제1 홀(CH1) 내에 배치될 수 있다.
제3 전극(563)은 제1 홀(CH1) 내에서 제1 액티브층(520)의 채널 영역(523)과 중첩될 수 있다. 또한, 제3 전극(563)은 제1 액티브층(520) 상에 배치된 게이트 절연막(602)의 상면의 적어도 일부와 접촉될 수 있다.
제3 전극(563)은 제1 절연막(603)에 구비된 제1 홀(CH1)로 인해 적어도 하나의 단차를 가질 수 있다. 이에, 제3 전극(563)의 표면적이 넓어질 수 있으며 제1 절연막(603)으로 진행되어 들어오는 광을 용이하게 차단할 수 있다.
도 6a 내지 도 6e를 참조하면, 본 개시의 실시 예들에 따른 표시 장치의 제3 전극(563)의 구조는 다양하게 이루어질 수 있다.
예를 들면, 도 6a 내지 도 6c에 도시된 바와 같이, 제3 전극(563)은 전극(563)은 단일층으로 구성될 수 있다. 이 경우, 단일층의 제3 전극(563)은 금속 물질을 포함할 수 있다.
또한, 도 6d에 도시된 바와 같이, 제3 전극(563)은 2중층 구조로 이루어질 수 있다. 이 경우, 제3 전극(563)은 제2 절연막(604) 상에 배치된 제1 게이트 전극층(563a) 및 제1 게이트 전극층(563a) 상에 배치된 제2 게이트 전극층(563b)을 포함할 수 있다.
여기서, 제1 게이트 전극층(563a)은 투명 도전 물질을 포함할 수 있으며, 제2 게이트 전극층(563b)은 금속 물질을 포함할 수 있다. 그리고, 제1 게이트 전극층(563a)은 제2 절연막(604) 상에 배치된 픽셀 전극(570)과 동일 공정을 통해 형성될 수 있다.
또한, 도 6e에 도시된 바와 같이, 제3 전극(563)은 3중층 구조로 이루어질 수 있다. 이 경우, 제3 전극(563)은 제2 절연막(604) 상에 배치된 제1 게이트 전극층(563a), 제1 게이트 전극층(563a) 상에 배치된 제2 게이트 전극층(563b) 및 제2 게이트 전극층(563b) 상에 배치된 제3 게이트 전극층(563c)를 포함할 수 있다.
여기서, 제1 게이트 전극층(563a)은 투명 도전 물질을 포함할 수 있으며, 제2 게이트 전극층(563b)은 금속 물질을 포함할 수 있으며, 제3 게이트 전극층(563c)은 투명 도전 물질을 포함할 수 있다. 그리고, 3중층의 제3 전극(563)은 픽셀 전극(570)과 동일 공정을 통해 형성될 수 있으며, 이 경우, 픽셀 전극(570) 역시 3층의 구조로 형성(570a, 570b, 570c를 포함하는 구조)되는 3중층 구조로 이루어질 수 있다.
도 6a, 도 6c 내지 도 6e를 참조하면, 제1 절연막(603)과 제2 절연막(604)은 트랜지스터(TR)의 제2 전극(552)의 상면의 일부를 노출하는 컨택홀을 추가로 더 포함할 수 있다.
도 6b를 참조하면, 제1 절연막(603)은 트랜지스터(TR)의 제2 전극(552)의 상면의 일부를 노출하는 컨택홀을 포함할 수 있다.
도 6a 내지 도 6e을 참조하면, 제1 절연막(603)은 발광 영역(EA)과 비 발광 영역(NEA)에 배치될 수 있다.
도 6a, 도 6c 내지 도 6e를 참조하면, 제2 절연막(604)은 발광 영역(EA)의 일부에 배치되거나 미 배치될 수 있고, 비 발광 영역(NEA)의 일부에 배치될 수 있다.
이러한 제1 절연막(603)과 제2 절연막(604) 상에는 픽셀 전극(570, 애노드 전극)이 배치될 수 있다.
픽셀 전극(570)은 반사 전극을 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 픽셀 전극(570)은 투명 도전 물질을 포함할 수 있다.
구체적으로, 도 6a 내지 도 6d의 픽셀 전극(570)은 단일층으로 이루어지며, 투명 도전 물질을 포함할 수 있다. 또한, 도 6e의 픽셀 전극(570)은 제1 층(570a), 제2 층(570b) 및 제3 층(570c)을 포함하는 다중층으로 이루어질 수 있다. 픽셀 전극(570)의 제1 및 제3 층(570a, 570c)은 투명 도전 물질을 포함하고, 제2 층(570b)은 금속 물질을 포함할 수 있다.
도 6a 내지 도 6e를 참조하면, 픽셀 전극(570)은 비 발광영역(NEA)에서 제1 및 제2 절연막(603, 604) 또는 제1 절연막(603)에 구비된 컨택홀을 통해 트랜지스터(TR)의 제2 전극(552)의 상면의 적어도 일부와 컨택될 수 있다. 이러한 픽셀 전극(570)은 비 발광영역(NEA)에서 발광 영역(EA)까지 연장되어 배치될 수 있다.
픽셀 전극(570)이 배치된 기판(600) 상에는 뱅크(670)가 배치될 수 있다. 뱅크(670)는 액티브 영역의 비 발광영역(NEA)에 배치되고, 발광 영역(EA)에는 미 배치될 수 있다.
한편, 도 6a 내지 도 6e에서는 발광 영역(EA)이 기판(600) 상에 배치된 트랜지스터(TR) 및 스토리지 캐패시터(Cst)와 미 중첩되는 구조를 도시하였으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
예를 들면, 발광 영역(EA)은 기판(600) 상에 배치된 트랜지스터(TR), 스토리지 캐패시터(Cst) 및 기판(600) 상에 배치된 배선들 중 적어도 하나와 중첩되도록 배치될 수 있다. 이 경우, 유기발광소자(OLED)로부터 발광된 광은 기판(600) 상에 버퍼층(601)이 적층되는 방향으로 출사될 수 있다.
뱅크(670)가 배치된 기판(670) 상에는 발광층을 포함하는 유기층(680)이 배치되고, 유기층(680) 상에는 공통 전극(690, 캐소드 전극)이 배치될 수 있다.
공통 전극(690)은 투명도전물질을 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다. 예를 들어, 픽셀 전극(570)이 반사전극을 포함하지 않는 경우, 공통 전극(690)은 반사 전극을 포함할 수 있다.
또한, 도 6a 내지 도 6e에서는 공통 전극(690)이 단일층인 구조가 도시되었으나, 다중층으로 이루어질 수도 있다. 이 경우, 적어도 서로 다른 층은 서로 다른 물질을 포함할 수 있다.
발광 영역(EA)에서는 픽셀 전극(570) 상면에 유기층(680)이 배치되고, 유기층(680) 상면에는 공통 전극(690)이 배치될 수 있다.
픽셀 전극(570), 유기층(680) 및 공통 전극(690)을 포함하는 유기발광소자(OLED)로부터 발광된 광은 기판(600) 상에 라이트 쉴드(510)가 적층되는 방향 또는 기판(600) 상에 라이트 쉴드(510)가 적층되는 방향과 반대의 방향으로 출사될 수 있다. 다만, 후술하는 설명에서는 유기발광소자(OLED)로부터 발광된 광이 기판(600) 상에 라이트 쉴드(510)가 적층되는 방향으로 출사되는 구조를 중심으로 설명한다.
이러한 경우, 유기발광소자(OLED)로부터 발광된 광의 일부는 기판(600) 상에 배치된 다수의 절연막을 통과하여 트랜지스터(TR)의 제1 액티브층(520)에 도달할 수 있다.
제1 액티브층(520)에 광이 입사되는 경우, 제1 액티브층(520)을 포함하는 트랜지스터(TR)의 특성이 저하될 수 있다.
도 6a 내지 도 6e을 참조하면, 본 개시의 실시예들에 따른 표시장치는 제1 액티브층(520) 상에 배치된 제3 전극(563)이 제1 액티브층(520) 방향으로 출사된 광을 막아줌으로써, 제1 액티브층(520)에 유입되는 광의 양을 현저히 줄어들게 할 수 있는 효과가 있다.
구체적으로, 도 6a, 도 6c 내지 도 6e를 참조하면, 제3 전극(563)이 제1 및 제2 홀(CH1, CH2) 내에서 제1 액티브층(520)의 채널 영역(523)의 상부와 중첩될 뿐만 아니라, 제3 전극(563)이 제1 및 제2 홀(CH1, CH2) 내에서 제1 및 제2 절연막(603, 604)의 측면에 배치되고, 제2 홀(CH2)의 주변에 위치한 제2 절연막(604)의 상면의 일부에도 배치됨으로써, 제3 전극(563)은 제1 및 제2 절연막(603, 604)의 측면 방향으로 진행되는 광 역시 차단 시킬 수 있는 효과가 있다.
도 6b를 참조하면, 제3 전극(563)이 제1 홀(CH1) 내에서 제1 액티브층(520)의 채널 영역(523)의 상부와 중첩되고, 제1 홀(CH1) 내에서 제1 절연막(603)의 측면에 배치되며 제1 홀(CH1)의 주변에 위치한 제1 절연막(603)의 상면의 일부에도 배치됨으로써, 제3 전극(563)은 제1 절연막(603)의 측면 방향으로 진행되는 광을 차단시킬 수 있다.
도 6a 내지 도 6e을 참조하면, 비 발광 영역(NEA)에는 공통 전극(570)의 일부와 중첩되도록 제2 액티브층(530)과 라이트 쉴드(510)가 배치될 수 있다.
서로 중첩된 라이트 쉴드(510), 제2 액티브층(530) 및 공통 전극(570)은 스토리지 캐패시터(Cst)의 전극 역할을 할 수 있다.
도 6a 내지 도 6e을 참조하면, 스토리 캐패시터(Cst)는 비 발광영역(NEA)에 배치될 수 있다.
스토리지 캐패시터(Cst)는 제1 스토리지 캐패시터 전극, 제1 스토리지 캐패시터 전극 상에 배치된 제2 스토리지 캐패시터 전극 및 제2 스토리지 캐패시터 전극 상에 배치된 제3 스토리지 캐패시터 전극을 포함할 수 있다.
제1 스토리지 캐패시터 전극은 라이트 쉴드(510)일 수 있고, 제2 스토리지 캐패시터 전극은 제2 액티브층(530)일 수 있으며, 제3 스토리지 캐패시터 전극은 픽셀 전극(570)일 수 있다.
제2 스토리지 캐패시터 전극 역할을 하는 제2 액티브층(530)의 영역은 도체화된 영역일 수 있다.
도 6a 내지 도 6e을 참조하면, 제1 스토리지 캐패시터 전극(예: 라이트 쉴드) 상에는 버퍼층(601)이 배치되고, 버퍼층(601) 상에는 제2 스토리지 캐패시터 전극(예: 제2 액티브층)이 배치될 수 있다. 제2 스토리지 캐패시터 전극 상에는 제1 절연막(603)이 배치되고, 제1 절연막(603) 상에는 제3 스토리지 캐패시터 전극(예: 픽셀 전극)이 배치될 수 있다.
이와 같이, 스토리지 캐패시터(Cst)가 3개의 스토리지 캐패시터 전극을 포함함으로써, 스토리지 캐패시터의 용량이 증가될 수 있다.
도 6a 내지 도 6e을 참조하면, 제1 절연막(603)은 서로 다른 두께를 갖는 영역을 포함할 수 있다.
예를 들면, 제1 절연막(603)은 제1 액티브층(520)과 중첩된 적어도 일부 영역에서 제1 두께(T1)를 갖고, 제2 스토리지 캐패시터 전극(예: 제2 액티브층(530))과 중첩된 적어도 일부 영역에서 제2 두께(T2)를 가질 수 있다. 제1 및 제2 두께(T1, T2)는 기판(600) 상에 버퍼층(601)이 적층되는 방향을 기준으로 제1 절연막(603)의 최소 길이를 의미할 수 있다.
여기서, 제2 두께(T2)는 제1 두께(T1)보다 낮을 수 있다.
트랜지스터(TR)의 제1 액티브층(520) 상에 배치된 제1 절연막(603)의 두께가 두껍게 형성됨으로써, 트랜지스터(TR)의 전극들 사이에 발생하는 기생 캐패시턴스를 줄일 수 있다. 또한, 제2 스토리지 캐패시터 전극인 제2 액티브층(530) 상에 배치된 제1 절연막(603)의 제2 두께(T2)가 제1 두께(T1)보다 얇아짐으로써, 스토리지 캐패시터(Cst)의 용량을 향상시킬 수 있다.
이러한 제1 절연막(603)은 기판(600) 상에 제1 절연막(603) 물질 형성 후 하프톤 마스크를 이용한 드라이 에칭(dry etching) 공정을 통해 제1 두께(T1)를 갖는 영역과 제2 두께(T2)를 갖는 영역이 마련될 수 있다.
도 6a 내지 도 6d에 도시된 바와 같이, 제3 전극(563)은 제1 및 제2 전극(551, 552) 각각의 적어도 일부와 중첩될 수 있다. 제1 절연막(603)의 제1 두께(T1) 및 제1 두께(T1)를 갖는 제1 절연막(603) 상에 제2 절연막(604)이 배치됨으로써, 제1 전극(551)과 제3 전극(563)의 거리가 멀어지고, 제2 전극(552)과 제3 전극(563)의 거리가 멀어지게 될 수 있다. 이에, 제1 전극(551)과 제3 전극(563) 사이 및 제2 전극(552)과 제3 전극(563) 사이에 발생하는 기생 캐패시턴스를 줄일 수 있다.
도 6a 내지 도 6e을 참조하면, 제1 두께(T1)는 4000Å보다 두꺼울 수 있고, 제2 두께(T2)는 4000Å보다 얇을 수 있으나, 본 개시의 실시예들에 따른 제1 절연막(603)의 두께가 이에 한정되는 것은 아니다. 또한, 채널 영역(523)의 상면의 일부에서 게이트 변조(gate modulation)을 위해 제1 절연막(603)의 두께는 0으로 이루어질 수 있다.
또한, 도 6a 내지 도 6e을 참조하면, 제2 스토리지 캐패시터 전극인 제2 액티브층(530)과 제3 스토리지 캐패시터 전극인 픽셀 전극(570) 사이에 제2 절연막(604)이 배치되지 않음으로써, 스토리지 캐패시터(Cst)의 용량이 더욱 커질 수 있다.
이와 같이, 제1 내지 제3 스토리지 캐패시터 전극을 포함하는 스토리지 캐패시터(Cst)의 용량이 커짐으로써, 스토리지 캐패시터(Cst)의 용량을 늘리기 위해 스토리지 캐패시터 전극들의 면적이 증가함에 따라 회로 영역의 면적까지 증가되는 것을 방지할 수 있다.
회로 영역의 면적이 증가하는 경우, 뱅크(670)가 미 배치된 영역, 즉, 발광영역의 면적이 줄어들 수 있으나, 본 개시의 실시예들에 따른 표시장치는 스토리지 캐패시터(Cst) 전극들의 면적을 늘리지 않고서도 스토리지 캐패시터(Cst)의 용량을 증가시킬 수 있다.
이어서 도 7a 내지 도 7c 및 도 8을 참조하여, 본 개시의 실시예들에 따른 표시장치의 구조를 검토하면 다음과 같다.
도 7a 내지 도 7c는 본 개시의 실시예들에 따른 표시 장치의 개략적인 단면도이다. 도 8은 본 개시의 실시예들에 따른 표시 장치의 적어도 하나의 서브픽셀 내에 배치된 스토리지 캐패시터들의 구조를 개략적으로 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시 예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시 예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 7a 내지 도 7c는 제3 전극(563)과 픽셀 전극(570)의 구조만 상이할 뿐, 나머지 구성들의 구조는 동일할 수 있다.
구체적으로, 도 7a의 제3 전극(563)이 금속 물질을 포함하는 단일층으로 이루어지고, 픽셀 전극(570)은 투명 도전 물질을 포함하는 단일층으로 이루어질 수 있다.
도 7b의 제3 전극(563)은 2중층으로 이루어질 수 있으며, 제3 전극(563)은 투명 도전 물질을 포함하는 제1 게이트 전극층(563a) 및 금속 물질을 포함하는 제2 게이트 전극층(563b)을 포함하고, 픽셀 전극(570)은 투명 도전 물질을 포함하는 단일층의 구조로 이루어질 수 있다.
도 7c의 제3 전극(563)은 3중층으로 이루어질 수 있으며, 제3 전극(563)은 투명 도전 물질을 포함하는 제1 게이트 전극층(563a), 금속 물질을 포함하는 제2 게이트 전극층(563b) 및 투명 도전 물질을 포함하는 제3 게이트 전극층(563c)을 포함할 수 있다. 또한, 픽셀 전극(570)은 투명 도전 물질을 포함하는 제1 층(570a), 금속 물질을 포함하는 제2 층(570b) 및 투명 도전 물질을 포함하는 제3 층(570c)를 포함하는 3중층의 구조로 이루어질 수 있다.
도 7a 내지 도 7c를 참조하면, 본 개시의 실시예들에 따른 표시장치의 서브픽셀에 배치되는 다수의 액티브층들 중 적어도 하나의 액티브층 상에 보조 전극이 배치될 수 있다.
도 7a 내지 도 7c에 도시된 바와 같이, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치된 트랜지스터(TR)는, 제1 영역(521) 상의 제1 보조 전극(AUX1) 및 제2 영역(522) 상의 제2 보조 전극(AUX2)을 더 포함할 수 있다.
제1 보조 전극(AUX1)은 제1 영역(521)과 제1 전극(551) 사이에 위치하여, 제1 영역(521)과 제1 전극(551)을 전기적으로 연결해줄 수 있다. 제2 보조 전극(AUX2)은 제2 영역(522)과 제2 전극(552) 사이에 위치하여, 제2 영역(522)과 제2 전극(552)을 전기적으로 연결해줄 수 있다.
제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각에 포함된 전도성 물질은 제1 전극(551), 제2 전극(552), 또는 제3 전극(563)에 포함된 금속을 포함할 수 있다. 예를 들어, 제1 전극(551), 제2 전극(552), 또는 제3 전극(563)에 포함된 금속은, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등일 수 있다.
제1 전극(551), 제2 전극(552), 또는 제3 전극(563)이 이중 메탈 구조를 갖는 경우, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각에 포함된 전도성 물질은 제1 하부 전극, 제2 하부 전극, 또는 제3 하부 전극에 포함된 제1 금속(예: MoTi)을 포함할 수 있다.
도 7a 내지 도 7c에서는 제1 및 제2 보조 전극(AUX1, AUX2)이 단일층인 구조를 도시하였으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
제1 및 제2 보조 전극(AUX1, AUX2)이 다층 구조일 경우, 하부 층은 투명 도전 물질, 투명 전도성 산화물, 질산화물 또는 유기물을 포함하고, 상부 층은 금속 물질을 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
또한, 도 7a 내지 도 7c을 참조하면, 제1 액티브층(520)은 제1 영역(521)과 채널 영역(523) 사이에 배치된 제3 영역(524) 및 제2 영역(522)과 채널 영역(523) 사이에 배치된 제4 영역(245)을 더 포함할 수 있다.
제1 액티브층(520)의 제3 영역(524)과 제4 영역(525)은 도체화된 영역일 수 있다. 일 예로, 제3 영역(524)과 제4 영역(525)은 게이트 절연막(602)의 패터닝 공정에서 도체화 될 수 있으나 본 개시의 실시예들이 이에 한정되는 것은 아니다.
또한, 본 개시의 실시예들에 따른 표시 장치는 제2 액티브층(731) 상에 배치된 제3 보조 전극(AUX3) 및 제4 보조 전극(AUX4)을 포함할 수 있다.
제3 및 제4 보조 전극(AUX3, AXU4)은 제1 및 제2 보조 전극(AUX1, AUX2)과 동일 층에 배치되고, 동일한 물질을 포함할 수 있다.
도 7a 내지 도 7c을 참조하면, 본 개시의 실시예들에 따른 표시 장치는 하나의 서브픽셀 내에서 스토리지 캐패시터(Cst) 서로 다른 스토리지 캐패시터 전극을 포함하는 영역이 존재할 수 있다.
예를 들어, 도 7a 내지 도 7c 및 도 8을 참조하면, 본 개시의 실시예들에 따른 표시 장치는 적어도 하나의 서브픽셀이 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)를 포함할 수 있다.
도 7a 내지 도 7c 및 도 8을 참조하면, 제1 스토리지 캐패시터(Cst1)는 제1 하부 스토리지 캐패시터 전극인 라이트 쉴드(510), 제1 중간 스토리지 캐패시터 전극인 제3 보조 전극(AUX3) 및 제1 상부 스토리지 캐패시터 전극인 게이트 금속층(570) 및 픽셀 전극(570)을 포함할 수 있다.
구체적으로, 제1 하부 스토리지 캐패시터 전극인 라이트 쉴드(510) 상에는 버퍼층(501)이 배치되고, 버퍼층(501) 상에는 제2 액티브층(530)이 배치될 수 있으며, 제2 액티브층(530)의 상에는 제2 중간 스토리지 캐패시터 전극인 제3 보조 전극(AUX3)이 배치될 수 있다. 제3 보조 전극(AUX3) 상에는 게이트 절연막(602)이 배치되고, 게이트 절연막(602) 상에는 제1 상부 스토리지 캐패시터 전극인 게이트 금속층(751) 및 픽셀 전극(570)이 배치될 수 있다.
픽셀 전극(570)은 게이트 금속층(751) 상에 배치될 수 있으며, 게이트 금속층(751)은 트랜지스터(TR)의 제1 및 제2 전극(551, 552)과 동일 층에 배치될 수 있다.
도 7a 내지 도 7c 및 도 8을 참조하면, 제2 스토리지 캐패시터(Cst2)는 제2 하부 스토리지 캐패시터 전극인 라이트 쉴드(510), 제2 중간 스토리지 캐패시터 전극인 제4 보조 전극(AUX4) 및 제2 상부 스토리지 캐패시터 전극인 픽셀 전극(570)을 포함할 수 있다.
구체적으로, 제2 하부 스토리지 캐패시터 전극인 라이트 쉴드(510) 상에는 버퍼층(601)이 배치되고, 버퍼층(601) 상에는 제2 액티브층(530)이 배치되며, 제2 액티브층(530) 상에는 제2 중간 스토리지 캐패시터 전극인 제4 보조 전극(AUX4)이 배치될 수 있다. 제4 보조 전극(AUX4) 상에는 제1 절연막(603)이 배치되고, 제1 절연막(603) 상에는 제2 상부 스토리지 캐패시터 전극인 픽셀 전극(570)이 배치될 수 있다.
제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)는 병렬로 연결될 수 있고, 이를 통해, 스토리지 캐패시터(Cst)의 용량이 커질 수 있다.
따라서, 스토리지 캐패시터(Cst)의 용량을 증가시키기 위해 스토리지 캐패시터(Cst)의 면적을 넓히고 개구부(예: 발광 영역)의 위치를 줄여야 할 필요가 없어질 수 있다. 다시 말해, 개구부의 면적을 유지하면서 스토리지 캐패시터(Cst)의 용량을 증가시킬 수 있다.
도 9a 및 도 9b는 본 개시의 실시예들에 따른 표시 장치의 단면 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시 예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시 예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 9a 및 도 9b를 참조하면, 본 개시의 실시예들에 따른 표시 패널의 제3 전극(563)은 제1 게이트 전극층(963a), 제2 게이트 전극층(963b) 및 제3 게이트 전극층(963c)를 포함할 수 있다.
구체적으로, 도 9a 및 도 9b를 참조하면, 게이트 절연막(602) 상에 제1 전극(551), 제2 전극(552) 및 제1 게이트 전극층(963a)이 배치될 수 있다. 제1 게이트 전극층(963a)은 제1 전극(551) 및 제2 전극(552)과 동일층에 배치되고, 동일 물질을 포함할 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 제1 게이트 절연막 부분(602a) 상에는 제1 전극(551)이 배치되고, 제2 게이트 절연막 부분(602b) 상에는 제2 전극(5520이 배치되며, 제3 게이트 절연막 부분(602c) 상에는 제1 게이트 전극층(963a)이 배치될 수 있다. 제1 게이트 전극층(963a)은 제3 게이트 절연막 부분(602c)의 상면에 접촉되도록 배치될 수 있다.
제1 게이트 전극층(963a)의 폭은 제1 액티브층(520) 채널 영역(523)의 폭과 대응될 수 있으나, 본 개시의 실시예들에 따른 채널 영역(523)의 폭이 이에 한정되는 것은 아니다. 여기서, 제1 게이트 전극층(963a)의 폭과 채널 영역(523)의 폭은 기판(600) 상에 버퍼층(601)이 적층되는 방향과 수직한 방향을 기준으로 제1 게이트 전극층(963a)과 채널 영역(523) 각각의 최소 길이를 의미할 수 있다.
도 9a 및 도 9b를 참조하면, 제1 액티브층(520)은 도 6a 내지 도 6e에 도시된 제1 액티브층(520)과 같이 적어도 일부가 도체화되거나 전체가 도체화된 상태인 제1 및 제2 영역(521, 522)을 포함하고, 제1 영역(521)과 제2 영역(522) 사이에 채널 영역(523)이 배치되는 구조일 수 있다.
도 9a에서는 제1 액티브층(520)의 제1 영역(521)과 제2 영역(522) 전체가 도체화된 구조를 예시로 도시하였으나, 이에 한정되는 것은 아니며, 도 6c에 도시된 바와 같이, 제1 액티브층(520)의 제1 영역(521)과 제2 영역(522)의 일부만 도체화된 구조가 적용될 수 있다. 반대로, 도 9b에서는 제1 액티브층(520)의 제1 영역(521)과 제2 영역(522) 각각의 일부가 도체화된 구조를 예시로 도시하였으나, 이에 한정되는 것은 아니며, 도 6a 및 도 6b에 도시된 바와 같이, 제1 액티브층(520)의 제1 영역(521)과 제2 영역(522)의 전체가 도체화되 구조가 적용될 수 있다.
제1 전극(551), 제2 전극(552) 및 제1 게이트 전극층(963a)이 배치된 기판(600) 상에는 제1 홀(CH1)을 포함하는 제1 절연막(603)이 배치될 수 있다.
도 9a 및 도 9b를 참조하면, 제1 절연막(603)은 제1 게이트 전극층(963a)의 상면의 일부를 노출하도록 배치될 수 있다. 제1 게이트 전극층(963a)은 제1 절연막(603)의 제1 홀(CH1)을 통해 상면의 일부가 노출될 수 있다.
제1 절연막(603) 상에는 제1 홀(CH1)과 중첩된 제2 홀(CH2)을 포함하는 제2 절연막(604)이 배치될 수 있다.
제1 홀(CH1)을 통해 노출된 제1 게이트 전극층(963a)의 상면은 제2 절연막(604)의 제2 홀(CH2)을 통해서도 노출될 수 있다.
제1 홀(CH1) 및 제2 홀(CH2) 내부와 제2 절연막(602)의 상면에는 제2 게이트 전극층(963b)가 배치될 수 있다.
구체적으로, 도 9a 및 도 9b를 참조하면, 제2 게이트 전극층(963b)은 제1 및 제2 홀(CH1, CH2)을 통해 노출된 제1 게이트 전극층(963a)의 상면에 배치되고, 제1 및 제2 홀(CH1, CH2) 내에서 제1 및 제2 절연막(603, 604)의 측면 상에 배치되며, 제2 홀(CH2)의 주위를 둘러싸는 제2 절연막(604)의 상면의 일부에도 배치될 수 있다.
즉, 제2 게이트 전극층(963b)이 일부는 제1 게이트 전극층(963a)의 상면의 일부와 접촉될 수 있다.
도 9a 및 도 9b를 참조하면, 제2 게이트 전극층(963b)은 픽셀 전극(570)과 동일층에 배치되고 동일 물질을 포함할 수 있다. 예를 들면, 제2 게이트 전극층(963b) 물질은 투명 도전 물질을 포함할 수 있다.
제2 게이트 전극층(963b) 상에는 제3 게이트 전극층(963c)이 배치될 수 있다.
제3 게이트 전극층(963c)은 금속 물질을 포함할 수 있다. 예를 들면, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
제2 및 제3 게이트 전극층(963b, 963c)은 제2 절연막(604)이 배치된 기판(600) 상에 제2 게이트 전극층(963b)의 물질이 형성되고, 제2 게이트 전극층(963b)의 물질 상에는 제3 게이트 전극층(963c)의 물질이 형성될 수 있다.
이 후, 하프톤 마스크를 이용하여 포토리소그래피 공정을 통해 제3 게이트 전극층(963c)의 물질을 패터닝하여 제3 게이트 전극층(963c)을 형성한 다음, 제2 게이트 전극층(963b)의 물질을 패터닝하여 제2 게이트 전극층(963b)을 형성할 수 있다.
따라서, 마스크 수의 증가 없이, 제1 게이트 전극층(963a), 제2 게이트 전극층(963b)과 제3 게이트 전극층(963c)을 형성함으로써, 간단한 공정을 통해 제1 내지 제3 게이트 전극층(963a, 963b, 963c)를 포함하는 제3 전극(563)을 형성할 수 있다.
이와 같이, 금속 물질을 포함하는 제3 게이트 전극층(963c)이 제1 및 제2 홀(CH1, CH2) 내부에 배치되어 제1 액티브층(520)과 중첩되고, 제1 및 제2 절연막(603, 604)의 측면에도 배치됨으로써, 제1 및 제2 절연막(603, 604)을 통과하여 제1 액티브층(520)에 광이 입사되는 현상을 방지할 수 있다. 이에, 내부 광에 의해 트랜지스터(TR)의 특성이 저하되는 것을 방지할 수 있다.
또한, 도 9b를 참조하면, 제3 전극(563)은 제3 게이트 전극층(963c) 상에 배치된 제4 게이트 전극층(963d)을 더 포함할 수 있다.
제4 게이트 전극층(963d)은 투명 도전 물질을 포함할 수 있다.
도 9b를 참조하면, 트랜지스터(TR)의 게이트 전극 역할을 하는 제3 전극(563)의 일부는 픽셀 전극(570)과 동일 공정으로 형성될 수 있다.
도 9b를 참조하면, 픽셀 전극(570)은 제1 픽셀 전극층(971a), 제1 픽셀 전극층(971a) 상에 배치된 제2 픽셀 전극층(971b) 및 제2 픽셀 전극층(971b) 상에 배치된 제3 픽셀 전극층(971c)을 포함할 수 있다.
도 9b를 참조하면, 제3 전극(563)의 제2 내지 제4 게이트 전극층(963b, 963c, 963d)은 제1 내지 제3 픽셀 전극층(971a, 971b, 971c)과 동일층에 배치되고 동일 공정으로 형성될 수 있다.
따라서, 제1 픽셀 전극층(971a)과 제3 픽셀 전극층(971c) 각각은 투명 도전 물질을 포함하고, 제2 픽셀 전극층(971b)는 금속 물질을 포함할 수 있다.
제3 전극(563)의 제2 내지 제4 게이트 전극층(963b, 963c, 963d)과 제1 내지 제3 픽셀 전극층(971a, 971b, 971c)을 동일 공정으로 형성함으로써, 공정을 간단하게 할 수 있는 효과가 있다.
또한, 도 9b를 참조하면, 스토리지 캐패시터(Cst)는 제1 스토리지 캐패시터 전극인 라이트 쉴드(510), 제2 스토리지 캐패시터 전극인 도체화된 제2 액티브층(530) 및 제3 스토리지 캐패시터 전극인 픽셀 전극(570)을 포함할 수 있다.
본 개시의 실시예들에 따른 표시 장치의 스토리지 캐패시터(Cst)에 포함되는 제3 스토리지 캐패시터 전극을 제1 내지 제3 픽셀 전극층(971a, 971b, 971c)을 포함하는 픽셀 전극(570)으로 사용함으로써, 제3 스토리지 캐패시터 전극을 형성하는 공정이 추가되지 않으므로, 공정을 간단하게 할 수 있다. 또한, 라이트 쉴드(510)가 제1 스토리지 캐패시터 전극 역할을 하면서 기판(600) 배면으로부터 입사되는 광을 차단하는 역할을 하므로, 광 차단 기능을 하는 구성 및 공정을 별도로 추가하지 않을 수 있다.
이어서, 도 10a 내지 도 10d를 참조하여 본 개시의 실시예들에 따른 표시 장치의 구조를 추가로 검토하면 다음과 같다.
후술하는 설명에서는 앞서 설명한 실시 예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시 예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 10a은 내지 도 10d는 본 개시의 실시예들에 따른 표시 장치의 구조를 도시한 도면이다.
먼저, 도 10a을 참조하면, 본 개시의 실시예들에 따른 표시장치의 서브픽셀에 배치되는 제1 전극, 제2 전극 및 제3 전극은 동일 층에 배치되고, 동일 물질을 포함할 수 있다.
구체적으로, 도 10a을 참조하면, 제1 액티브층(520) 상에 다수의 게이트 절연막 부분을 포함하는 게이트 절연막(602)이 배치될 수 있다.
한편, 도 10a에서는 게이트 절연막(602)이 다수의 게이트 절연막 부분을 포함하는 구조를 도시하였으나, 본 개시의 실시예들이 이에 한정되는 것은 아니며, 제1 액티브층(620)의 채널 영역(523)과 중첩되는 제3 게이트 절연막 부분(602c)만으로만 이루어질 수도 있다.
도 10a에 도시된 바와 같이, 게이트 절연막(602)이 제1 내지 제3 게이트 절연막 부분(602a, 602b, 602c)을 포함하는 경우, 제1 액티브층(520)의 제1 영역(521) 및 제2 영역(522) 각각은 도체화 영역 및 도체화 되지 않은 영역을 포함할 수 있다. 예를 들면, 제1 영역(521)과 제2 영역(522)이 게이트 절연막(602)과 미 중첩된 영역은 도체화 영역이고, 게이트 절연막(602)과 중첩된 영역은 도체화 되지 않은 영역을 포함할 수 있다.
반면, 게이트 절연막(602)이 제1 액티브층(520)의 채널 영역(523) 상에 배치된 제2 게이트 절연막 부분(602c)만 포함하는 경우, 제1 액티브층(520)의 제1 및 제2 영역(521, 522) 각각은 도체화된 영역일 수 있다.
게이트 절연막(602) 상에는 제1 홀(CH1)을 구비하는 제1 절연막(603)이 배치되고, 제1 절연막(603) 상에는 제2 홀(CH2)을 구비하는 제2 절연막(604)이 배치될 수 있다.
도 10a을 참조하면, 제1 홀(CH1)은 제1 액티브층(520)의 채널 영역(523)과 중첩된 제3 게이트 절연막 부분(602c)과 중첩될 수 있다. 즉, 제1 절연막(603)은 제3 게이트 절연막 부분(602c)의 상면의 적어도 일부를 노출하도록 배치될 수 있다.
도 10a을 참조하면, 제1 홀(CH1) 내에서 제1 절연막(603)은 적어도 하나의 단차를 가질 수 있다. 이에, 제1 홀(CH1)의 폭은 적어도 2개의 서로 다른 폭(W1, W2, W3)을 갖는 영역을 포함할 수 있다.
이러한 제1 절연막(603) 상에는 제1 전극(551), 제2 전극(552) 및 제3 전극(563)이 배치될 수 있다.
도 10a을 참조하면, 제1 전극(551)은 제1 절연막(551)과 제1 게이트 절연막 부분(602a)에 구비된 컨택홀을 통해 제1 액티브층(520)의 제1 영역(521)과 컨택될 수 있다. 또한, 제1 전극(551)은 제1 절연막(551), 제1 게이트 절연막 부분(602a) 및 버퍼층(601)에 구비된 컨택홀을 통해 라이트 쉴드(510)와 컨택될 수 있다.
제2 전극(552)은 제1 절연막(551)과 제2 게이트 절연막 부분(602b)에 구비된 컨택홀을 통해 제1 액티브층(520)의 제2 영역(522)과 컨택될 수 있다.
제3 전극(563)은 제1 절연막(603)의 제1 홀(CH1) 내에 배치될 수 있다. 제1 홀(CH1) 내에서 제3 전극(563)은 제3 게이트 절연막 부분(602c)의 상면의 일부와 접촉될 수 있다.
이러한 제3 전극(563)은 트랜지스터(TR)의 게이트 전극 역할을 하는 동시에, 제1 액티브층(520)에 내부 광이 입사되는 것을 방지하는 역할을 할 수 있다.
도 10a을 참조하면, 제1 내지 제3 전극(551, 552, 563)이 배치된 제1 절연막(603)의 상면의 일부에 제2 절연막(604)이 배치될 수 있다.
제2 절연막(604)은 제1 내지 제3 전극(551, 552, 563) 각각의 상면의 적어도 일부를 노출하도록 배치될 수 있다.
제2 절연막(604)은 제1 홀(CH1)과 중첩된 제2 홀(CH2)을 포함하며, 제2 절연막(604)은 제2 홀(CH2)을 통해 제3 전극(563)의 상면의 적어도 일부를 노출할 수 있다.
도 10a을 참조하면, 제2 절연막(604)은 제2 전극(552)의 상면의 일부를 노출하는 컨택홀을 포함할 수 있다.
픽셀 전극(570)은 제2 절연막(604)의 컨택홀을 통해 제1 절연막(603) 상에 배치된 제2 전극(552)의 상면의 일부와 컨택될 수 있다.
제1 전극(551), 제2 전극(552), 제3 전극(563), 픽셀 전극(570) 및 제2 절연막(604) 상에는 뱅크(670)가 배치될 수 있다.
도 10b 내지 도 10d에 도시된 표시 장치는 도 10a와 비교하여 게이트 절연막(602) 제1 전극(551), 제2 전극, 제3 전극(563) 및 픽셀 전극(570)의 구조가 상이할 뿐, 나머지 구성의 구조는 동일할 수 있다.
구체적으로, 도 10a에서는 제1 전극(551), 제2 전극(552), 제3 전극(563) 및 픽셀 전극(570)이 단일층인 구조를 도시하였으나, 도 10b 내지 도 10d에서는 제1 전극(551), 제3 전극(563) 및 픽셀 전극(570)이 다층 구조로 이루어지며, 픽셀 전극(570)과 제2 전극이 일체로 이루어지는 구조를 도시하였다. 또한, 도 10a에서는 게이트 절연막(602)이 제1 내지 제3 게이트 절연막 부분(602)을 포함하는 구조를 도시하였으나, 도 10b 내지 도 10d에서는 제1 액티브층(520)의 채널 영역(523)과 중첩된 게이트 절연막(602)만을 포함하는 구조를 도시하였다.
후술하는 설명에서는, 도 10b 내지 도 10d에 도시된 제1 전극(551), 제3 전극(553) 및 픽셀 전극(570)의 구조를 중심으로 설명한다.
도 10b를 참조하면, 제1 전극(551), 제3 전극(553) 및 픽셀 전극(570)은 2중층의 구조일 수 있다. 예를 들면, 제1 전극(551)은 제1 전극층(551a) 및 제2 전극(551b)을 포함하고, 제3 전극(553)은 제1 및 제2 게이트 전극층(1063a, 1063b)를 포함하며, 픽셀 전극(570)은 제1 및 제2 픽셀 전극층(1071a, 1071b)을 포함할 수 있다.
구체적으로, 도 10b를 참조하면, 게이트 절연막(602)이 배치된 기판(600) 상에는 제1 절연막(603)이 배치될 수 있다.
제1 절연막(603)은 제1 액티브층(520)의 채널 영역(523) 상에 배치된 게이트 절연막(602)의 상면의 일부를 노출하도록 배치될 수 있다.
도 10b를 참조하면, 제1 절연막(603) 상에는 제1 전극(551), 제3 전극 (553), 픽셀 전극(570) 및 제2 절연막(604)이 배치될 수 있다.
도 10b를 참조하면, 트랜지스터(TR)의 제1 전극(551)은 제1 절연막(603) 상에 배치된 제1 전극층(551a), 제1 전극층(551a) 상에 배치된 제2 전극층(551b) 및 제2 전극층(551b) 상에 배치된 제3 전극층(551c)을 포함할 수 있다.
여기서, 제1 전극층(551a)과 제3 전극층(551c) 각각은 투명 도전 물질을 포함할 수 있다. 제2 전극층(551b)은 금속 물질을 포함할 수 있다.
제3 전극(553)은 게이트 절연막(602) 및 제1 절연막(603) 상에 배치된 제1 게이트 전극층(1063a) 및 제1 게이트 전극층(1063a) 상에 배치된 제2 게이트 전극층(1063b)을 포함할 수 있다.
여기서, 제1 게이트 전극층(1063a)은 투명 도전 물질을 포함하고, 제2 게이트 전극층(1063b)은 금속 물질을 포함할 수 있다.
픽셀 전극(570)은 제1 절연막(603)과 제2 절연막(604) 상에 배치된 제1 픽셀 전극층(1071a) 및 제1 픽셀 전극층(1071a) 상에 배치된 제2 픽셀 전극층(1071b)을 포함할 수 있다.
여기서, 제1 픽셀 전극층(1071a)은 투명 도전 물질을 포함하고, 제2 픽셀 전극층(1071b)은 금속 물질을 포함할 수 있다.
제1 전극(551)의 제1 전극층(1051a), 제3 전극(563)의 제1 게이트 전극층(1063a) 및 픽셀 전극(570)의 제1 픽셀 전극층(1071a)은 동일 물질을 포함하고, 동일 층에 배치될 수 있다.
그리고, 제1 전극(551)의 제2 전극층(1051b), 제3 전극(563)의 제2 게이트 전극층(1063b) 및 픽셀 전극(570)의 제2 픽셀 전극층(1071b)은 동일 물질을 포함하고, 동일 층에 배치될 수 있다.
이에, 제1 전극(551), 제3 전극(563) 및 픽셀 전극(570)을 동일 공정으로 형성할 수 있으므로, 공정이 간단해질 수 있다.
또한, 도 10b를 참조하면, 제1 전극(551)은 제1 절연막(603)에 형성된 컨택홀을 통해 제1 액티브층(520)의 도체화된 제1 영역(521)과 컨택될 수 있다.
픽셀 전극(570)은 발광 영역(EA) 전체 및 비 발광 영역(NEA)의 일부 영역에 배치되며, 제1 액티브층(520)의 제2 영역(522)의 적어도 일부와 중첩되는 동시에 라이트 쉴드(510)의 적어도 일부와도 중첩될 수 있다. 이러한 픽셀 전극(570)은 제1 절연막(603)의 컨택홀을 통해 제1 액티브층(520)의 제2 영역(522)과 컨택되고, 제1 절연막(603) 및 버퍼층(601)의 컨택홀을 통해 라이트 쉴드(510)과와 컨택됨으로써, 트랜지스터의 제2 전극 역할을 동시에 할 수 있다.
또한, 픽셀 전극(570) 중 제1 픽셀 전극층(1071a)은 발광 영역(EA) 전체와 비 발광 영역(NEA) 일부에 배치되나, 제2 픽셀 전극층(1071b)은 발광 영역(EA)에는 미 배치되고, 비 발광 영역(NEA)의 일부에만 배치될 수 있다. 예를 들어, 도 10b를 참조하면, 제2 픽셀 전극층(1071b)은 제1 액티브층(520)의 제2 영역(522) 및 라이트 쉴드(510)와 중첩되는 영역에만 배치될 수 있다.
이어서, 도 10c를 참조하면, 도 10b의 구조에서 제3 전극(563)이 추가 게이트 전극층(1063d)를 더 포함하는 구조를 가질 수 있다.
구체적으로, 도 10c를 참조하면, 제1 전극(551)은 2중층의 구조이고, 제3 전극(563)은 3중층의 구조이며, 픽셀 전극(570)은 2중층의 구조일 수 있다.
도 10c에 도시된 제1 전극(551)과 픽셀 전극(570)의 구조는 도 10b에 도시된 제1 전극(551)과 픽셀 전극(570)의 구조와 동일하나, 제3 전극(563)의 구조는 서로 상이할 수 있다.
도 10c를 참조하면, 제3 전극(563)은 추가 게이트 전극층(1063d), 추가 게이트 전극층(1063d) 상에 배치된 제1 게이트 전극층(1063a) 및 제1 게이트 전극층(1063a) 상에 배치된 제2 게이트 전극층(1063b)을 포함할 수 있다.
추가 게이트 전극층(1063d) 및 제2 게이트 전극층(1063b) 각각은 금속물질을 포함하고, 제1 게이트 전극층(1063a)은 투명 도전 물질을 포함할 수 있다.
제3 전극(563)의 추가 게이트 전극층(1063d)은 제1 액티브층(520)의 채널 영역(523) 상에 배치된 게이트 절연막(602) 상에 배치될 수 있다.
추가 게이트 전극층(1063d) 상에는 제1 절연막(603)이 배치될 수 있다.
제1 절연막(603) 상에는 제3 전극(563)의 제1 게이트 전극층(1063a) 및 제2 게이트 전극층(1063b)이 배치될 수 있다. 도 10c에 도시된 바와 같이, 제1 및 제2 게이트 전극층(1063a, 1063b)는 제1 절연막(603)의 제1 홀(CH1) 내에 배치될 수 있다. 제1 홀(CH1) 내에서 제1 게이트 전극층(1063a)은 추가 게이트 전극층(1063d)의 상면과 컨택될 수 있다.
이어서, 도 10d를 잠조하면, 제1 절연막(603) 상에는 제1 전극(551), 픽셀 전극(570) 및 오버코트층(604)이 배치될 수 있다.
도 10d를 참조하면, 제1 전극(551)은 3중층의 구조이고, 제3 전극(553)은 4중층의 구조이며, 픽셀 전극(570)은 3중층의 구조일 수 있다. 예를 들면, 제1 전극(551)은 제1 내지 제3 전극층(551a, 551b, 551c)를 포함하고, 제3 전극(553)은 제1 내지 제4 게이트 전극층(1063a, 1063b, 1063c, 1063d)를 포함하며, 픽셀 전극(570)은 제1 내지 제3 픽셀 전극층(1071a, 1071b, 1071c)을 포함할 수 있다.
구체적으로, 도 10d를 참조하면, 제1 게이트 전극층(1063a)은 게이트 절연막(602) 상에 배치될 수 있다. 제1 게이트 전극층(1063a)은 금속 물질을 포함할 수 있다.
제1 게이트 전극층(1063a)이 배치된 기판(600) 상에는 제1 절연막(603)이 배치될 수 있다.
제1 절연막(603)은 제1 게이트 전극층(1063a)의 상면의 일부를 노출하도록 배치될 수 있다. 도 10d를 참조하면, 제1 절연막(603)의 제1 홀(CH1)은 제1 게이트 전극층(1063a)의 상면의 일부와 중첩될 수 있다.
도 10d를 잠조하면, 제1 절연막(603) 상에는 제1 전극(551), 제3 전극(553), 픽셀 전극(570) 및 제2 절연막(604)이 배치될 수 있다.
도 10d를 참조하면, 트랜지스터(TR)의 제1 전극(551)은 제1 절연막(603) 상에 배치된 제1 전극층(551a), 제1 전극층(551a) 상에 배치된 제2 전극층(551b) 및 제2 전극층(551b) 상에 배치된 제3 전극층(551c)을 포함할 수 있다.
여기서, 제1 전극층(551a)과 제3 전극층(551c) 각각은 투명 도전 물질을 포함할 수 있다. 제2 전극층(551b)은 금속 물질을 포함할 수 있다.
제3 전극(553)은 추가 게이트 전극층(1063d), 추가 게이트 전극층(1063d) 상에 배치된 제1 게이트 전극층(1063a), 제1 게이트 전극층(1063a) 상에 배치된 제2 게이트 전극층(1063b) 및 제2 게이트 전극층(1063b) 상에 배치된 제3 게이트 전극층(1063c)을 포함할 수 있다.
여기서, 추가 게이트 전극층(1063d) 및 제2 게이트 전극층(1063b) 각각은 금속물질을 포함하고, 제1 게이트 전극층(1063a) 및 제3 게이트 전극층(1063c) 각각은 투명 도전 물질을 포함할 수 있다.
픽셀 전극(570)은 제1 절연막(603) 및 제2 절연막(604) 상에 배치된 제1 픽셀 전극층(1071a), 제1 픽셀 전극층(1071a) 상에 배치된 제2 픽셀 전극층(1071b) 및 제2 픽셀 전극층(1071b) 상에 배치된 제3 픽셀 전극층(1071c)을 포함할 수 있다.
도 10d를 참조하면, 제1 내지 제3 픽셀 전극층(1071a, 1071b, 1071c) 각각은 발광 영역(EA) 전체에 배치되며, 비 발광 영역(NEA)의 일부에 배치될 수 있다. 제1 내지 제3 픽셀 전극층(1071a, 1071b, 1071c) 각각은 제1 액티브층(520)의 제2 영역(521)의 일부와 중첩되면서 라이트 쉴드(510)의 일부와도 중첩될 수 있다.
제1 픽셀 전극층(1071a)과 제3 픽셀 전극층(1071c) 각각은 투명 도전 물질을 포함하고, 제2 픽셀 전극층(1071b)은 금속층을 포함할 수 있다.
제1 전극(551)의 제1 전극층(1051a), 제3 전극(563)의 제1 게이트 전극층(1063a), 픽셀 전극(570)의 제1 픽셀 전극층(1071a)은 동일 물질을 포함하고, 동일 층에 배치될 수 있다.
제1 전극(551)의 제2 전극층(1051b), 제3 전극(563)의 제2 게이트 전극층(1063b) 및 픽셀 전극(570)의 제2 픽셀 전극층(1071b)은 동일 물질을 포함하고, 동일 층에 배치될 수 있다. 제2 전극층(1051b), 제2 게이트 전극층(1063b) 및 제2 픽셀 전극층(1071b) 각각은 금속층은 저항이 낮으면서, 높은 반사율을 갖는 금속 물질을 포함할 수 있다. 예를 들면, 은(Ag), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 및 티타늄(Ti) 중 어느 하나 또는 이들의 합금 중 적어도 하나를 포함할 수 있다.
또한, 제1 전극(551)의 제3 전극층(1051c), 제3 전극(563)의 제3 게이트 전극층(1063c) 및 픽셀 전극(570)의 제3 픽셀 전극층(1071c)은 동일 물질을 포함하고, 동일 층에 배치될 수 있다.
따라서, 제1 전극(551), 제3 전극(563) 및 픽셀 전극(570)을 형성하는 공정이 간단해질 수 있다.
도 10d를 참조하면, 픽셀 전극(570)은 발광 영역(EA)과 중첩하여 배치되고, 제1 절연막(603)에 구비된 컨택홀을 통해 트랜지스터(TR)의 제1 액티브층(602)의 제2 영역(522)과 컨택될 수 있다. 또한, 픽셀 전극(570)은 버퍼층(601)과 제1 절연막(603)에 구비된 컨택홀을 통해 라이트 쉴드(510)와 컨택될 수 있다.
즉, 픽셀 전극(570)이 트랜지스터의 제1 액티브층(602)과 컨택되고 픽셀 전극(570)과도 컨택되는 별도의 제2 전극을 형성하지 않아도 되므로, 트랜지스터의 구조가 간단해질 수 있으며, 공정 역시 간단해질 수 있는 효과가 있다.
이어서, 본 개시의 실시 예들에 따른 표시 장치의 제조 공정을 검토하면 다음과 같다.
도 11 내지 도 21은 도 6c에 도시된 표시 장치의 제조 공정을 개략적으로 도시한 도면이다.
먼저 도 11을 참조하면, 기판(600) 상에 라이트 쉴드(510)가 배치될 수 있다.
이 후, 도 12에 도시된 바와 같이, 라이트 쉴드(510)가 배치된 기판(600) 상에 제1 버퍼층(601a)이 배치되고, 제1 버퍼층(601a) 상에 제2 버퍼층(601b)이 배치될 수 있다.
도 12를 참조하면, 제1 및 제2 버퍼층(601a, 601b)을 포함하는 버퍼층(601) 상에 제1 액티브층 패턴(1220) 및 제2 액티브층 패턴(1221)이 배치될 수 있다. 제1 및 제2 액티브층 패턴(1220, 1221)은 버퍼층(601) 상에 액티브층 물질을 형성하고, 이를 패터닝함으로써 형성될 수 있다.
이후, 도 13을 참조하면, 제1 및 제2 액티브층 패턴(1220, 1221)이 배치된 기판 상에 게이트 절연막(602)이 배치될 수 있다.
게이트 절연막(602)에는 다수의 컨택홀이 형성될 수 있다. 구체적으로, 게이트 절연막(602)은 제1 액티브층 패턴(1220, 1221)의 상면의 일부를 노출하는 컨택홀들과 라이트 쉴드(510)의 상면의 일부를 노출하는 컨택홀이 형성될 수 있다. 게이트 절연막(602)이 라이트 쉴드(510)의 상면의 일부를 노출하는 컨택홀을 형성하는 공정에서, 게이트 절연막(602) 하부에 배치된 버퍼층(601)에도 컨택홀이 형성될 수 있다.
또한, 게이트 절연막(602)은 제2 액티브층 패턴(1221)의 전체를 노출하도록 형성될 수 있다.
이후, 도 14를 참조하면, 게이트 절연막(602) 및 제1 액티브층 패턴 (1220) 상에 제1 전극(551), 제2 전극(552) 및 전극 패턴(1463)이 형성될 수 있다.
구체적으로, 게이트 절연막(602)이 배치된 기판(600) 상에 전극 물질 형성될 수 있다. 전극 물질은 금속 물질을 포함할 수 있다.
전극 물질 상에는 포토레지스트 물질이 형성될 수 있다. 이러한 포토 레지스트 물질은 패터닝되어, 제1 포토레지스트 패턴(1451), 제2 포토레지스트 패턴(1452) 및 제3 포토레지스트 패턴(1453)으로 형성될 수 있다.
포토레지스트 물질은 하프톤 마스크를 통해 패터닝될 수 있으며, 패터닝 후 형성된 제1 및 제2 포토레지스트 패턴(1451, 1452)의 높이는 제3 포토레지스트 패턴(1453)의 높이보다 높을 수 있다.
이 후, 제1 내지 제3 포토레지스 패턴(1451, 1452, 1453)을 마스크로 하여 전극 물질을 패터닝할 수 있다. 전극 물질을 패터닝 함으로써, 제1 포토레지스트 패턴(1451) 하부에는 제1 전극(551)이 형성되고, 제2 포토레지스트 패턴(1452) 하부에는 제2 전극(552)이 형성되며, 제3 포토레지스트 패턴(1453) 하부에는 전극 패턴(1463)이 형성될 수 있다.
이후, 도 15를 참조하면, 전극 패턴(1463) 상에 배치된 제3 포토레지스트 패턴(1453)을 제거할 수 있다.
전극 패턴(1463) 상에 배치된 제3 포토레지스트 패턴(1453)은 드라이 에칭 공정을 통해 제거될 수 있으며, 제3 포토레지스트 패턴(1453)의 높이 보다 높이가 높은 제1 및 제2 포토레지스트 패턴(1451, 1452) 각각은 제거되지 않는다.
다만, 제3 포토레지스트 패턴(1453)을 제거하는 공정에서 제1 및 제2 포토레지스트 패턴(1451, 1452) 각각의 일부도 제거되어 높이가 낮아질 수 있다. 구체적으로 도 14의 제1 및 제2 포토레지스트 패턴(1451, 1452)의 높이보다 도 15의 제1 및 제2 포토레지스트 패턴(1451, 1452)의 높이가 더 낮을 수 있다.
이후, 도 16을 참조하면, 드라이 에칭 공정을 통해 제1 액티브층 패턴(1220) 및 제2 액티브층 패턴(1221)을 도체화 시킬 수 있다. 이 때, 사플루오린화탄소(CF4, tetrafluoromethane), 삼불화질소 (NF3, nitrogen trifutoride), 육플루오린화 황(SF6, Sulfur hexafluoride) 및 헬륨(He) 가스를 이용한 드라이 에칭 공정을 통해 제1 액티브층 패턴 및 제2 액티브층 패턴 각각의 적어도 일부를 도체화 하여 제1 액티브층(520) 및 제2 액티브층(530)으로 형성할 수 있다.
구체적으로, 제1 액티브층(520)은 일부 영역만 도체화되고, 제2 액티브층(530)은 전체가 도체화될 수 있다.
도 16을 참조하면, 제1 액티브층(520)은 게이트 절연막(602), 제1 전극(551), 제2 전극(552) 및 전극 패턴(1463) 중 적어도 하나와 미 중첩된 영역이 도체화된 영역일 수 있다. 이에, 제1 액티브층(520)은 제1 보조 영역(521a)과 채널 영역(523) 사이에 배치된 도체화된 제2 보조 영역(521b)을 포함하고, 제3 보조 영역(522a)과 채널 영역(523) 사이에 배치된 도체화된 제4 보조 영역(522b)을 포함하는 구조로 형성될 수 있다.
다시 말해, 제1 액티브층(520)의 제1 보조 영역(521a), 제3 보조 영역(522a) 및 채널 영역(523) 각각은 게이트 절연막(602), 제1 전극(551), 제2 전극(552) 및 전극 패턴(1463)이 플라즈마를 가려주는 역할을 함으로써, 도체화되지 않을 수 있으나, 나머지 영역인 제1 액티브층(520)의 제2 보조 영역(521b), 제4 보조 영역(522b) 및 제2 액티브층(530)은 플라즈마를 가져주는 구성이 없으므로 드라이 에칭 공정에서 도체화될 수 있다.
한편, 제1 액티브층(520)의 일부와 제2 액티브층(530)을 도체화하기 위해 드라이 에칭 공정을 사용함으로써, 제1 전극(521) 상에 배치된 제1 포토레지스트 패턴(1451)과 제2 전극(522) 상에 배치된 제2 포토레지스트 패턴(1452) 각각도 일부 에칭되면서 높이가 낮아질 수 있다.
이에, 도 16에 도시된 제1 및 제2 포토레지스트 패턴(1451, 1452) 각각의 높이는 도 15에 도시된 제1 및 제2 포토레지스트 패턴(1451, 1452) 각각의 높이보다 낮을 수 있다.
이후, 도 17에 도시된 바와 같이, 제1 액티브층(520)의 채널 영역(523)과 게이트 절연막(602) 상에 배치된 전극 패턴(1463)이 제거될 수 있다.
전극 패턴(1463)은 습식 에칭(wet ethching) 공정을 통해 제거될 수 있다. 이 과정에서 전극 패턴(1463)과 동일 물질을 포함하는 제1 전극(551)과 제2 전극(552)은 제1 포토레지스트 패턴(1451)과 제2 포토레지스트 패턴(1452)에 의해 둘러싸여 있기 때문에, 에칭 용액이 제1 및 제2 전극(551, 552)에 침투하지 못하는 구조일 수 있다. 따라서, 제1 및 제2 전극(551, 552)은 제거되지 않고 남아있게 되며, 전극 패턴(1463) 상에는 포토레지스트 패턴이 제어되어 있으므로 전극 패턴(1463)은 습식 에칭 공정에서 제거될 수 있다.
이후, 도 18에 도시된 바와 같이, 제1 및 제2 전극(551, 552) 상에 배치된 제1 및 제2 포토레지스트 패턴(1451, 1452)이 스트립(strip) 공정을 통해 제거될 수 있다.
이후, 도 19를 참조하면, 제1 및 제2 전극(551, 552)이 배치된 기판(600) 상에 제1 절연막(603) 및 제2 절연막(604)이 배치될 수 있다.
구체적으로, 기판(600) 상에 제1 절연막(603) 물질을 형성한다. 이후, 제1 절연막(603) 물질 상에 제2 절연막(604) 물질을 형성한다.
그리고 나서, 제2 절연막(604) 물질을 패터닝함으로써, 제2 홀(CH2)을 포함하고, 제2 액티브층(530)과 미 중첩되는 형태의 제2 절연막(604)을 형성한다.
이 후, 드라이 에칭 공정을 통해, 제2 홀(CH2)과 중첩하는 영역에 형성된 제1 홀(CH1)을 포함하는 제1 절연막(603)을 형성한다. 제2 액티브층(530) 상에 배치된 제1 절연막(603)의 두께는 제1 액티브층(520) 상에 배치된 제1 절연막(603)의 두께보다 얇게 형성될 수 있다.
다만, 본 개시의 실시예들에 따른 표시장치의 제조 공정이 이에 한정되는 것은 아니며, 제1 절연막(603)이 제2 액티브층(530)을 비롯하여 추후 형성되는 발광 영역에 미 배치되되, 게이트 절연막(602)이 제2 액티브층(530) 상에 배치되면서 추후 형성되는 발광 영역까지 연장되어 배치될 수 있다.
또한, 제1 및 제2 컨택홀(CH1, CH2)을 형성하는 공정에서, 제1 절연막(603)과 제2 절연막(604)에는 제2 전극(552)의 상면의 일부를 노출하는 컨택홀이 형성될 수 있다.
이후, 도 20을 참조하면, 제2 절연막(604)이 형성된 기판(600) 상에 제3 전극(563) 물질이 형성될 수 있다. 제3 전극(563) 물질은 에칭 공정을 통해 패터닝되어, 제2 절연막(604) 상에 배치된 제3 전극(563)으로 형성될 수 있다.
이러한 제3 전극(563)은 제2 절연막(604)의 상면의 일부에 배치되고, 제1 홀(CH1) 및 제2 홀(CH2) 내에 배치될 수 있다. 제3 전극(563)은 제1 및 제2 홀(CH1, CH2) 내에서 채널 영역(523) 상에 배치된 게이트 절연막(602)의 상면과 접촉될 수 있다.
이후, 도 21을 참조하면, 제3 전극(563)이 배치된 기판(600) 상에 픽셀 전극(570)을 형성하기 위한 픽셀 전극(570) 물질이 형성될 수 있다.
픽셀 전극(570) 물질은 패터닝 공정을 통해 패터닝됨으로써, 픽셀 전극(570)이 형성될 수 있다. 픽셀 전극(570)은 제2 전극(552)을 노출하는 제1 및 제2 절연막(603, 604)의 컨택홀을 통해 제2 전극(552)과 접촉될 수 있다. 이러한 픽셀 전극(570)은 제2 액티브층(530) 상에도 배치되며, 추후 형성되는 발광 영역까지 연장되어 배치될 수 있다.
도 21을 참조하면, 이러한 픽셀 전극(570)이 배치된 기판(600) 상에 뱅크(670)를 형성하기 위한 뱅크(670) 물질이 배치될 수 있다.
뱅크(670) 물질은 패터닝되어 비 발광 영역(NEA)에만 배치되고 발광 영역(EA)에는 미 배치될 수 있다.
정리하면, 상기 게이트 절연막을 형성하는 단계에서, 게이트 절연막 물질은 제1 액티브층 패턴의 상면과 적어도 일부가 중첩된 제1 내지 제3 게이트 절연막 부분으로 형성되고, 제2 액티브층 패턴 상에서 제거될 수 있다. 또한, 제1 및 제2 전극을 형성하는 단계는, 전극 물질 상에 배치되되, 제1 게이트 절연막 부분 및 제1 액티브층 패턴 각각의 일부와 중첩된 제1 포토레지스트 패턴, 제2 게이트 절연막 부분 및 제1 액티브층 패턴 각각의 일부와 중첩된 제2 포토레지스트 패턴 및 제3 절연막 부분 및 제1 액티브층 패턴 각각의 일부와 중첩된 제3 포토레지스트 패턴을 형성하는 단계, 제1 내지 제3 포토레지스트 패턴을 마스크로 하여 전극 물질을 패터닝하여 제1 전극, 제2 전극 및 전극 패턴을 형성하는 단계, 드라이 에칭 공정을 통해, 제1 액티브층 패턴의 일부 및 제2 액티브층 패턴을 도체화 하여 제1 및 제2 액티브층 형성하는 단계를 포함하고, 상기 제1 및 제2 전극 상에 배치된 상기 제1 및 제2 포토레지스트 패턴을 제거하는 단계를 포함하며, 제1 액티브층의 도체화된 영역은 제1 및 제3 게이트 절연막 부분 사이의 영역 및 제2 및 제3 게이트 절연막 부분 사이의 영역을 포함하고, 제2 액티브층은 전체가 도체화될 수 있다.
한편, 도 20 내지 도 21을 통해서는 제3 전극(563)과 픽셀 전극(570)을 서로 다른 공정으로 형성하는 제조 방법에 대해 설명하였으나, 본 개시의 실시 예들에 따른 표시장치의 제조 방법이 이에 한정되는 것은 아니다.
도 22 및 도 23은 도 6d에 도시된 표시 장치의 제3 전극, 픽셀 전극 및 뱅크를 형성하는 공정 단계를 개략적으로 도시한 도면이고, 도 24 및 도 25는 도 6e에 도시된 표시 장치의 제3 전극, 픽셀 전극 및 뱅크를 형성하는 공정을 개략적으로 도시한 도면이다.
한편, 도 22 내지 도 25에서 제3 전극(563) 및 픽셀 전극(570)을 형성하기 전의 공정 단계는 도 11 내지 도 19을 통해 설명한 공정 단계와 동일할 수 있다.
먼저 도 22를 참조하면, 제1 절연막(603) 및 제2 절연막(604) 상에는 제3 전극(563) 및 픽셀 전극(570)이 형성될 수 있다.
구체적으로, 제1 및 제2 절연막(603, 604)이 배치된 기판(600) 상에는 투명 도전 물질층이 형성될 수 있다. 그리고, 투명 도전 물질층 상에는 금속 물질층이 형성될 수 있다.
이후, 하프톤 마스크를 이용하여 금속 물질층을 패터닝할 수 있다. 패터닝된 금속 물질층은 제2 절연막(604)의 상면의 일부와 제1 및 제2 홀(CH1, CH2)과 중첩된 영역에 남아 있을 수 있다. 또한, 금속 물질층은 제2 전극(552)의 상면의 일부를 노출하는 제1 및 제2 절연막(603, 604)의 컨택홀 내부와 발광 영역(EA, 추후 형성되는 뱅크의 개구부)과 대응되는 영역에도 남아 있을 수 있다.
이후, 금속 물질층 하부에 배치된 투명 도전 물질층을 패터닝 할 수 있다. 패터닝된 투명 도전 물질층은 금속 물질층과 중첩된 영역에만 남아 있을 수 있다.
이후, 제2 전극(552)의 상면의 일부를 노출하는 제1 및 제2 절연막(603, 604)의 컨택홀 내부와 발광 영역(EA, 추후 형성되는 뱅크의 개구부)과 대응되는 영역에 배치된 금속 물질층을 제거하여, 픽셀 전극(570)에 해당하는 투명 도전 물질층만을 남긴다.
이후, 최종적으로 제2 절연막(604)의 상면의 일부와 제1 및 제2 홀(CH1, CH2)과 중첩된 영역 상에 배치된 포토레지스트 패턴을 제거하여 제1 게이트 전극층(563a)과 제2 게이트 전극층(563b)로 이루어지는 제3 전극(563)을 형성한다.
이후, 도 23에 도시된 바와 같이, 픽셀 전극(570)의 상면의 일부를 노출하는 개구부를 구비하는 뱅크(670)가 형성될 수 있다.
이어서, 도 24 및 도 25를 참조하여 도 6e의 표시 장치를 형성하는 공정 단계를 개략적으로 검토하면 다음과 같다.
도 24를 참조하면, 제1 절연막(603) 및 제2 절연막(604) 상에 제1 게이트 전극층(563a), 제2 게이트 전극층(563b) 및 제3 게이트 전극층(563c)을 포함하는 제3 전극(563)과, 제1 내지 제3 층(570a, 570b, 570c)을 포함하는 픽셀 전극(570)이 형성될 수 있다. 제3 전극(563)과 픽셀 전극(570)은 동일 공정을 통해 형성될 수 있으며, 공정 과정에서 하프톤 마스크가 사용될 수 있다.
구체적으로, 제1 및 제2 절연막(603, 604)이 배치된 기판(600) 상에는 제1 투명 도전 물질층이 형성되고, 제1 투명 도전 물질층 상에는 금속 물질층이 형성되며, 금속 물질층 상에는 제2 투명 도전 물질층이 형성될 수 있다.
이후, 제2 투명 도전 물질층을 패터닝할 수 있다. 제2 투명 도전 물질층은 제2 절연막(604)의 상면의 일부와 제1 및 제2 홀(CH1, CH2)과 중첩된 영역에 남아 있을 수 있다. 또한, 제2 투명 도전 물질층은 제2 전극(552)의 상면의 일부를 노출하는 제1 및 제2 절연막(603, 604)의 컨택홀 내부와 발광 영역(EA, 추후 형성되는 뱅크의 개구부)과 대응되는 영역에도 남아 있을 수 있다. 패터닝된 제2 투명 도전 물질층은 제3 전극(563)의 제3 게이트 전극층(563c)과 픽셀 전극(570)의 제3 층(570c)이 될 수 있다.
이후, 제2 투명 도전 물질층 하부에 배치된 금속 물질층을 패터닝할 수 있다. 금속 물질층은 제2 투명 도전 물질층이 배치된 영역에만 남고 나머지 영역에서는 제거될 수 있다. 이와 같이 패터닝된 금속 물질층 중 제3 게이트 전극층(563c) 하부에 배치된 금속 물질층은 제3 전극(563)의 제2 게이트 전극층(563b)일 수 있고, 픽셀 전극(570)의 제3 층(570c) 하부에 배치된 금속 물질층은 픽셀 전극(570)의 제2 층(570b)이 될 수 있다
이후, 금속 물질층 하부에 배치된 제1 투명 도전 물질층을 패터닝할 수 있다. 제1 투명 도전 물질은 금속 물질층이 배치된 영역에만 남고 나머지 영역에서는 제거될 수 있다. 이와 같이 패터닝된 제1 투명 도전 물질층 중 제3 전극(563)의 제2 게이트 전극층(563b) 하부에 배치된 제1 투명 도전 물질층은 제3 전극(563)의 제1 게이트 전극층(563a)일 수 있고, 픽셀 전극(570)의 제2 층(570b) 하부에 배치된 금속 물질층은 픽셀 전극(570)의 제1 층(570a)이 될 수 있다.
이와 같은 공정을 통해, 3중층의 제3 전극(563)과 3중층의 픽셀 전극(570)을 동일 공정으로 형성함으로써, 공정을 간단히 할 수 있다.
이후, 도 25에 도시된 바와 같이, 픽셀 전극(570)의 제3 층(570c)의 상면의 일부를 노출하는 개구부를 구비하는 뱅크(670)가 형성될 수 있다.
이어서, 도 26 내지 도 36을 참조하여, 도 7a에 도시된 표시 장치의 제조 방법을 검토하면 다음과 같다.
도 26 내지 도 36은 도 7a에 도시된 표시 장치의 제조 공정을 개략적으로 도시한 도면이다.
먼저, 도 26을 참조하면, 기판(600) 상에 라이트 쉴드(510)가 형성될 수 있다.
이후, 라이트 쉴드(510)에는 버퍼층(601)이 형성될 수 있다.
버퍼층(601) 상에 액티브 물질을 형성하고, 액티브 물질을 패터닝하여 제1 액티브층 패턴(2620)과 제2 액티브층 패턴을 형성할 수 있다.
제1 액티브층 패턴(2620)과 제2 액티브층 패턴이 형성된 기판 상에 보조 전극 물질을 형성하고, 보조 전극 물질을 패터닝하여, 제1 액티브층 패턴의 상면의 일부와 제2 액티브층 패턴 상면 각각에는 보조 전극들(AUX1, AUX2, AUX3, AUX4)을 형성할 수 있다.
구체적으로, 도 26을 참조하면, 제1 액티브층 패턴(2620)의 상면의 일부에는 제1 및 제2 보조 전극(AUX1, AUX2)이 서로 이격하여 배치될 수 있다.
또한, 도 26을 참조하면, 단면상으로 제2 액티브층 패턴이 다수 형성될 수 있으며, 하나의 제2 액티브층 패턴 상에는 제3 보조 전극(AUX3)이 배치되고, 다른 하나의 제2 액티브층 패턴 상에는 제4 보조 전극(AUX4)이 배치될 수 있다.
제1 액티브층 패턴(2620)과 다수의 제2 액티브층 패턴 각각이 보조 전극들과 접촉된 영역은 보조 전극으로 인해 도체화될 수 있다. 여기서, 제1 내지 제4 보조 전극(AUX1, AUX2, AUX3, AUX4) 각각은 금속 물질을 포함하거나, 전도성 산화물을 포함할 수 있다.
예를 들면, 제1 내지 제4 보조 전극(AUX1, AUX2, AUX3, AUX4)은 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 중 적어도 어느 하나를 포함할 수 있다.
다른 예로, 제1 내지 제4 보조 전극(AUX1, AUX2, AUX3, AUX4)은 투명 전도성 산화물(TCO: Transparent Conductive Oxide), 질산화물, 및 유기물 등 중 적어도 하나를 포함할 수 있다. 예를 들어, 투명 전도성 산화물(TCO)은 IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium-Gallium-Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), ATO (Antimony Tin Oxide), FTO (Flourine-doped Transparent Oxides) 등 중 하나 이상을 포함할 수 있다. 질산화물은 ZnON (Zinc Oxynitride) 등을 포함할 수 있다.
이러한 제1 내지 제4 보조 전극(AUX1, AUX2, AUX3, AUX4)과 접촉된 액티브층 패턴들은 도체화될 수 있다. 이에, 제1 액티브층 패턴(2620)의 채널 영역(523)은 도체화 되지 않으며, 제1 영역(2621)과 제2 영역(2622) 각각에서 제1 및 제2 보조 전극(AUX1, AUX2)과 접촉된 영역은 도체화된 영역일 수 있다. 다시 말해, 제1 영역(2621)과 제2 영역(2622) 각각은 도체화된 영역과 도체화되지 않은 영역을 포함할 수 있다.
이후, 도 27에 도시된 바와 같이, 제1 내지 제4 보조 전극(AUX1, AUX2, AUX3, AUX4)이 배치된 기판(600) 상에 게이트 절연막 물질이 형성될 수 있다.
게이트 절연막 물질은 드라이 에칭 공정을 통해 패터닝 됨으로써, 제1 내지 제3 세이트 절연막 부분(602a, 602b, 602c)를 포함하는 게이트 절연막(602)이 형성될 수 있다. 게이트 절연막(602)은 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2)의 상면을 노출하고, 제3 보조 전극(AUX3)의 상면 및 측면을 둘러싸도록 배치되며 제4 보조 전극(AUX4)의 상면 및 측면을 노출하도록 형성될 수 있다.
또한, 도 27에 도시된 바와 같이, 게이트 절연막 물질을 드라이 에칭 공정에서 게이트 절연막 물질의 일부와 버퍼층(601)의 일부가 에칭되어 라이트 쉴드(510)의 상면의 일부를 노출하는 컨택홀이 형성될 수 있다. 이 때, 사플루오린화탄소(CF4, tetrafluoromethane), 삼불화질소 (NF3, nitrogen trifutoride), 육플루오린화 황(SF6, Sulfur hexafluoride) 및 산소(O2) 가스를 이용하여 게이트 절연막 물질과 버퍼층(601)이 드라이 에칭될 수 있다.
이후, 도 28을 참조하면, 기판(600) 상에 전극 물질이 형성될 수 있다. 전극 물질은 금속 물질을 포함할 수 있다.
전극 물질 상에는 포토레지스트 물질이 형성될 수 있다. 이러한 포토 레지스트 물질은 패터닝되어, 제1 포토레지스트 패턴(1451), 제2 포토레지스트 패턴(1452), 제3 포토레지스트 패턴(1453) 및 제4 포토레지스트 패턴(2854)으로 형성될 수 있다.
포토레지스트 물질은 하프톤 마스크를 통해 패터닝될 수 있으며, 패터닝 후 형성된 제1, 제2 및 제4 포토레지스트 패턴(1451, 1452, 2854)의 높이는 제3 포토레지스트 패턴(1453)의 높이보다 높을 수 있다.
이 후, 제1 내지 제4 포토레지스 패턴(1451, 1452, 1453, 2854)을 마스크로 하여 전극 물질을 패터닝할 수 있다. 전극 물질을 패터닝 함으로써, 제1 포토레지스트 패턴(1451) 하부에는 제1 전극(551)이 형성되고, 제2 포토레지스트 패턴(1452) 하부에는 제2 전극(552)이 형성되며, 제3 포토레지스트 패턴(1453) 하부에는 전극 패턴(1463)이 형성되고, 제4 포토레지스트 패턴(2854) 하부에는 게이트 금속층(751)이 형성될 수 있다.
도 28에 도시된 바와 같이, 제2 전극(552)은 버퍼층(601)과 게이트 절연막(602)에 형성된 컨택홀을 통해 라이트 쉴드(510)의 상면과 접촉되도록 형성될 수 있다.
이후, 도 29를 참조하면, 전극 패턴(1463) 상에 배치된 제3 포토레지스트 패턴(1453)이 제거될 수 있다.
전극 패턴(1463) 상에 배치된 제3 포토레지스트 패턴(1453)은 드라이 에칭 공정을 통해 제거될 수 있으며, 제3 포토레지스트 패턴(1453)의 높이 보다 높이가 높은 제1, 제2 및 제4 포토레지스트 패턴(1451, 1452, 2854) 각각은 제거되지 않는다.
다만, 제3 포토레지스트 패턴(1453)을 제거하는 공정에서 제1, 제2 제4 포토레지스트 패턴(1451, 1452, 2854) 각각의 일부도 제거되어 높이가 낮아질 수 있다. 구체적으로 도 28의 제1, 제2 및 제4 포토레지스트 패턴(1451, 1452, 2854)의 높이보다 도 29의 제1, 제2 및 제4 포토레지스트 패턴(1451, 1452, 2854)의 높이가 더 낮을 수 있다.
이후, 도 30을 참조하면, 드라이 에칭 공정을 통해 제1 액티브층 패턴(1220) 및 제2 액티브층 패턴(1221)을 도체화 시킬 수 있다. 이 때, 사플루오린화탄소(CF4, tetrafluoromethane), 삼불화질소 (NF3, nitrogen trifutoride), 육플루오린화 황(SF6, Sulfur hexafluoride) 및 헬륨(He) 가스를 이용한 드라이 에칭 공정을 통해 제1 액티브층 패턴의 일부 영역이 추가로 도체화 될 수 있다.
구체적으로, 도 30을 참조하면, 드라이 에칭 공정에서, 게이트 절연막(602)의 제3 게이트 절연막 부분(602c)의 일부가 추가로 제거되면서, 제1 액티브층 패턴의 상면의 일부가 노출될 수 있다. 그리고, 노출된 제1 액티브층 패턴은 드라이 에칭 공정 상에서 도체화 될 수 있다.
다시 말해, 제1 액티브층 패턴은 제1 및 제2 보조 전극(AUX1, AUX2)과 중첩된 영역뿐만 아니라, 제1 보조 전극(AUX1)과 제3 게이트 절연막 부분(602c) 사이 및 제2 보조 전극(AUX2)과 제3 게이트 절연막 부분(602c) 사이의 영역 각각과 대응되는 영역에서도 제1 액티브층 패턴이 도체화됨으로써, 최종적으로 제2 보조 영역(521b)과 제4 보조 영역(521d)을 포함하는 제1 액티브층(520)이 형성될 수 있다.
즉, 제1 액티브층(520)의 제2 보조 영역(521b)과 제4 보조 영역(521d) 각각은 일부가 제1 및 제2 보조 전극(AUX1, AUX2)에 의해 도체화되고, 다른 일부는 게이트 절연막(602)의 드라이 에칭 공정에서 도체화되어 형성될 수 있다.
이후, 도 31을 참조하면, 제1 액티브층(520)의 채널 영역(523)과 게이트 절연막(602) 상에 배치된 전극 패턴(1463)이 제거될 수 있다. 전극 패턴(1463)은 습식 에칭(wet ethching) 공정을 통해 제거될 수 있다.
이후, 도 32을 참조하면, 제1 및 제2 전극(551, 552)과, 제3 게이트 금속층(751) 상에 배치된 제1, 제2 및 제4 포토레지스트 패턴(1451, 1452, 2854)이 스트립(strip) 공정을 통해 제거될 수 있다.
이후, 도 33을 참조하면, 제1 전극(551), 제2 전극(552) 및 게이트 금속층(751)이 배치된 기판(600) 상에 제1 절연막(603) 및 제2 절연막(604)이 배치될 수 있다.
구체적으로, 기판(600) 상에 제1 절연막(603) 물질을 형성한다. 이후, 제1 절연막(603) 물질 상에 제2 절연막(604) 물질을 형성한다.
이후, 제2 절연막(604) 물질을 패터닝함으로써, 제2 홀(CH2)을 포함하고, 제2 액티브층(530)과 미 중첩되는 형태의 제2 절연막(604)을 형성한다.
이후, 드라이 에칭 공정을 통해 제2 홀(CH2)과 중첩하는 영역에 형성된 제1 홀(CH1)을 포함하는 제1 절연막(603)을 형성한다. 제2 액티브층(530) 상에 배치된 제1 절연막(603)의 두께는 제1 액티브층(520) 상에 배치된 제1 절연막(603)의 두께보다 얇게 형성될 수 있다.
또한, 제1 및 제2 컨택홀(CH1, CH2)을 형성하는 공정에서, 제1 절연막(603)과 제2 절연막(604)에는 제2 전극(552)의 상면의 일부를 노출하는 컨택홀이 형성될 수 있다. 제2 전극(552)의 상면의 일부를 노출하는 컨택홀은 제2 절연막(604) 물질을 패터닝한 후, 드라이 에칭 공정을 통해 제1 절연막(603) 물질을 추가로 패터닝하는 공정을 통해 형성될 수 있다.
이후, 도 34를 참조하면, 제2 절연막(604)이 형성된 기판(600) 상에 제3 전극(563) 물질이 형성될 수 있다. 제3 전극(563) 물질은 에칭 공정(예: 습식 에칭)을 통해 패터닝되어, 제2 절연막(604) 상에 배치된 제3 전극(563)으로 형성될 수 있다.
이러한 제3 전극(563)은 제2 절연막(604)의 상면의 일부에 배치되고, 제1 홀(CH1) 및 제2 홀(CH2) 내에 배치될 수 있다. 제3 전극(563)은 제1 및 제2 홀(CH1, CH2) 내에서 채널 영역(523) 상에 배치된 게이트 절연막(602)의 상면과 접촉될 수 있다.
이후, 도 35를 참조하면, 제3 전극(563)이 배치된 기판(600) 상에 픽셀 전극(570)을 형성하기 위한 픽셀 전극(570) 물질이 형성될 수 있다.
픽셀 전극(570) 물질은 패터닝 공정을 통해 패터닝됨으로써, 픽셀 전극(570)이 형성될 수 있다. 픽셀 전극(570)은 제2 전극(552)을 노출하는 제1 및 제2 절연막(603, 604)의 컨택홀을 통해 제2 전극(552)과 접촉될 수 있다. 이러한 픽셀 전극(570)은 제2 액티브층(530) 상에도 배치되며, 추후 형성되는 발광 영역까지 연장되어 배치될 수 있다.
또한, 픽셀 전극(570)은 다수의 제2 액티브층(530) 및 게이트 금속층(751)과도 중첩되도록 형성될 수 있다.
이후, 도 36에 도시된 바와 같이, 픽셀 전극(570)이 배치된 기판(600) 상에 뱅크(670)를 형성하기 위한 뱅크(670) 물질이 배치될 수 있다.
정리하면, 제1 액티브층 패턴의 상면의 일부 및 제2 액티브층 패턴 상면 전체에 보조 전극 물질을 형성하는 단계 및 보조 전극 물질을 패터닝하여 제1 액티브층 패턴 상에 서로 이격된 제1 및 제2 보조 전극을 형성하고, 2개의 액티브층 패턴 상면 각각에 제3 및 제4 보조 전극을 형성하는 단계를 더 포함하고, 제1 및 제2 액티브층 패턴 각각은 제1 내지 제4 보조 전극과 컨택된 영역에서 도체화될 수 있다. 여기서, 제1 게이트 절연막 부분과 제3 게이트 절연막 부분 사이의 영역에는 제1 보조 전극이 배치되고, 제2 게이트 절연막 부분과 상기 제3 게이트 절연막 부분 사이의 영역에는 상기 제2 보조 전극이 배치될 수 있다. 또한, 게이트 절연막은 하나의 제2 액티브층을 둘러싸는 부분을 포함할 수 있다.
게이트 절연막 상에 배치되 전극 물질을 패터닝하는 단계는, 전극 물질 상에 배치되되, 제1 게이트 절연막 부분 및 제1 액티브층 패턴 각각의 일부와 중첩된 제1 포토레지스트 패턴, 제2 게이트 절연막 부분 및 제1 액티브층 패턴 각각의 일부와 중첩된 제2 포토레지스트 패턴 및 제3 절연막 부분, 제1 액티브층 패턴 각각의 일부와 중첩된 제3 포토레지스트 패턴 및 제3 보조 전극 상에 배치된 게이트 절연막과 중첩된 제4 포토레지스트 패턴을 형성하는 단계, 제1 내지 제4 포토레지스트 패턴을 마스크로 하여 전극 물질을 패터닝하여 제1 전극, 제2 전극, 전극 패턴 및 게이트 금속층을 형성하는 단계, 드라이 에칭 공정을 통해, 제3 게이트 절연막 부분의 일부가 제거되고, 제1 액티브층 패턴의 일부를 도체화 하여 제1 액티브층이 형성되며, 전극 패턴 상에 배치된 제3 포토레지스 패턴이 제거되는 단계 및 제1, 제2 및 제4 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다.
제1 전극, 제2 전극, 전극 패턴 및 게이트 금속층을 형성한 후의 드라이 에칭 공정에서, 제1 액티브층은 제1 보조 전극 및 상기 제3 게이트 절연막 부분 사이의 영역과 제2 보조 전극 및 제3 게이트 절연막 부분 사이의 영역이 추가로 도체화될 수 있다.
도 35를 통해서는 제3 전극(563)과 픽셀 전극(570)을 서로 다른 공정으로 형성하는 제조 방법에 대해 설명하였으나, 본 개시의 실시 예들에 따른 표시장치의 제조 방법이 이에 한정되는 것은 아니다.
도 37 및 도 38은 도 7b에 도시된 표시 장치의 제3 전극, 픽셀 전극 및 뱅크를 형성하는 공정 단계를 개략적으로 도시한 도면이고, 도 39 및 도 40은 도 7c에 도시된 표시 장치의 제3 전극, 픽셀 전극 및 뱅크를 형성하는 공정을 개략적으로 도시한 도면이다.
도 37 내지 도 40에서 제3 전극(563) 및 픽셀 전극(570)을 형성하기 전의 공정 단계는 도 26 내지 도 33을 통해 설명한 공정 단계와 동일할 수 있다.
먼저 도 37을 참조하면, 1 및 제2 절연막(603, 604)이 배치된 기판(600) 상에는 투명 도전 물질층이 형성될 수 있다. 그리고, 투명 도전 물질층 상에는 금속 물질층이 형성될 수 있다.
이후, 하프톤 마스크를 이용하여 금속 물질층을 패터닝할 수 있다. 패태닝된 금속 물질층은 제2 절연막(604)의 상면의 일부와 제1 및 제2 홀(CH1, CH2)과 중첩된 영역에 남아 있을 수 있다. 또한, 금속 물질층은 제2 전극(552)의 상면의 일부를 노출하는 제1 및 제2 절연막(603, 604)의 컨택홀 내부와 발광 영역(EA, 추후 형성되는 뱅크의 개구부)과 대응되는 영역에도 남아 있을 수 있다.
이후, 금속 물질층 하부에 배치된 투명 도전 물질층을 패터닝 할 수 있다. 패터닝된 투명 도전 물질층은 금속 물질층과 중첩된 영역에만 남아 있을 수 있다.
이후, 제2 전극(552)의 상면의 일부를 노출하는 제1 및 제2 절연막(603, 604)의 컨택홀 내부와 발광 영역(EA, 추후 형성되는 뱅크의 개구부)과 대응되는 영역에 배치된 금속 물질층을 제거하여, 픽셀 전극(570)에 해당하는 투명 도전 물질층만을 남긴다.
최종적으로 제2 절연막(604)의 상면의 일부와 제1 및 제2 홀(CH1, CH2)과 중첩된 영역 상에 배치된 포토레지스트 패턴을 제거하여 제1 게이트 전극층(563a)과 제2 게이트 전극층(563b)로 이루어지는 제3 전극(563)을 형성한다
이후, 도 38에 도시된 바와 같이, 픽셀 전극(570)의 상면의 일부를 노출하는 개구부를 구비하는 뱅크(670)가 형성될 수 있다.
이어서, 도 39 및 도 40을 참조하여 도 7c의 표시 장치를 형성하는 공정 단계를 개략적으로 검토하면 다음과 같다.
먼저, 도 39를 참조하면, 제1 및 제2 절연막(603, 604)이 배치된 기판(600) 상에는 제1 투명 도전 물질층이 형성되고, 제1 투명 도전 물질층 상에는 금속 물질층이 형성되며, 금속 물질층 상에는 제2 투명 도전 물질층이 형성될 수 있다.
이후, 제2 투명 도전 물질층을 패터닝할 수 있다. 제2 투명 도전 물질층은 제2 절연막(604)의 상면의 일부와 제1 및 제2 홀(CH1, CH2)과 중첩된 영역에 남아 있을 수 있다. 또한, 제2 투명 도전 물질층은 제2 전극(552)의 상면의 일부를 노출하는 제1 및 제2 절연막(603, 604)의 컨택홀 내부와 발광 영역(EA, 추후 형성되는 뱅크의 개구부)과 대응되는 영역에도 남아 있을 수 있다. 패터닝된 제2 투명 도전 물질층은 제3 전극(563)의 제3 게이트 전극층(563c)와 픽셀 전극(570)의 제3 층(570c)이 될 수 있다.
이후, 제2 투명 도전 물질층 하부에 배치된 금속 물질층을 패터닝할 수 있다. 금속 물질층은 제2 투명 도전 물질층이 배치된 영역에만 남고 나머지 영역에서는 제거될 수 있다. 이와 같이 패터닝된 금속 물질층 중 제3 게이트 전극층(563c) 하부에 배치된 금속 물질층은 제3 전극(563)의 제2 게이트 전극층(563b)일 수 있고, 픽셀 전극(570)의 제3 층(570c) 하부에 배치된 금속 물질층은 픽셀 전극(570)의 제2 층(570b)이 될 수 있다.
그리고 나서, 금속 물질층 하부에 배치된 제1 투명 도전 물질층을 패터닝할 수 있다. 제1 투명 도전 물질은 금속 물질층이 배치된 영역에만 남고 나머지 영역에서는 제거될 수 있다. 이와 같이 패터닝된 제1 투명 도전 물질층 중 제3 전극(563)의 제2 게이트 전극층(563b) 하부에 배치된 제1 투명 도전 물질층은 제3 전극(563)의 제1 게이트 전극층(563a)일 수 있고, 픽셀 전극(570)의 제2 층(570b) 하부에 배치된 금속 물질층은 픽셀 전극(570)의 제1 층(570a)이 될 수 있다.
이와 같은 공정을 통해, 3중층의 제3 전극(563)과 3중층의 픽셀 전극(570)을 동일 공정으로 형성함으로써, 공정을 간단히 할 수 있다.
이후, 도 40에 도시된 바와 같이, 픽셀 전극(570)의 제3 층(570c)의 상면의 일부를 노출하는 개구부를 구비하는 뱅크(670)가 형성될 수 있다.
뱅크(670)는 트랜지스터 및 스토리지 캐패시터(Cst)와 중첩될 수 있으나, 이는 일 예에 지나지 않으며, 뱅크(670)는 트랜지스터와 스토리지 캐패시터(Cst) 중 적어도 하나와 미 중첩될 수도 있다.
이어서, 도 41 내지 44를 참조하여 도 10a에 도시된 표시 장치의 제조 방법을 검토하면 다음과 같다.
도 41 내지 도 44는 도 10a에 도시된 표시 장치의 제조 공정을 개략적으로 도시한 도면이다.
도 10a에서는 게이트 절연막(602)이 제1 내지 제3 게이트 절연막 부분(602a, 602b, 602c)을 포함하는 구조를 도시하였으나, 설명의 편의를 위하여 도 41 내지 도 44에서는 게이트 절연막(602)이 도 10a의 제3 게이트 절연막 부분(602c)으로만 이루어지는 구조를 중심으로 설명한다.
먼저, 도 42을 참조하면, 기판(600) 상에 라이트 쉴드(510) 및 버퍼층(601)이 형성될 수 있다.
이후, 버퍼층(601) 상에 액티브 물질을 형성하고, 액티브 물질을 패터닝하여 제1 액티브층 패턴(4120)과 제2 액티브층 패턴(4221)을 형성할 수 있다.
이후, 도 42를 참조하면, 제1 및 제2 액티브층 패턴(4120, 4221)이 배치된 기판(600) 상에 게이트 절연막 물질을 형성한 후, 드라이 에칭 공정을 통해 게이트 절연막 물질을 패터닝하여 게이트 절연막(602)을 형성할 수 있다.
구체적으로, 도 42에 도시된 바와 같이, 게이트 절연막 물질을 제거하고 남길 위치에만 포토레지스트 패턴(4201)을 형성한다. 이후, 드라이 에칭 공정을 통해, 포토레지스트 패턴(4201) 하부에 위치한 게이트 절연막 물질만 남기고, 나머지 게이트 절연막 물질을 제거하여 게이트 절연막(602)을 형성한다.
게이트 절연막(602)을 형성하는 드라이 에칭 공정에서는 사플루오린화탄소(CF4, tetrafluoromethane), 삼불화질소 (NF3, nitrogen trifutoride), 육플루오린화 황(SF6, Sulfur hexafluoride) 및 헬륨(He) 가스가 사용될 수 있으며, 이 과정에서, 제1 액티브층 패턴의 일부와 제2 액티브층 패턴의 전체가 도체화될 수 있다.
구체적으로, 제1 액티브층 패턴은 드라이 에칭 공정을 통해 게이트 절연막 물질이 제거되는 영역에서 도체화가 진행될 수 있고, 이를 통해, 도체화된 영역인 제1 및 제2 영역(521, 522)을 포함하는 제1 액티브층(520)이 형성될 수 있다.
제2 액티브층 패턴은 도체화되어 제2 액티브층(521)이 될 수 있다.
한편, 도 42에서는 제1 액티브층(520)의 채널 영역(523)의 폭이 게이트 절연막(602)의 폭보다 좁은 구조를 도시하였으나, 본 개시의 실시예들에 따른 표시 장치의 제1 액티브층(520)의 채널 영역(523)의 폭은 게이트 절연막(602)을 형성하는 공정 조건에 따라 다양하게 변경될 수 있다. 예를 들면, 제1 액티브층(520)의 채널 영역(523)의 폭과 게이트 절연막(602)의 폭이 동일하거나, 제1 액티브층(520)의 채널 영역(523)의 폭이 게이트 절연막(602)의 폭보다 클 수도 있다.
여기서, 제1 액티브층(520)의 채널 영역(523)의 폭과 게이트 절연막(602)의 폭은, 단면 상으로 기판(600) 상에 버퍼층(601)이 적층되는 방향과 수직한 방향의 최소 길이를 의미할 수 있다.
게이트 절연막(602)을 형성한 후, 게이트 절연막(602) 상에 배치된 포토레지스트 패턴(4201)은 제거될 수 있다.
이후, 도 43을 참조하면, 게이트 절연막(602)이 형성된 기판(600) 상에 제1 절연막(603) 및 제2 절연막(604)이 형성될 수 있다.
이후, 도 44를 참조하면, 기판(600) 상에 전극 물질을 형성하고, 전극 물질을 패터닝하여, 제1 전극(551), 제2 전극(552) 및 제3 전극(563)을 형성할 수 있다.
제1 내지 제3 전극(551, 552, 563)이 형성된 기판 상에 픽셀 전극 물질을 형성하고, 픽셀 전극 물질을 패터닝 하여, 제1 및 제2 절연막(603, 604) 상에 픽셀 전극(570)을 형성할 수 있다.
이후, 도 44에 도시된 바와 같이, 제1 내지 제3 전극(551, 552, 563) 픽셀 전극(570)의 일부 상에 뱅크(670)를 형성할 수 있다.
도 41 내지 도 44에서는 제1 전극(551), 제2 전극(552) 및 제3 전극(563)을 동일한 공정으로 형성하고, 픽셀 전극(570)을 제1 내지 제3 전극(551, 552, 563)과 다른 공정으로 형성하는 과정을 설명하였으나, 본 개시의 실시 예들에 따른 표시 장치의 제조 공정이 이에 한정되는 것은 아니다.
도 45는 도 10b의 표시 장치에서 제1 전극(551), 제3 전극(563) 및 픽셀 전극(570)을 형성하는 단계를 개략적으로 도시한 도면이고, 도 46 및 도 47은 도 10d의 표시 장치에서, 제1 전극(551), 제3 전극(563) 및 픽셀 전극(570)을 형성하는 단계를 개략적으로 도시한 도면이다.
한편, 도 45에서 제1 전극(551), 제3 전극(563) 및 픽셀 전극(570)을 형성하기 전의 공정 단계는 도 41 내지 도 43을 통해 설명한 공정 단계와 동일할 수 있다.
도 45를 참조하면, 제1 및 제2 절연막(603, 604)이 형성된 기판(600) 상에 투명 도전 물질층이 형성되고, 투명 도전 물질층 상에는 금속 물질층이 형성될 수 있다.
이후, 하프톤 마스크를 이용하여 금속 물질층을 패터닝할 수 있다. 패터닝된 금속 물질층의 일부는 제1 절연막(603)의 상면의 일부에 배치되면서 제1 절연막(603)이 제1 액티브층(520)의 제1 영역(521)의 상면의 일부를 노출하는 컨택홀과 대응되는 영역에 배치되어 최종적으로 제1 전극(551)의 제2 전극층(1051b)이 될 수 있다.
또한, 패터닝된 금속 물질층의 다른 일부는 제1 절연막(603)의 상면의 일부에 배치되면서 제1 절연막(603)의 제1 홀(CH1)과 대응되는 영역에 배치되어 최종적으로 제3 전극(563)의 제2 게이트 전극층(1063b)이 될 수 있다.
또한, 패터닝된 금속 물질층의 또 다른 일부는 제1 절연막(603)의 상며느이 일부에 배치되면서 제1 절연막(603)이 제1 액티브층(520)의 제2 영역(522)의 상면의 일부를 노출하는 컨택홀 및 제1 절연막(603)과 버퍼층(601)이 라이트 쉴드(510)의 상면의 일부를 노출하는 컨택홀과 대응되는 영역에 배치되어 최종적으로 픽셀 전극(570)의 제2 층(1071b)이 될 수 있다.
이후, 패터닝된 금속 물질층 및 포토레지스트 패턴을 마스크로하여 금속 물질층 하부에 배치된 투명 도전 물질층을 패터닝 할 수 있다. 투명 도전 물질을 패터닝한 후에는, 이전 단계에서 패터닝되어 남아 있는 금속 물질층(제2 전극층(1051b), 제2 게이트 전극층(1063b) 및 제2 층(1071b))의 하부에 남을 수 있다.
구체적으로, 패터닝된 투명 도전 물질층의 일부는 제1 전극(551)의 제2 전극층(1051b) 하부에 배치된 제1 전극(551)의 제1 전극층(1051a)가 될 수 있다.
또한, 패터닝된 투명 도전 물질층의 다른 일부는 제3 전극(563)의 제2 게이트 전극층(1063b) 하부에 배치된 제1 게이트 전극층(1063a)이 될 수 있다.
또한, 패터닝된 투명 도전 물질층의 또 다른 일부는 픽셀 전극(570)의 제2 층(1071b) 하부에 배치된 제1 층(1071a)이 될 수 있다. 도 45를 참조하면, 픽셀 전극(570)의 제1 층(1071a)은 제2 층(1071b)과 중첩되는 영역을 포함하되, 제2 액티브층(530) 및 발광 영역까지 연장되어 형성될 수 있다.
이어서, 도 46 및 도 47을 참조하여, 도 10d의 표시 장치의 제1 전극(551), 제3 전극(563) 및 픽셀 전극(570)을 형성하는 단계를 검토하면 다음과 같다.
도 46 및 도 47에서 제1 전극(551), 제3 전극(563) 및 픽셀 전극(570)을 형성하기 전의 공정 단계는 도 41 및 도 42을 통해 설명한 공정 단계와 동일할 수 있다.
먼저, 도 46을 참조하면, 게이트 절연막(602)이 형성된 기판(600) 상에 추가 게이트 절연층(1063d)을 형성하기 위한 제1 금속 물질층이 형성될 수 있다.
제1 금속 물질층은 습식 에칭 등의 공정을 통해 패터닝되어 제1 액티브층(520)의 채널 영역(523) 상에 배치된 게이트 절연막(602) 상에만 남을 수 있다.
이와 같이, 추가 게이트 절연층(1063d)를 형성한 후, 제1 및 제2 절연막(603, 604)을 형성할 수 있다. 구체적으로, 기판(600) 상에 제1 절연막 물질과 제2 절연막 물질을 차례로 형성한 다음 제2 절연막 물질 패터닝 후, 제1 절연막 물질을 패터닝할 수 있다. 제1 절연막 물질을 패터닝을 위해서는 드라이 에칭 공정이 사용될 수 있다.
이후, 도 47에 도시된 바와 같이, 제1 전극(551), 제3 전극(563)의 제1 내지 제3 게이트 절연층(1063a, 1063b, 1063c) 및 픽셀 전극(570)을 형성할 수 있다.
구체적으로, 제1 및 제2 절연막(603, 604)이 형성된 기판(600) 상에 제1 투명 도전 물질층, 제2 금속 물질층 및 제2 투명 도전 물질층이 차례로 형성될 수 있다.
이후, 제2 투명 도전 물질층, 제2 금속 물질층 및 제1 투명 도전 물질층을 차례로 패터닝하여, 제1 전극(551), 제3 전극(563) 의 제1 내지 제3 게이트 절연층(1063a, 1063b, 1063c) 및 픽셀 전극(570)을 동일 공정으로 형성할 수 있다.
한편, 도 46 및 47에서는 도 10d에 도시된 제1 전극(551), 제3 전극(563) 및 픽셀 전극(570)을 형성하는 공정을 도시하였으나, 도 47에서 제2 투명 도전 물질층을 형성하고 패터닝하는 공정을 삭제하는 경우 도 10c에 도시된 제1 전극(551), 제3 전극(563) 및 픽셀 전극(570)이 형성될 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시예들은 기판 상에 배치되고, 채널 영역(523), 채널 영역(523)의 제1 측에 위치하는 제1 영역(521), 및 채널 영역(523)의 제2 측에 위치하는 제2 영역(522)을 포함하는 제1 액티브층(520), 제1 액티브층(520) 상에 배치된 게이트 절연막(602), 게이트 절연막(602) 상에 배치되고, 제1 영역(521)과 전기적으로 연결된 제1 전극(551), 게이트 절연막(602) 상에 배치되고, 제2 영역(522)과 전기적으로 연결된 제2 전극(552), 게이트 절연막(602) 상에 배치되고, 채널 영역의 적어도 일부와 중첩된 제1 홀(CH1)을 구비하는 제1 절연막(603), 제1 절연막(603) 상에 배치되고, 제1 홀(CH1)의 적어도 일부와 중첩된 제2 홀(CH2)을 구비하는 제2 절연막(604), 제1 홀(CH1) 내에 배치되고, 제1 홀(CH1) 내에서 채널 영역(523)과 중첩되도록 배치된 제3 전극(563)을 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 액티브층 상에 배치된 전극이 액티브층의 채널 영역 전체와 중첩되고, 액티브층의 채널 영역의 양 측에 배치된 제1 영역과 제2 영역 각각의 일부와도 배치됨으로써, 내부 광이 액티브층에 입사되어 트랜지스터의 특성이 저하되는 것을 방지할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 트래지스터의 전극들 사이의 거리가 멀어질 수 있도록 절연막의 두께가 설계됨으로써, 기생 캐패시턴스 증가로 인해 구동 특성이 저하되는 것을 방지할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 다수의 스토리지 캐패시터 전극을 포함하고, 병렬로 연결된 다수의 스토리지 캐패시터를 포함함으로써, 고 용량의 스토리지 캐패시터를 포함하는 표시 패널 및 표시 장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (40)

  1. 기판;
    상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 제1 측에 위치하는 제1 영역, 및 상기 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층;
    상기 제1 액티브층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되고, 상기 제1 영역과 전기적으로 연결된 제1 전극;
    상기 게이트 절연막 상에 배치되고, 상기 제2 영역과 전기적으로 연결된 제2 전극;
    상기 게이트 절연막 상에 배치되고, 상기 채널 영역의 적어도 일부와 중첩된 제1 홀을 구비하는 제1 절연막; 및
    상기 제1 홀 내에 배치되고, 상기 제1 홀 내에서 상기 채널 영역과 중첩되도록 배치된 제3 전극을 포함하는 표시 패널.
  2. 제1 항에 있어서,
    상기 게이트 절연막과 미 중첩된 제1 액티브층의 영역은 도체화된 영역인 표시 패널.
  3. 제2 항에 있어서,
    상기 제1 영역과 상기 제2 영역은 도체화된 영역을 포함하는 표시 패널.
  4. 제3 항에 있어서,
    상기 제1 영역은 비 도체화 영역인 제1 보조 영역과, 상기 제1 보조 영역에서 연장되되 도체화된 영역인 제2 보조 영역을 포함하고,
    상기 제2 영역은 비 도체화 영역인 제3 보조 영역과, 상기 제3 보조 영역에서 연장되되 도체화된 영역인 제4 보조 영역을 포함하며,
    상기 제2 및 제4 보조 영역은 상기 제1 전극, 상기 제2 전극 및 상기 게이트 절연막과 미 중첩된 영역을 포함하는 표시 패널.
  5. 제4 항에 있어서,
    상기 제2 보조 영역은 상기 제1 보조 영역과 상기 채널 영역 사이에 배치되고,
    상기 제4 보조 영역은 상기 제2 보조 영역과 상기 채널 영역 사이에 배치된 표시 패널.
  6. 제1 항에 있어서,
    상기 게이트 절연막은,
    상기 제1 영역의 일부와 중첩된 제1 게이트 절연막 부분, 상기 제2 영역의 일부와 중첩된 제2 게이트 절연막 부분 및 상기 채널 영역 전체와 중첩된 제3 게이트 절연막 부분을 포함하는 표시 패널.
  7. 제6 항에 있어서,
    상기 제1 액티브층의 상기 채널 영역의 일측에 배치되고 도체화된 영역인 제2 보조 영역의 적어도 일부는 상기 제1 게이트 절연막 부분 및 제3 게이트 절연막 부분 사이의 영역과 중첩되고,
    상기 제1 액티브층의 상기 채널 영역의 다른 일측에 배치되고 도체화된 영역인 제4 보조 영역의 적어도 일부는 상기 제2 게이트 절연막 부분 및 제3 게이트 절연막 부분 사이의 영역과 중첩된 표시 패널.
  8. 제6 항에 있어서,
    상기 제3 게이트 절연막 부분의 상면의 적어도 일부는 상기 제1 절연막의 상기 제1 홀과 중첩된 표시 패널.
  9. 제1 항에 있어서,
    상기 제1 절연막은 상기 제1 홀 내에서 적어도 하나의 단차가 존재하는 표시 패널.
  10. 제1 항에 있어서,
    상기 제3 전극은 상기 제1 영역과 상기 제2 영역 각각의 적어도 일부와 중첩된 표시 패널.
  11. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 소스 전극과 드레인 전극 중 각각 어느 하나이고,
    상기 제3 전극은 게이트 전극인 표시 패널.
  12. 제1 항에 있어서,
    상기 제1 절연막 상에 배치되고, 상기 제1 홀의 적어도 일부와 중첩된 제2 홀을 구비하는 제2 절연막을 포함하고,
    상기 제3 전극은 상기 제1 홀 및 상기 제2 홀 내부에 배치되고, 상기 제2 절연막의 상면의 일부에 배치된 표시 패널.
  13. 제12 항에 있어서,
    상기 제3 전극은, 제1 게이트 전극층 및 제2 게이트 전극층,
    상기 제1 게이트 전극층은 상기 채널 영역과 중첩된 상기 게이트 절연막 상에 배치되고,
    상기 제2 게이트 전극층은 상기 제1 게이트 전극층 상에 배치되되 상기 제1 홀 및 상기 제2 홀 내에 배치되고, 상기 제2 절연막의 상면의 일부에 배치된 표시 패널.
  14. 제13 항에 있어서,
    상기 제3 전극은 추가 게이트 전극층을 더 포함하고,
    상기 추가 게이트 전극층은 상기 채널 영역 상에 배치된 게이트 절연막과 상기 제1 절연막 사이에 배치되되, 상기 제1 절연막의 상기 제1 홀과 중첩된 표시 패널.
  15. 제13 항에 있어서,
    상기 제3 전극은 제3 게이트 전극층을 더 포함하고,
    상기 제3 게이트 전극층은 상기 제2 게이트 전극층 상에 배치된 표시 패널.
  16. 제15 항에 있어서,
    상기 제1 및 제3 게이트 전극층은 투명 도전 물질로 이루어지고,
    상기 제2 게이트 전극층은 금속 물질로 이루어지는 표시 패널.
  17. 제12 항에 있어서,
    상기 제2 절연막 상에 배치된 픽셀 전극을 더 포함하고,
    상기 픽셀 전극은 제1 픽셀 전극층을 포함하고,
    상기 제1 픽셀 전극층은 투명 도전 물질을 포함하는 표시 패널.
  18. 제17 항에 있어서,
    상기 픽셀 전극은 상기 제1 픽셀 전극층 상에 배치된 제2 픽셀 전극층 및 상기 제2 픽셀 전극층 상에 배치된 제3 픽셀 전극층을 포함하고,
    상기 제1 픽셀 전극층은 상기 제3 전극의 제1 게이트 전극층과 동일 층에 배치되고,
    상기 제2 픽셀 전극층은 상기 제3 전극의 제2 게이트 전극층과 동일 층에 배치되며,
    상기 제3 픽셀 전극층은 상기 제3 전극의 제3 게이트 전극층과 동일 층에 배치된 표시 패널.
  19. 제1 항에 있어서,
    제1 액티브층 하부에 배치된 라이트 쉴드를 더 포함하고,
    상기 라이트 쉴드는 상기 제1 액티브층과 이격된 제2 액티브층의 도체화된 영역과 중첩되며,
    상기 라이트 쉴드 및 상기 제2 액티브층의 도체화된 영역과 중첩된 픽셀 전극을 포함하고,
    상기 라이트 쉴드, 상기 제2 액티브층의 도체화된 영역 및 상기 픽셀 전극 각각은 서로 중첩되어 스토리지 캐패시터를 구성하는 표시 패널.
  20. 제19 항에 있어서,
    상기 픽셀 전극은 발광영역까지 연장되고,
    상기 발광영역에서, 상기 픽셀 전극 상에는 발광층을 포함하는 유기층 및 유기층 상에 배치된 공통 전극을 더 포함하는 표시 패널.
  21. 제1 항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극은 제1 절연막 상에 배치되고,
    상기 제2 절연막은 상기 제2 전극의 상면의 일부를 노출하는 컨택홀을 포함하고,
    상기 컨택홀을 통해 상기 제2 전극은 픽셀 전극과 전기적으로 연결된 표시 패널.
  22. 제1 항에 있어서,
    상기 제1 액티브층 상에 배치된 제1 보조 전극 및 제2 보조 전극을 포함하고,
    상기 제1 보조 전극은 상기 제1 영역 상에 배치되고,
    상기 제2 보조 전극은 상기 제2 영역 상에 배치되며,
    상기 제1 및 제2 보조 전극은 금속 물질을 포함하는 표시 패널.
  23. 제22 항에 있어서,
    상기 제1 및 제2 보조 전극은 제1 액티브층과 상기 금속 물질로 이루어진 층 사이에 배치된 투명 도전 물질층, 투명 전도성 산화물층, 질산화물층 또는 유기물층을 더 포함하는 표시 패널.
  24. 제22 항에 있어서,
    상기 제1 보조 전극은 상기 제1 액티브층의 상기 제1 영역의 도체화된 영역의 일부와 중첩되고,
    상기 제2 보조 전극은 상기 제1 액티브층의 상기 제2 영역의 도체화된 영역의 일부와 중첩된 표시 패널.
  25. 제22 항에 있어서,
    상기 제1 액티브층과 동일 층에 배치된 제2 액티브층, 상기 제2 액티브층의 상면의 일부에 배치된 제3 보조 전극, 상기 제3 보조 전극 상에 배치된 금속층, 상기 금속층 상에 배치된 픽셀 전극 및 상기 제2 액티브층 하부에 배치된 라이트 쉴드를 포함하고,
    상기 라이트 쉴드, 상기 제3 보조 전극 및 상기 금속층은 제1 스토리지 캐패시터를 구성하는 표시 패널.
  26. 제25 항에 있어서,
    상기 제2 액티브층 상에 배치되되 상기 제3 보조 전극과 이격된 제4 보조 전극 및 상기 제4 보조 전극 상에 배치된 픽셀 전극을 포함하고,
    상기 라이트 쉴드, 상기 제4 보조 전극 및 상기 픽셀 전극은 제2 스토리지 캐패시터를 구성하는 표시 패널.
  27. 제26 항에 있어서,
    상기 제1 스토리지 캐패시터와 상기 제2 스토리지 캐패시터는 병렬 연결된 표시 패널.
  28. 기판;
    상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 제1 측에 위치하는 제1 영역, 및 상기 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층;
    상기 제1 액티브층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되고, 상기 제1 영역과 전기적으로 연결된 제1 전극;
    상기 게이트 절연막 상에 배치되고, 상기 제2 영역과 전기적으로 연결된 제2 전극;
    상기 게이트 절연막 상에 배치되고, 상기 채널 영역의 적어도 일부와 중첩된 제1 홀을 구비하는 제1 절연막;
    상기 제1 홀 내에 배치되고, 상기 제1 홀 내에서 상기 채널 영역과 중첩되도록 배치된 제3 전극을 포함하는 표시 장치.
  29. 기판 상에 라이트 쉴드를 형성하는 단계;
    상기 라이트 쉴드가 배치된 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 액티브 물질을 형성하고, 상기 액티브 물질을 패터닝하여 제1 액티브 패턴 및 적어도 하나의 제2 액티브 패턴을 형성하는 단계;
    상기 제1 및 제2 액티브 패턴 상에 게이트 절연막 물질을 형성하고, 제1 드라이 에칭 공정을 통해 상기 게이트 절연막 물질 및 버퍼층에 다수의 컨택홀을 형성하여 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 전극 물질을 형성하고, 상기 전극 물질을 패터닝하여 제1 및 제2 전극을 형성하는 단계;
    상기 제1 및 제2 전극이 형성된 기판 상에 제1 절연막 물질을 형성하고, 상기 제1 절연막 물질을 패터닝하여 홀과 컨택홀을 형성하는 단계;
    상기 제1 절연막 상에 제2 전극 물질을 형성하고 패터닝 하여 제3 전극을 형성하는 단계를 포함하는 표시 패널 제조 방법.
  30. 제29 항에 있어서,
    상기 게이트 절연막을 형성하는 단계에서,
    상기 게이트 절연막 물질은 상기 제1 액티브층 패턴의 상면과 적어도 일부가 중첩된 제1 내지 제3 게이트 절연막 부분으로 형성되고, 상기 제2 액티브층 패턴 상에서 제거되는 표시 패널 제조 방법.
  31. 제30 항에 있어서,
    상기 제1 및 상기 제2 전극을 형성하는 단계는,
    상기 전극 물질 상에 배치되되, 상기 제1 게이트 절연막 부분 및 제1 액티브층 패턴 각각의 일부와 중첩된 제1 포토레지스트 패턴, 상기 제2 게이트 절연막 부분 및 제1 액티브층 패턴 각각의 일부와 중첩된 제2 포토레지스트 패턴 및 상기 제3 절연막 부분 및 제1 액티브층 패턴 각각의 일부와 중첩된 제3 포토레지스트 패턴을 형성하는 단계;
    상기 제1 내지 제3 포토레지스트 패턴을 마스크로 하여 상기 전극 물질을 패터닝하여 제1 전극, 제2 전극 및 전극 패턴을 형성하는 단계;
    제2 드라이 에칭 공정을 통해, 상기 제1 액티브층 패턴의 일부 및 상기 제2 액티브층 패턴을 도체화 하여 제1 및 제2 액티브층 형성하는 단계; 및
    상기 제1 및 제2 전극 상에 배치된 상기 제1 및 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 표시 패널 제조 방법.
  32. 제31 항에 있어서,
    상기 제1 액티브층의 도체화된 영역은 상기 제1 및 제3 게이트 절연막 부분 사이의 영역 및 상기 제2 및 제3 게이트 절연막 부분 사이의 영역을 포함하고,
    상기 제2 액티브층은 전체가 도체화된 표시 패널 제조 방법.
  33. 제30 항에 있어서,
    상기 게이트 절연막을 형성하기 위한 상기 게이트 절연막 물질을 형성하는 단계 이전에,
    상기 제1 액티브층 패턴의 상면의 일부 및 상기 제2 액티브층 패턴 상면 전체에 보조 전극 물질을 형성하는 단계; 및
    상기 보조 전극 물질을 패터닝하여 상기 제1 액티브층 패턴 상에 서로 이격된 제1 및 제2 보조 전극을 형성하고, 2개의 액티브층 패턴 상면 각각에 제3 및 제4 보조 전극을 형성하는 단계를 더 포함하고,
    상기 제1 및 제2 액티브층 패턴 각각은 상기 제1 내지 제4 보조 전극과 컨택된 영역에서 도체화된 표시 패널 제조 방법.
  34. 제33 항에 있어서,
    상기 제1 게이트 절연막 부분과 상기 제3 게이트 절연막 부분 사이의 영역에는 상기 제1 보조 전극이 배치되고,
    상기 제2 게이트 절연막 부분과 상기 제3 게이트 절연막 부분 사이의 영역에는 상기 제2 보조 전극이 배치된 표시 패널 제조 방법.
  35. 제33 항에 있어서,
    상기 게이트 절연막은 하나의 상기 제2 액티브층을 둘러싸는 부분을 포함하는 표시 패널 제조 방법.
  36. 제35 항에 있어서,
    상기 게이트 절연막 상에 배치되 전극 물질을 패터닝하는 단계는,
    상기 전극 물질 상에 배치되되, 상기 제1 게이트 절연막 부분 및 제1 액티브층 패턴 각각의 일부와 중첩된 제1 포토레지스트 패턴, 상기 제2 게이트 절연막 부분 및 제1 액티브층 패턴 각각의 일부와 중첩된 제2 포토레지스트 패턴 및 상기 제3 절연막 부분, 제1 액티브층 패턴 각각의 일부와 중첩된 제3 포토레지스트 패턴 및 상기 제3 보조 전극 상에 배치된 게이트 절연막과 중첩된 제4 포토레지스트 패턴을 형성하는 단계;
    상기 제1 내지 제4 포토레지스트 패턴을 마스크로 하여 상기 전극 물질을 패터닝하여 제1 전극, 제2 전극, 전극 패턴 및 게이트 금속층을 형성하는 단계;
    제2 드라이 에칭 공정을 통해, 상기 제3 게이트 절연막 부분의 일부가 제거되고, 상기 제1 액티브층 패턴의 일부를 도체화 하여 제1 액티브층이 형성되며, 상기 전극 패턴 상에 배치된 제3 포토레지스 패턴이 제거되는 단계; 및
    상기 제1, 제2 및 제4 포토레지스트 패턴을 제거하는 단계를 포함하는 표시 패널 제조 방법.
  37. 제36 항에 있어서,
    상기 제2 드라이 에칭 공정에서,
    상기 제1 액티브층은 상기 제1 보조 전극 및 상기 제3 게이트 절연막 부분 사이의 영역과 상기 제2 보조 전극 및 상기 제3 게이트 절연막 부분 사이의 영역이 추가로 도체화된 표시 패널 제조 방법.
  38. 제36 항에 있어서,
    상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 더 포함하고,
    상기 제3 전극은 상기 제1 절연막과 상기 제2 절연막에 구비된 홀 내에 배치되어 상기 제1 액티브층의 채널 영역 상에 배치된 게이트 절연막과 중첩되도록 형성된 표시 패널 제조 방법.
  39. 제38 항에 있어서,
    상기 제1 및 제2 절연막 상에 픽셀 전극을 형성하는 단계를 더 포함하고,
    상기 제3 전극 및 상기 픽셀 전극은 단일층으로 이루어지고, 서로 다른 물질을 포함하는 표시 패널 제조 방법.
  40. 제29 항에 있어서,
    상기 제3 전극을 형성하는 공정 단계에서 픽셀 전극을 동시에 형성하는 표시 패널 제조 방법.
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