KR20230100978A - 유기발광 표시장치 및 유기발광 표시패널 - Google Patents

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KR20230100978A
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Abstract

본 개시의 실시예들은, 유기발광 표시장치 및 유기발광 표시패널에 관한 것으로서, 더욱 상세하게는, 제1 도전층, 제1 도전층 상면 배치되되 제1 도전층의 상면의 일부와 측면의 일부를 노출하는 제1 절연막, 제1 절연막 상에 배치되고, 제1 도전층과 중첩된 제2 도전층, 제2 도전층 상에 배치되고, 제1 컨택홀을 포함하는 제2 절연막, 제2 절연막 상에 배치된 액티브층, 기판 상에 배치되고, 제1 도전층의 상면의 일부와 측면의 일부를 노출하는 제2 컨택홀 및 액티브층의 상면의 일부를 노출하는 제3 컨택홀을 포함하되 제3 절연막 상에 차례로 배치된 제4 절연막 및 제5 절연막 및 제5 절연막의 상면의 일부에 배치된 제1 전극을 포함하고, 제1 컨택홀과 제2 컨택홀은 서로 중첩되고, 제1 전극은 상기 제1 내지 제3 컨택홀 내에 배치됨으로써, 공정이 간단한 유기발광 표시장치 및 유기발광 표시패널을 제공할 수 있다.

Description

유기발광 표시장치 및 유기발광 표시패널{ORGANIC LIGHT EMITTING DISPLAY DEVICE AND ORGANIC LIGHT EMITTING DISPLAY PANEL}
본 개시의 실시예들은 유기발광 표시장치 및 유기발광 표시패널에 관한 것이다.
유기발광 표시장치는 박막 트랜지스터(Thin Film Transistor: TFT), 스토리지 캐패시터, 및 복수의 배선을 포함한다.
유기발광 표시장치가 제작되는 기판은 박막 트랜지스터, 캐패시터, 및 배선 등의 미세 패턴으로 이루어지고, 박막 트랜지스터, 스토리지 캐패시터 및 배선 간의 복잡한 연결에 의해 유기발광 표시장치가 작동된다.
최근 고 휘도 및 고 해상도 유기발광 표시장치에 대한 요구가 증가함에 따라, 유기발광 표시장치에 포함된 구성들 간의 효율적인 공간 배치에 대한 요구가 높아지고 있다.
본 개시의 실시예들은 다수의 절연막의 컨택홀이 중첩되고, 유기발광소자의 애노드 전극이 스토리지 캐패시터의 전극과 접촉되는 구조를 가짐으로써, 공정을 간단하게 할 수 있는 유기발광 표시장치 및 유기발광 표시패널에 관한 것이다.
본 개시의 실시예들은 공정이 용이하고 불량을 줄일 수 있는 유기발광 표시장치 및 유기발광 표시패널에 관한 것이다.
본 개시의 실시예들은 기판 상에 배치된 제1 도전층, 제1 도전층 상면 배치되되 제1 도전층의 상면의 일부와 측면의 일부를 노출하는 제1 절연막, 제1 절연막 상에 배치되고, 제1 도전층과 중첩된 제2 도전층, 제2 도전층 상에 배치되고, 제1 컨택홀을 포함하는 제2 절연막, 제2 절연막 상에 배치된 액티브층, 액티브층의 상면의 일부에 배치된 제3 절연막, 기판 상에 배치되고, 제1 도전층의 상면의 일부와 측면의 일부를 노출하는 제2 컨택홀 및 액티브층의 상면의 일부를 노출하는 제3 컨택홀을 포함하되 제3 절연막 상에 차례로 배치된 제4 절연막 및 제5 절연막 및 제5 절연막의 상면의 일부에 배치된 제1 전극을 포함하고, 제1 컨택홀과 제2 컨택홀은 서로 중첩되고, 제1 전극은 상기 제1 내지 제3 컨택홀 내에 배치된 유기발광 표시장치를 제공할 수 있다.
본 개시의 실시예들은 기판 상에 배치되고 제1 도전층, 제1 도전층 상에 배치된 제1 절연막, 제1 절연막 상에 배치된 제2 도전층을 포함하는 스토리지 캐패시터, 스토리지 캐패시터 상에 배치되고, 제1 도전층의 상면의 일부 및 측면의 일부를 노출하는 컨택홀을 포함하는 제2 절연막, 제2 절연막 상에 배치된 적어도 하나의 트랜지스터, 트랜지스터 상에 배치되고 제1 도전층의 상면의 일부 및 측면의 일부를 노출하는 컨택홀을 포함하는 적어도 하나의 제3 절연막 및 제3 절연막 상에 배치된 유기발광소자의 제1 전극을 포함하고, 제1 절연막은 제2 절연막의 컨택홀과 중첩된 영역에서 제1 도전층의 상면의 일부 및 측면의 일부를 노출하며, 제2 절연막의 컨택홀과 제3 절연막의 컨택홀은 서로 중첩하고, 제1 전극은 제2 및 제3 절연막 각각의 컨택홀을 통해 상기 제1 도전층과 접촉된 유기발광 표시패널을 제공할 수 있다.
본 개시의 실시예들에 의하면, 다수의 절연막의 컨택홀이 중첩되고, 유기발광소자의 애노드 전극이 스토리지 캐패시터의 전극과 접촉되는 구조를 가짐으로써, 공정을 간단하게 할 수 있는 유기발광 표시장치 및 유기발광 표시패널을 제공할 수 있다.
본 개시의 실시예들에 의하면, 공정이 용이하고 불량을 줄일 수 있는 유기발광 표시장치 및 유기발광 표시패널을 제공할 수 있다.
도 1은 본 개시의 실시예들에 따른 유기발광 표시장치의 개략적인 시스템 구성도이다.
도 2는 본 개시의 실시예들에 따른 유기발광 표시패널이 OLED 유기발광 표시패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 3은 본 개시의 실시예들에 따른 유기발광 표시장치 액티브 영역에 배치된 서브픽셀의 회로영역의 일부 영역을 도시한 평면도이다.
도 4는 도 3의 A-B를 따라 절단한 단면도이다.
도 5 내지 도 9는 도 4에 도시된 유기발광 표시장치의 제조 방법을 간략히 도시한 도면이다.
도 10은 도 3의 C-D를 따라 절단한 단면도이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시예들에 따른 유기발광 표시장치의 개략적인 시스템 구성도이다.
본 개시의 실시예들에 따른 유기발광 표시장치(100)는 유기발광 표시장치(100), 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 유기발광 표시장치(100)를 중심으로 설명한다. 하지만, 유기발광 표시장치(100)뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 유기발광 표시장치(100)에도 동일하게 적용될 수 있을 것이다.
본 개시의 실시예들에 따른 유기발광 표시장치(100)는, 영상을 표시하거나 빛을 출력하는 유기발광 표시패널(PNL)과, 이러한 유기발광 표시패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
또한, 본 개시의 실시예들에 따른 유기발광 표시장치(100)는 유기발광소자가 배치되는 기판 방향으로 광이 출사되는 하부 발광 방식의 유기발광 표시장치일 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 경우에 따라서 본 개시의 유기발광 표시장치(100)는 유기발광소자가 배치되는 기판과 반대 면으로 광이 출사되는 상부 발광 방식이거나, 유기발광소자로부터 발광된 광이 기판 방향과, 기판의 반대 면으로 출사되는 양면 발광 방식일 수 도 있다.
유기발광 표시패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
유기발광 표시패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
유기발광 표시패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
유기발광 표시패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
유기발광 표시패널(PNL)은 화상(영상)이 표시되는 액티브 영역(AA)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(NA)을 포함할 수 있다. 여기서, 넌-액티브 영역(NA)은 베젤 영역이라고도 한다.
액티브 영역(AA)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(NA)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(NA)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(NA)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(AA)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(NA)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 유기발광 표시패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 유기발광 표시패널 설계 방식 등에 따라 유기발광 표시패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 유기발광 표시패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 유기발광 표시패널 설계 방식 등에 따라 유기발광 표시패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 유기발광 표시패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 유기발광 표시패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 유기발광 표시패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 유기발광 표시패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 유기발광 표시패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 유기발광 표시패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 유기발광 표시패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 유기발광 표시패널(PNL)에 직접 형성될 수 있다.
도 2는 본 개시의 실시예들에 따른 유기발광 표시패널(PNL)이 OLED (Organic Light Emitting Diode) 유기발광 표시패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 2를 참조하면, OLED 유기발광 표시패널인 유기발광 표시패널(PNL)에서의 각 서브픽셀(SP)은, 구동 트랜지스터(T1)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압(Vdata)을 전달해주기 위한 제2 트랜지스터(T2)와, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cst)를 더 포함하여 구성될 수 있다.
유기발광소자(OLED)는 제1 전극(애노드 전극 또는 캐소드 전극), 적어도 한 층의 발광층을 포함하는 유기층 및 제2 전극(캐소드 전극 또는 애노드 전극) 등으로 이루어질 수 있다.
일 예로, 유기발광소자(OLED)의 제2 전극에는 기저 전압(EVSS)이 인가될 수 있다.
구동 트랜지스터(T1)는 유기발광소자(OLED)로 구동 전류를 공급해줌으로써 유기발광소자(OLED)를 구동해준다.
구동 트랜지스터(T1)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 갖는다.
제1 내지 제3 노드(N1, N2, N3)의 “노드”는 동일한 전기적 상태를 갖는 지점, 전극(들) 또는 배선(들)을 의미할 수 있다.
이러한 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 각각은 하나 이상의 전극으로 구성될 수 있다.
구동 트랜지스터(T1)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
구동 트랜지스터(T1)의 제2 노드(N2)는 유기발광소자(OLED)의 제1 전극(301)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(T1)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.
구동 트랜지스터(T1)와 제2 트랜지스터(T2)는, n 타입으로 구현될 수도 있고, p 타입으로도 구현될 수도 있다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 구동 트랜지스터(T1)의 제1 노드(N1) 사이에 전기적으로 연결되고, 게이트 라인을 통해 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다.
이러한 제2 트랜지스터(T2)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(T1)의 제1 노드(N1)로 전달해줄 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(T1)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(T1)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(T1)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.
제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되어, 게이트 노드로 제2 스캔 신호(SCAN2)를 인가 받아 온-오프가 제어될 수 있다.
제3 트랜지스터(T3)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(T1)의 제2 노드(N2)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는, 일 예로, 디스플레이 구동 시 구간에서 턴-온 될 수 있고, 구동 트랜지스터(T1)의 특성치 또는 유기발광다이오드(OLED)의 특성치를 센싱하기 위한 센싱 구동 시 구간에서 턴-온 될 수 있다.
제3 트랜지스터(T3)는 해당 구동 타이밍(예: 디스플레이 구동 타이밍 또는 센싱 구동 시 구간 내 초기화 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 기준 전압 라인(RVL)에 공급된 기준 전압(Vref)을 구동 트랜지스터(T1)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 제3 트랜지스터(T3)는 해당 구동 타이밍(예: 센싱 구동 시 구간 내 샘플링 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 구동 트랜지스터(T1)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수 있다.
다시 말해, 제3 트랜지스터(T3)는, 구동 트랜지스터(T1)의 제2 노드(N2)의 전압 상태를 제어하거나, 구동 트랜지스터(T1)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)에 전달해줄 수 있다.
여기서, 기준 전압 라인(RVL)은 기준 전압 라인(RVL)의 전압을 센싱하여 디지털 값으로 변환하여, 디지털 값을 포함하는 센싱 데이터를 출력하는 아날로그 디지털 컨버터와 전기적으로 연결될 수 있다.
아날로그 디지털 컨버터는 데이터 구동 회로(DDR)를 구현한 소스 드라이버 집적회로(SDIC)의 내부에 포함될 수도 있다.
아날로그 디지털 컨버터에서 출력된 센싱 데이터는 구동 트랜지스터(T1)의 특성치(예: 문턱전압, 이동도 등) 또는 유기발광다이오드(OLED)의 특성치(예: 문턱전압 등)를 센싱하는데 이용될 수 있다.
구동 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
한편, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 서로 다른 게이트 라인을 통해, 제2 트랜지스터(T2)의 게이트 노드 및 제3 트랜지스터(T3)의 게이트 노드로 각각 인가될 수도 있다.
경우에 따라서는, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 라인을 통해 제2 트랜지스터(T2)의 게이트 노드 및 제3 트랜지스터(T3)의 게이트 노드에 공통으로 인가될 수도 있다.
도 2에 예시된 각 서브픽셀의 구조는 설명을 위한 예시일 뿐, 하나 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 하나 이상의 스토리지 캐패시터를 더 포함할 수도 있다.
또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 3은 본 개시의 실시예들에 따른 유기발광 표시장치 액티브 영역에 배치된 서브픽셀의 회로영역의 일부 영역을 도시한 평면도이다.
도 3을 참조하면, 본 개시의 실시예들에 따른 유기발광 표시장치는 액티브 영역(AA)에 배치된 발광영역 및 비 발광영역을 포함할 수 있다.
비 발광영역에는 발광영역에 배치된 유기발광소자를 구동하기 위한 회로영역이 배치될 수 있다.
도 3에는 도시하지 않았으나, 발광영역은 뱅크와 미 중첩된 영역이고, 비 발광영역은 뱅크와 중첩된 영역일 수 있다.
발광영역에는 제1 전극, 유기층 및 제2 전극을 포함하는 유기발광소자(OLED)가 배치될 수 있다. 그리고, 유기발광소자(OLED)와 중첩된 영역에는 컬러필터가 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 유기발광 표시장치(100)에 포함되는 다수의 서브픽셀 중 일부 서브픽셀에만 컬러필터가 배치될 수도 있고, 유기발광 표시장치(100)에 포함되는 서브픽셀 전체에 컬러필터가 배치되지 않을 수도 있다.
비 발광영역인 회로영역에는 다수의 신호라인, 다수의 트랜지스터 및 스토리지 캐패시터(Cst)가 배치될 수 있다.
구체적으로, 도 3에 도시된 바와 같이, 기판(300) 상에 제1 도전층(315)이 배치될 수 있다.
제1 도전층(315)과 동일층에는 다수의 신호라인이 배치될 수 있다. 예를 들면, 데이터라인, 기준전압라인 및 구동전압라인 등이 배치될 수 있으나, 본 개시의 실시예들에 따른 유기발광 표시장치의 구조가 이에 한정되는 것은 아니다.
제1 도전층(315)이 배치된 기판(300) 상에는 제2 도전층(320)이 배치될 수 있다.
제1 도전층(315)과 제2 도전층(320)은 서로 중첩될 수 있으며, 스토리지 캐패시터(Cst)의 전극 역할을 할 수 있다.
또한, 제1 및 제2 도전층(315, 320)은, 기판(300)으로부터 입사된 광을 흡수하여 제1 및 제2 도전층(315, 320) 상에 배치된 적어도 하나의 액티브층에 광이 입사되는 것을 방지하는 역할을 할 수 있다.
제2 도전층(320)이 배치된 기판(300) 상에는 다수의 액티브층(331, 332)이 배치될 수 있다.
예를 들면, 하나의 서브픽셀은 제1 액티브층(331)과 제2 액티브층(332)을 포함할 수 있다.
제1 및 제2 액티브층(331, 332) 각각은 2중층으로 이루어질 수 있다. 예를 들면, 제1 및 제2 액티브층(331, 332) 각각은 제1 액티브 패턴 및 제1 액티브 패턴 상에 배치된 제2 액티브 패턴을 포함할 수 있다.
제1 및 제2 액티브층(331, 332) 각각의 제1 액티브 패턴은 채널 영역을 제외한 나머지 영역이 도체화된 영역일 수 있다.
제1 및 제2 액티브층(331, 332) 각각의 제1 액티브 패턴은 산화물(Oxide) 반도체로 구성될 수 있다. 제1 액티브 패턴을 이루는 물질은, 금속 산화물 반도체로서, 몰리브덴(Mo), 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 몰리브덴(Mo) 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
예를 들면, 제1 및 제2 액티브층(331, 332) 각각의 제1 액티브 패턴은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 액티브층(331, 332) 각각의 제2 액티브 패턴은 금속층일 수 있다.
제1 및 제2 액티브층(331, 332) 각각의 제2 액티브 패턴의 금속층은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있다. 예를 들면, 금속층(350)은 몰리브덴(Mo)과 티타늄(Ti)의 합금일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 액티브층(331, 332) 각각의 일부는 제1 및 제2 도전층(315, 320)의 일부와 중첩될 수 있다.
한편, 도 3에서는 기판(300) 상에 제1 및 제2 액티브층(331, 332) 배치되는 영역만을 도시하였으나, 본 개시의 실시예들에 따른 유기발광 표시장치의 구조가 이에 한정되는 것은 아니며, 하나의 서브픽셀의 회로영역에는 하나 이상의 액티브층이 추가로 더 배치될 수 있다.
제1 및 제2 액티브층(331, 332)의 제1 액티브 패턴이 제2 액티브 패턴과 중첩된 영역은 도체화되지 않은 영역이 수 있으며, 제1 액티브 패턴이 제2 액티브 패턴과 중첩되지 않은 영역은 도체화된 영역일 수 있다.
제1 및 제2 액티브층(331, 332)이 배치된 기판(300) 상에는 제1 전극 패턴(341) 및 제2 전극 패턴(342)이 배치될 수 있다.
도면에는 도시하지 않았으나, 제1 전극 패턴(341)은 스캔 라인과 동일층에 배치될 수 있다.
제1 전극 패턴(341)은 제1 및 제2 액티브층(331, 332) 각각의 일부와 중첩될 수 있다.
각 서브픽셀의 회로영역은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터이고, 제2 트랜지스터(T2)는 스위칭 트랜지스터이며, 제3 트랜지스터(T3)는 센싱 트랜지스터일 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
이 중, 제1 트랜지스터(T1)는 제1 액티브층(331) 및 게이트 전극 패턴(341)을 포함할 수 있다.
제1 액티브층(331)의 일부 영역은 도체화된 영역으로 제1 트랜지스터(T1)의 소스 전극과 드레인 전극 역할을 할 수 있다.
도면에는 도시하지 않았으나 제1 액티브층(331)의 일부는 구동전압라인과 전기적으로 연결될 수 있으며, 제1 액티브층(331) 다른 일부는 제1 전극 패턴(341)과 동일층에 배치된 다른 전극 패턴과 전기적으로 연결될 수 있다.
제1 전극 패턴(341)이 제1 액티브층(331)과 중첩된 부분은 제1 트랜지스터(T1)의 채널영역일 수 있다.
제1 전극 패턴(341)은 제1 트랜지스터(T1)의 게이트 전극 역할을 할 수 있다.
도 3에 도시된 바와 같이, 제1 트랜지스터(T1) 아래에는 스토리지 캐패시터(Cst)가 배치될 수 있으며, 제1 트랜지스터(T1)는 스토리지 캐패시터(Cst)와 중첩될 수 있다.
이러한 제1 전극 패턴(341)의 일부 영역은 컨택홀(360)을 통해 제2 액티브층(332)과 전기적으로 연결될 수 있다.
제2 액티브층(332)은 제2 트랜지스터(T2)에 포함되는 구성일 수 있다.
제2 액티브층(332)의 일부 영역은 도체화된 영역으로 제2 트랜지스터(T2)의 소스 전극과 드레인 전극 역할을 할 수 있다.
도 3에는 도시하지 않았으나, 제2 액티브층(332)이 제2 트랜지스터(T2)의 게이트 전극과 중첩되는 영역은 제2 트랜지스터(T2)의 채널 영역일 수 있다.
또한, 제2 트랜지스터(T2)의 제2 액티브층(332)의 다른 일부는 신호라인(예: 데이터 라인)과 전기적으로 연결될 수 있다.
도 3을 참조하면, 유기발광소자(OLED)의 제1 전극(380)은 발광영역 및 발광영역을 둘러싸는 비 발광영역인 회로영역의 일부와 중첩되도록 배치될 수 있다.
제1 전극(380)은 유기발광소자(OLED)의 애노드 전극 또는 캐소드 전극일 수 있다.
제1 전극(380)은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 통해 제1 도전층(315)과 접촉될 수 있다.
제1 컨택홀(CH1)과 제2 컨택홀(CH2)은 제1 도전층(315) 상에 배치된 절연막들에 형성된 컨택홀일 수 있다.
이때, 제1 컨택홀(CH1)의 일부와 제2 컨택홀(CH2)의 전체는 중첩될 수 있다.
다시 말해, 평면 상으로 제1 컨택홀(CH1)의 면적은 제2 컨택홀(CH2)의 면적보다 클 수 있다.
도 3에 도시한 바와 같이, 제1 컨택홀(CH1)과 제2 컨택홀(CH2) 각각은 제1 도전층(315)의 일 측의 일부와 중첩될 수 있다.
제1 컨택홀(CH1)과 제2 컨택홀(CH2) 각각은 제2 도전층(320)과 이격될 수 있다.
즉, 제1 컨택홀(CH1)과 제2 컨택홀(CH2)은 제1 도전층(315)의 일 측의 일부와 중첩되되, 제1 도전층(315)이 제2 도전층(320)과 미 중첩된 영역에 구비될 수 있다.
제1 전극(380)은 중첩된 제1 및 제2 컨택홀(CH1, CH2)을 통해 제1 도전층(315)의 상면의 일부 및 측면의 일부와 접촉될 수 있다.
이러한 제1 전극(380)은 제1 액티브층(331)의 상면의 일부와 전기적으로 연결될 수 있다.
예를 들면, 제1 전극(380)은 제3 컨택홀(CH3)을 통해 제1 액티브층(331)의 상면의 일부와 접촉될 수 있다.
이에, 제1 도전층(315)이 제1 액티브층(331)에 인가되는 전위를 공급받을 수 있다.
도 3에 도시된 바와 같이, 회로영역에는 제1 전극(380)과 동일 층에 배치된 리페어 패턴(381)이 배치될 수 있다.
휘점 또는 암점 등의 서브픽셀 불량이 발생하는 경우, 레이저 등을 이용하여 제1 전극(380)과 회로영역의 연결을 끊을 수 있다.
이후, 웰딩 공정을 통해, 제2 전극 패턴(342)과 전기적으로 연결시킬 수 있다.
제2 전극 패턴(342)은 제1 전극 패턴(341)과 동일 층에 배치될 수 있다.
구체적으로, 리페어 패턴(381)은 제4 컨택홀(CH4)을 통해 제2 전극 패턴(342)의 상면의 일부와 접촉될 수 있다.
제2 전극 패턴(342)은, 제2 전극 패턴(342) 아래에 배치된 제1 액티브층(331)과 접촉될 수 있다.
도 3에는 도시하지 않았으나, 리페어 패턴(381)은 인접한 다른 서브픽셀의 회로영역과 전기적으로 연결될 수 있으며, 불량이 발생한 서브픽셀은 리페어 패턴(381)과 전기적으로 연결된 인접한 회로영역을 통해 구동될 수 있다.
상술한 구조를 도 4를 참조하여 구체적으로 검토하면 다음과 같다.
도 4는 도 3의 A-B를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 4를 참조하면, 기판(300) 상에 제1 도전층(315)이 배치될 수 있다.
제1 도전층(315)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 도전층(315) 상에는 제1 절연막(401)이 배치될 수 있다.
도 4에서 제1 절연막(401)이 단일층인 구조가 도시되어 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 제1 절연막(401)은 2층 이상의 다층 구조일 수도 있다.
제1 절연막(401)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 개시에 따른 실시예들이 이에 한정되는 것은 아니다.
제1 절연막(402)은 제1 도전층(315) 상에 배치되되 제1 도전층(315)이 상면의 일부 및 측면의 일부를 노출하도록 배치될 수 있다.
또한, 제1 절연막(402)은 기판(300)의 상면의 일부를 노출하도록 배치될 수 있다.
제1 절연막(401) 상에는 제2 도전층(320)이 배치될 수 있다.
제2 도전층(320)은 제1 도전층(315)의 일부와 중첩될 수 있다.
제2 도전층(320)은 제1 절연막(401)이 제1 도전층(315)의 상면의 일부와 측면의 일부를 노출하는 영역과 대응되는 영역에 미 배치될 수 있다.
제2 도전층(320)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 4에 도시된 바와 같이, 서로 중첩된 제1 도전층(315)과 제2 도전층(320)은 스토리지 캐패시터(Cst)의 전극 역할을 할 수 있다.
제2 도전층(320)이 배치된 기판(300) 상에는 제2 절연막(402)이 배치될 수 있다.
제2 절연막(402)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 개시에 따른 실시예들이 이에 한정되는 것은 아니다.
도 4에 도시된 바와 같이, 제2 절연막(402)은 제1 컨택홀(CH1)을 포함할 수 있다.
제2 절연막(402)의 제1 컨택홀(CH1)은 제1 도전층(315)의 상면의 일부 및 측면의 일부와 중첩될 수 있다.
구체적으로, 제2 절연막(402)의 제1 컨택홀(CH1)은 제1 절연막(401) 및 제2 도전층(320)과 미 중첩된 제1 도전층(315)의 상면의 일부 및 측면의 일부와 중첩될 수 있다.
도 4에 도시된 바와 같이, 제2 절연막(402)은 제1 절연막(401)이 노출한 기판(300)의 상면에도 배치될 수 있다.
이러한 제2 절연막(402) 상에는 제1 액티브층(331)이 배치될 수 있다.
제1 액티브층(331)은 제2 절연막(402) 상에 배치된 제1 액티브 패턴(431a) 및 제1 액티브 패턴(431a) 상에 배치된 제2 액티브 패턴(431b)을 포함할 수 있다.
제2 액티브 패턴(431b)의 면적은 제1 액티브 패턴(431a)의 면적보다 작을 수 있다.
이러한 제1 액티브층(331)은 제2 절연막(402)의 상면의 일부를 노출하도록 배치되는 동시에 제2 절연막(402)의 제1 컨택홀(CH1)과 미 중첩될 수 있다.
제1 액티브층(331)이 배치된 기판(300) 상에 제3 절연막(403)이 배치될 수 있다.
제3 절연막(403)은 제1 액티브층(331)의 상면의 일부에만 배치될 수 있다.
제3 절연막(403)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 개시에 따른 실시예들이 이에 한정되는 것은 아니다.
이러한 제3 절연막(403)은 게이트 절연막일 수 있다.
제3 절연막(403) 상에는 제2 전극 패턴(342)이 배치될 수 있다.
제2 전극 패턴(342)이 배치된 기판(300) 상에는 제4 절연막(404)이 배치될 수 있다.
제4 절연막(404)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 개시에 따른 실시예들이 이에 한정되는 것은 아니다.
도 4에 도시된 바와 같이, 제4 절연막(404)은 제2 컨택홀(472), 제3 컨택홀(473) 및 제4 컨택홀(474)을 포함할 수 있다.
제4 절연막(404)의 제2 컨택홀(472)은 제2 절연막(402)의 제1 컨택홀(CH3)의 일부와 중첩될 수 있다.
구체적으로, 제4 절연막(404)의 제2 컨택홀(472)은 제1 도전층(315)의 상면의 일부와 중첩될 수 있다.
제4 절연막(404)의 제2 컨택홀(472)은 제1 절연막(401) 및 제2 도전층(320)과 미 중첩된 제1 도전층(315)의 상면의 일부 및 측면의 일부와 중첩될 수 있다.
또한, 도 4에 도시된 바와 같이, 제4 절연막(404)은 제1 도전층(315)의 상면과 중첩된 제1 액티브층(331)의 측면, 제2 절연막(402)의 측면, 제2 도전층(320)의 측면 및 제1 절연막(401)의 측면을 감싸도록 배치될 수 있다.
제4 절연막(404)의 제3 컨택홀(473)은 제1 액티브층(331)의 상면의 일부와 중첩되어, 제1 액티브층(331)의 상면의 일부를 노출할 수 있다.
제4 절연막(404)의 제3 컨택홀(473)은 제1 및 제2 도전층(315, 320)과도 중첩될 수 있다.
제4 절연막(404)의 제4 컨택홀(474)은 제2 전극 패턴(342)의 상면이 일부를 노출할 수 있다.
이러한 제4 절연막(404)의 제4 컨택홀(474)은 제1 액티브층(331)과 중첩될 수 있으며, 제1 및 제2 도전층(315, 320)과는 미 중첩될 수 있다.
제4 절연막(404) 상에는 제5 절연막(405)이 배치될 수 있다.
제5 절연막(405)은 유기절연물질을 포함할 수 있다.
제5 절연막(405)은, 제5 절연막(405)의 제2 컨택홀(492), 제3 컨택홀(493) 및 제4 컨택홀(494)을 포함할 수 있다.
제5 절연막(405)의 제2 컨택홀(492)은 제4 절연막(404)의 제2 컨택홀(472)과 대응되도록 위치하고, 제5 절연막(405)의 제3 컨택홀(493)은 제4 절연막(404)의 제3 컨택홀(473)과 대응되도록 위치하며, 제5 절연막(405)의 제4 컨택홀(494)은 제4 절연막(404)의 제4 컨택홀(474)과 대응되도록 위치될 수 있다.
이하, 제4 및 제5 절연막(404, 405)의 제2 컨택홀(472, 492)은 제2 컨택홀(CH2)로 명명하고, 제4 및 제5 절연막(404, 405)의 제3 컨택홀(473, 493)은 제3 컨택홀(CH3)로 명명하며, 제4 및 제5 절연막(404, 405)의 제4 컨택홀(474, 494)은 제4 컨택홀(CH4)로 명명한다.
제5 절연막(405)이 배치된 기판(300) 상에는 유기발광소자(OLED)의 제1 전극(380)과 리페어 패턴(381)이 배치될 수 있다.
구체적으로, 도 4를 참조하면, 제1 전극(380)은 제5 절연막(405)의 상면의 일부에 배치되고 제2 컨택홀(CH2) 및 제3 컨택홀(CH3)을 따라 배치될 수 있다.
제1 전극(380)은 제2 컨택홀(CH2)과 제2 절연막(402)의 제1 컨택홀(CH1)을 통해 제1 도전층(315)의 상면의 일부 및 측면의 일부와 접촉될 수 있다.
이러한 제1 전극(380)은 제3 컨택홀(CH3)을 통해 제1 액티브층(331)의 상면의 일부와 접촉될 수 있다. 도 4에 도시된 바와 같이, 제1 전극(380)은 제3 컨택홀(CH3) 내에서 제1 액티브층(331)의 제2 액티브층 패턴(431b)의 상면의 일부와 중첩될 수 있다.
이에, 제1 전극(380), 제1 도전층(315) 및 제1 액티브층(331)은 전기적으로 연결될 수 있다.
리페어 패턴(381)은 제1 전극(380)과 이격하여 배치될 수 있다.
리페어 패턴(381)은 제5 절연막(405)의 상면에 일부에 배치되고 제4 컨택홀(CH4)을 따라 배치될 수 있다.
리페어 패턴(381)은 제4 컨택홀(CH4)을 통해 제2 전극 패턴(342)의 상면의 일부와 접촉될 수 있다.
제2 전극 패턴(342)이 배치된 서브픽셀의 불량이 발생하는 경우, 기판(300)의 배면에서 제2 전극 패턴(342) 방향으로 레이저를 조사하여 웰딩 공정을 진행할 수 있다.
이때, 서로 이격된 제2 전극 패턴(342)과 제2 전극 패턴(342) 하부에 배치된 제1 액티브층(331)이 서로 접촉됨으로써, 전기적으로 연결될 수 있다.
리페어된 서브픽셀은 리페어 패턴(381)이 연결된 다른 서브픽셀로부터 소스 전압이 인가될 수 있다.
이와 같이, 하나의 서브픽셀에 배치된 유기발광소자(OLED)의 제1 전극(380)은 회로영역에 배치된 제1 도전층(315) 및 제1 액티브층(331)과 직접 접촉됨으로써, 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)의 전극인 제1 도전층(315)과 제2 도전층(320)에는 서로 다른 전압이 인가될 수 있다.
따라서, 쇼트를 방지하기 위해서는 제1 도전층(315)과 접촉되는 제1 전극(380)이 제2 도전층(380)과 접촉되는 것을 피해야 한다.
도 4에 도시된 바와 같이, 제1 도전층(315)과 제2 도전층(320)의 전위 분리를 위해서 제1 도전층(315)의 노출영역(절연막 및 다른 구성들에 의한 노출 영역)과 제2 도전층(320)의 노출영역(절연막 및 다른 구성들에 의한 노출영역)을 이용하여 제1 및 제2 도전층(315, 320)에 서로 다른 전압을 인가시킬 수 있다.
그러나, 제1 도전층(315)과 제2 도전층(320)이 서로 중첩되므로, 제1 도전층(315)의 노출영역을 형성하는데 어려움이 있으며, 이를 형성하기 위한 공정이 복잡할 수 있다.
본 개시의 실시예들에 따른 유기발광 표시장치는 도 3 및 도 4에 도시된 바와 같이 하면서 제1 및 제2 도전층(315, 320)의 노출 영역을 용이하게 확보할 수 있다.
이러한 구조를 형성하기 위한 제조공정을 검토하면 다음과 같다.
도 5 내지 도 9는 도 4에 도시된 유기발광 표시장치의 제조 방법을 간략히 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
먼저, 도 5를 참조하면, 기판(300) 상에 제1 도전층(315)가 배치될 수 있다.
제1 도전층(315) 상에는 1차로 패터닝된 제1 절연막 물질(501)이 배치될 수 있다.
1차로 패터닝된 제1 절연막 물질(501)은 제1 도전층(315)의 상면을 노출하지 않고, 제1 도전층(315)의 측면만을 노출하도록 배치될 수 있다.
제1 절연막 물질(501) 상에는 1차로 패터닝된 제2 도전층 물질(520)이 배치될 수 있다.
제2 도전층 물질(520)이 배치된 기판(300) 상에는 제2 절연막 물질(502)이 배치될 수 있다.
제2 절연막 물질(502)은 기판(300) 전체에 배치될 수 있다.
제2 절연막 물질(502) 상에는 제1 액티브층(331)이 배치될 수 있다.
구체적으로, 제2 절연막 물질(502) 상에는 패터닝된 제1 액티브 패턴(431a)이 배치되고, 제1 액티브 패턴(431a) 상에는 패터닝된 제2 액티브 패턴(431b)이 배치될 수 있다.
이러한 제1 액티브층(331) 상에는 제3 절연막 물질(503)이 배치될 수 있다.
또한, 도 5에 도시된 바와 같이, 제3 절연막 물질(503)의 상면의 일부에는 제2 및 제3 절연막 물질(502, 503)의 패터닝을 위한 포토레지스트(500)가 배치될 수 있다.
포토레지스트(500)는 제1 도전층(315), 제1 절연막 물질(501) 및 제2 도전층 물질(520)의 상면의 일부 및 측면의 일부와 미 중첩되도록 적어도 하나의 홀(550)을 구비할 수 있다.
포토레지스트(500)를 마스크로하여 제2 및 제3 절연막 물질(502, 503)을 패터닝 할 수 있다.
구체적으로, 도 6에 도시된 바와 같이, 포토레지스트(500)의 홀(550)과 대응되는 영역에 위치된 제2 및 제3 절연막 물질(502, 503)은 드라이 에치(dry ethch) 공정을 통해 제거될 수 있다.
이후, 제3 절연막 물질(503) 상에 배치된 포토레지스트(500)는 제거될 수 있다.
도 6을 참조하면, 제2 및 제3 절연막 물질(502, 503)은 제2 도전층 물질(520)의 상면의 일부와 측면의 일부, 제1 절연막 물질(501)의 측면의 일부, 제1 도전층(315)의 측면의 일부 및 기판(300)의 상면의 일부를 노출하도록 형성될 수 있다.
이후, 도 6 및 도 7을 참조하면, 기판(300) 상에 전극 패턴 물질이 형성될 수 있다.
그리고, 전극 패턴 물질은 식각 공정을 통해 식각되어 제2 전극 패턴(342)이 될 수 있다.
전극 패턴 물질을 식각하는 공정에서 제2 절연막 물질(502)과 미 중첩된 영역에서 제2 도전층 물질(520)도 식각될 수 있다.
특히, 전극 패턴 물질을 식각하는 공정에서 에칭 용액을 사용할 때, 에칭 용액이 제2 절연막 물질(502) 및 제3 절연막 물질(503)과 중첩되는 영역에도 침투하여 제2 도전층 물질(520)이 일부 식각됨으로써, 제2 도전층(320)이 형성될 수 있다.
이후, 도 7에 도시된 바와 같이, 드라이 에치 공정을 통해 식각하여 제2 전극 패턴(342)의 하부에 배치되고 제1 액티브층(331)의 상면의 일부에 배치된 제3 절연막 물질(503)을 제3 절연막(403)으로 형성할 수 있다.
제3 절연막(403)은 제1 액티브층(331)의 상면의 일부에 배치될 수 있다.
또한, 제3 절연막(403)을 형성하는 공정에서, 제2 절연막 물질(502)도 일부 식각되어 제1 도전층(315)의 상면의 일부와 미 중첩된 제2 절연막(402)이 형성될 수 있다.
또한, 제3 절연막(403)을 형성하는 공정에서, 제1 절연막 물질(501)도 일부 식각될 수 있다.
제3 절연막(403) 형성 시, 제1 절연막 물질(501)은 제3 절연막 물질(503)과 제2 절연막 물질(502)에 의해 막혀 제3 절연막 물질(503)과 제2 절연막 물질(502)에 비해 상대적으로 플라즈마의 영향을 덜 받게 될 수 있다.
이에, 도 7에 되시된 바와 같이, 제1 절연막 물질(501)은 제1 도전층(315) 상에 배치되되 제2 절연막(402)과 미 중첩된 영역의 두께가 나머지 다른 영역의 두께보다 얇아질 수 있다.
이 후, 제1 절연막 물질(501)은 제1 도전층(315) 상에 배치되되 제2 절연막(402)과 미 중첩된 영역에 남아 있는 제1 절연막 물질(501)을 식각하여 도 8에 도시된 제1 절연막(401)을 형성할 수 있다.
도 8에 도시된 바와 같이, 제1 절연막(401)과 제2 절연막(402)이 중첩된 영역에서, 제1 절연막(401)과 제2 절연막(402) 각각의 일 단은 제2 도전층(320)의 일 단을 기준으로 돌출된 형상일 수 있다. 다시 말해, 제1 절연막(401)과 제2 절연막(402) 각각의 일 단은 제2 도전층(320)의 일 단과 미 중첩될 수 있다.
이후, 기판(300) 상에 제4 절연막 물질을 형성할 수 있다.
제4 절연막 물질에 제2 홀(472), 제3 홀(473) 및 제4 홀(494)을 형성하여 제4 절연막(404)을 형성할 수 있다.
제4 절연막(404)은 제1 도전층(315)과 중첩된 영역에서 제1 및 제2 절연막(401, 402)의 측면과 제2 도전층(320)의 측면을 둘러쌀 수 있다.
이러한 제4 절연막(404) 상에는 제5 절연막 물질을 형성할 수 있다.
제5 절연막 물질에 제2 홀(492), 제3 홀(493) 및 제4 홀(494)을 형성하여 제5 절연막을 형성할 수 있다.
도 8에 도시된 바와 같이, 제1 절연막(401), 제2 절연막(402), 제3 절연막(403), 제4 절연막(404) 및 제5 절연막(405)은 제1 도전층(315)의 상면의 일부와 미 중첩되도록 형성될 수 있다.
그리고, 제4 및 제5 절연막(404, 405)은 제1 액티브층(331)의 일부 및 제2 전극 패턴(342)의 일부와 미 중첩되도록 형성될 수 있다.
이후, 도 9에 도시된 바와 같이, 기판(300) 상에 제1 전극 물질을 형성하고, 이를 패터닝하여 제1 전극(380) 및 리페어 패턴(381)을 형성할 수 있다.
이어서, 도 10을 참조하여 본 개시의 실시예들에 따른 유기발광 표시장치의 구조를 검토하면 다음과 같다.
도 10은 도 3의 C-D를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 10을 참조하면, 기판(300) 상에 제1 도전층(315)이 배치될 수 있다.
제1 도전층(315) 상에는 제1 절연막(401)이 배치될 수 있다.
제1 절연막(401)은 제1 도전층(315)의 상면에 배치되되, 제1 도전층(315)의 상면의 일부를 노출하도록 배치될 수 있다.
제1 절연막(401) 상에는 제2 도전층(320)이 배치될 수 있다.
제1 도전층(315)과 제2 도전층(320)은 스토리지 캐패시터(Cst)의 전극일 수 있다.
제2 도전층(320) 상에는 제2 절연막(402)이 배치될 수 있다.
제2 절연막(402)은 제1 컨택홀(CH1)을 포함할 수 있다.
제1 컨택홀(CH1)은 제1 절연막(401)과 제1 도전층(315)이 미 중첩된 영역과 대응되도록 위치할 수 있다.
제2 절연막(402)은 제1 컨택홀(CH1)을 통해 제1 도전층(315)의 상면의 일부와 측면의 일부를 노출하도록 배치될 수 있다. 또한, 경우에 따라서는 도 10에 도시된 바와 같이, 기판(300)의 상면의 일부를 노출하도록 배치될 수도 있다.
스토리지 캐패시터(Cst)와 제2 절연막(402) 상에는 제1 트랜지스터(T1)가 배치될 수 있다.
도 10에는 도시하지 않았으나, 스토리지 캐패시터(Cst) 상에는 적어도 하나의 트랜지스터가 배치될 수 있으며, 적어도 하나의 트랜지스터와 중첩될 수 있다.
구체적으로, 제2 절연막(402) 상에는 제1 액티브층(331)이 배치될 수 있다.
도 10에서는 제1 액티브층(331)이 단일층인 구조를 도시하였으나, 본 개시의 실시예들이 이에 한정되는 것은 아니며, 도 4에 도시된 바와 같이 제1 액티브 패턴 및 제2 액티브 패턴을 포함할 수 있다.
제1 액티브층(331)의 상면의 일부에는 제3 절연막(403)이 배치될 수 있다.
제3 절연막(403) 상에는 제1 액티브층(331)과 중첩된 제1 전극 패턴(341)이 배치될 수 있다.
제1 전극 패턴(341)은 제1 트랜지스터(T1)의 게이트 전극 역할을 할 수 있다.
제1 전극 패턴(341) 및 제3 절연막(403)과 중첩된 제1 액티브층(331)의 영역은 제1 트랜지스터(T1)의 채널 영역일 수 있다. 그리고, 제1 전극 패턴(341) 및 제3 절연막(403)과 미 중첩된 제1 액티브층(331)의 영역은 소스 전극 및 드레인 전극 역할을 할 수 있다.
제1 전극 패턴(341)이 배치된 기판(300) 상에 제4 절연막(404) 및 제5 절연막(405)이 배치될 수 있다.
제4 및 제5 절연막(404, 405)은 제2 컨택홀(CH2) 및 제3 컨택홀(CH3)을 포함할 수 있다.
제2 컨택홀(CH2)은 제1 컨택홀(CH1)과 중첩하여 제1 도전층(315)의 상면의 일부를 노출하도록 배치될 수 있다.
제3 컨택홀(CH3)은 제1 액티브층(331)의 상면의 일부를 노출하도록 배치될 수 있다.
제5 절연막(405) 상에는 유기발광소자(OLED)의 제1 전극(380)이 배치될 수 있다.
제1 전극(380)은 제1 및 제2 컨택홀(CH1, CH2)을 통해 제1 도전층(315)과 접촉되고, 제3 컨택홀(CH3)을 통해 제1 액티브층(331)과 접촉될 수 있다.
이와 같이, 적어도 2개의 컨택홀이 중첩되는 구조를 가짐으로써, 본 개시의 실시예들에 따른 유기발광 표시장치의 회로영역의 면적을 줄이고 발광영역인 개구부의 면적을 늘릴 수 있다.
즉, 제1 전극(380)은 제1 트랜지스터(T1)의 제1 액티브층(331)과 제3 컨택홀(CH3)을 통해 전기적으로 연결될 수 있다.
또한, 제1 전극(380)은 제1 및 제2 컨택홀(CH1, CH2)을 통해 제1 도전층(315)과 전기적으로 연결될 수 있다.
이와 같이, 제1 전극(380)이 제1 트랜지스터(T1) 소스 노드와 직접 연결되는 구조를 가짐으로써, 제1 전극(380)과 소스 노드 사이에 배치되는 다른 구성(예: 별도의 도전층)을 삭제할 수 있고, 이에 따라, 제1 전극(380)과 별도의 도전층을 전기적으로 연결시키기 위한 컨택홀 역시 삭제할 수 있으므로, 공정이 간단해질 수 있다.
또한, 각 서브픽셀의 회로영역에 리페어 패턴(381)이 배치됨으로써, 유기발광 표시장치의 불량을 줄일 수 있는 효과가 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
기판 상에 배치된 제1 도전층(315), 제1 도전층(315) 상면 배치되되 제1 도전층(315)의 상면의 일부와 측면의 일부를 노출하는 제1 절연막(401), 제1 절연막(401) 상에 배치되고, 제1 도전층(315)과 중첩된 제2 도전층(320), 제2 도전층(320) 상에 배치되고, 제1 컨택홀(CH1)을 포함하는 제2 절연막(402), 제2 절연막(402) 상에 배치된 제1 액티브층(331), 액티브층(331)의 상면의 일부에 배치된 제3 절연막(403), 기판(300) 상에 배치되고, 제1 도전층(315)의 상면의 일부와 측면의 일부를 노출하는 제2 컨택홀(CH2) 및 제1 액티브층(331)의 상면의 일부를 노출하는 제3 컨택홀(CH3)을 포함하되 제3 절연막(403) 상에 차례로 배치된 제4 절연막(404) 및 제5 절연막(405) 및 제5 절연막(405)의 상면의 일부에 배치된 유기발광소자의 제1 전극(380)을 포함하고, 제1 컨택홀(CH1)과 제2 컨택홀(CH2)은 서로 중첩되고, 제1 전극(380)은 제1 내지 제3 컨택홀(CH1, CH2, CH3) 내에 배치될 수 있다.
제1 및 제2 컨택홀(CH1, CH2)은 제2 도전층(320)과 미 중첩될 수 있다.
제1 컨택홀(CH1)의 면적은 제2 컨택홀(CH2)의 면적보다 클 수 있다.
제1 전극(380)의 일부는 제1 및 제2 컨택홀(CH1, CH2)이 중첩된 영역에서, 제1 도전층(315)의 상면의 일부 및 측면의 일부와 접촉될 수 있다.
제1 전극(380)의 일부는 제3 컨택홀(CH3)에서, 제1 액티브층(331)의 상면의 일부와 접촉될 수 있다.
제1 절연막(401)과 제2 절연막(402)이 중첩된 영역에서, 제1 절연막(401)과 제2 절연막(402) 각각의 일 단은 제2 도전층(320)의 일 단과 미 중첩될 수 있다.
제1 도전층(315) 및 제2 도전층(320)은 스토리지 캐패시터(Cst) 전극일 수 있다.
스토리지 캐패시터(Cst) 상에 배치된 적어도 하나의 트랜지스터(T1)을 포함할 수 있다.
제3 절연막(403) 상에 배치된 제2 전극 패턴(342)을 더 포함하고, 제2 전극 패턴(342)은 제1 액티브층(331)과 중첩하되, 제1 및 제2 도전층(315, 320)과 미 중첩될 수 있다.
제4 및 제5 절연막(404. 405)은 제4 컨택홀(CH4)을 더 포함하고, 제4 컨택홀(CH4)은 제2 전극 패턴(342)의 상면의 일부를 노출할 수 있다.
제5 절연막(405)의 상면의 일부 및 제4 컨택홀(CH4)에는 리페어 패턴(381)이 배치될 수 있다.
유기발광 표시장치의 리페어 후, 제2 전극 패턴(342)은 제1 액티브층(331)과 접촉될 수 있다.
제1 액티브층(331)은, 제2 절연막(402) 상에 배치된 제1 액티브 패턴(431a) 및 제1 액티브 패턴(431a) 상에 배치된 제2 액티브 패턴(431b)을 포함하고, 제1 및 제2 액티브 패턴(431a, 431b)은 서로 상이한 물질을 포함할 수 있다.
제1 액티브 패턴(431a)은 산화물 반도체이고, 제2 액티브 패턴(431b)은 금속층일 수 있다.
기판(300) 상에 배치되고 제1 도전층(315), 제1 도전층(315) 상에 배치된 제1 절연막(401), 제1 절연막(401) 상에 배치된 제2 도전층(320)을 포함하는 스토리지 캐패시터(Cst), 스토리지 캐패시터(Cst) 상에 배치되고, 제1 도전층(315)의 상면의 일부 및 측면의 일부를 노출하는 컨택홀(CH1)을 포함하는 제2 절연막(402), 제2 절연막(402) 상에 배치된 적어도 하나의 트랜지스터(T1), 트랜지스터(T1) 상에 배치되고 제1 도전층(315)의 상면의 일부 및 측면의 일부를 노출하는 컨택홀(CH2)을 포함하는 제4 및 제5 절연막(404, 405) 및 제4 및 제5 절연막(404, 405) 상에 배치된 유기발광소자(OLED)의 제1 전극(380)을 포함하고, 제1 절연막(401)은 제2 절연막(402)의 컨택홀(CH1)과 중첩된 영역에서 제1 도전층(315)의 상면의 일부 및 측면의 일부를 노출하며, 제2 절연막(402)의 컨택홀(CH1)과 제4 및 제5 절연막(404, 405)의 컨택홀(CH2)은 서로 중첩하고, 제1 전극(380)은 제2, 제4 및 제5 절연막(402, 404, 405) 각각의 컨택홀(CH1, CH2)을 통해 제1 도전층(315)과 접촉될 수 있다.
제4 및 제5 절연막(404, 405)은 트랜지스터(T1)의 제1 액티브층(331)의 상면의 일부를 노출하는 컨택홀(CH3)을 더 포함하고, 제1 전극(380)은 컨택홀(CH3)을 통해 제1 액티브층(331)과 접촉될 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
300: 기판
315: 제1 도전층
320: 제2 도전층
331: 제1 액티브층
332: 제2 액티브층
341: 제1 전극 패턴
342: 제1 전극 패턴
380: 제1 전극
381: 리페어 패턴

Claims (16)

  1. 기판;
    상기 기판 상에 배치된 제1 도전층;
    상기 제1 도전층의 상면 상에 배치되되 상기 제1 도전층의 상면의 일부와 측면의 일부를 노출하는 제1 절연막;
    상기 제1 절연막 상에 배치되고, 상기 제1 도전층과 중첩된 제2 도전층;
    상기 제2 도전층 상에 배치되고, 제1 컨택홀을 포함하는 제2 절연막;
    상기 제2 절연막 상에 배치된 액티브층;
    상기 액티브층의 상면의 일부에 배치된 제3 절연막;
    상기 기판 상에 배치되고, 상기 제1 도전층의 상면의 일부와 측면의 일부를 노출하는 제2 컨택홀 및 상기 액티브층의 상면의 일부를 노출하는 제3 컨택홀을 포함하되 상기 제3 절연막 상에 차례로 배치된 제4 절연막 및 제5 절연막; 및
    상기 제5 절연막의 상면의 일부에 배치된 제1 전극을 포함하고,
    상기 제1 컨택홀과 상기 제2 컨택홀은 서로 중첩되고,
    상기 제1 전극은 상기 제1 내지 제3 컨택홀 내에 배치된 유기발광 표시장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 컨택홀은 상기 제2 도전층과 미 중첩된 유기발광 표시장치.
  3. 제1 항에 있어서,
    상기 제1 컨택홀의 면적은 상기 제2 컨택홀의 면적보다 큰 유기발광 표시장치.
  4. 제1 항에 있어서,
    상기 제1 전극의 일부는 상기 제1 및 제2 컨택홀이 중첩된 영역에서,
    상기 제1 도전층의 상면의 일부 및 측면의 일부와 접촉된 유기발광 표시장치.
  5. 제1 항에 있어서,
    상기 제1 전극의 일부는 상기 제3 컨택홀에서,
    상기 액티브층의 상면의 일부와 접촉된 유기발광 표시장치.
  6. 제1 항에 있어서,
    상기 제1 절연막과 상기 제2 절연막이 중첩된 영역에서,
    상기 제1 절연막과 상기 제2 절연막 각각의 일 단은 상기 제2 도전층의 일 단과 미 중첩된 유기발광 표시장치.
  7. 제1 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 스토리지 캐패시터 전극인 유기발광 표시장치.
  8. 제7 항에 있어서,
    상기 스토리지 캐패시터 상에 배치된 적어도 하나의 트랜지스터를 더 포함하는 유기발광 표시장치.
  9. 제1 항에 있어서,
    상기 제3 절연막 상에 배치된 전극 패턴을 더 포함하고,
    상기 전극 패턴은 상기 액티브층과 중첩하되, 상기 제1 및 제2 도전층과 미 중첩된 유기발광 표시장치.
  10. 제9 항에 있어서,
    상기 제4 및 제5 절연막은 제4 컨택홀을 더 포함하고,
    상기 제4 컨택홀은 상기 전극 패턴의 상면의 일부를 노출하는 유기발광 표시장치.
  11. 제10 항에 있어서,
    상기 제5 절연막의 상면의 일부 및 상기 제4 컨택홀에는 리페어 패턴이 배치된 유기발광 표시장치.
  12. 제11 항에 있어서,
    상기 유기발광 표시장치의 리페어 후,
    상기 전극 패턴은 상기 액티브층과 접촉된 유기발광 표시장치.
  13. 제1 항에 있어서,
    상기 액티브층은,
    상기 제2 절연막 상에 배치된 제1 액티브 패턴 및 상기 제1 액티브 패턴 상에 배치된 제2 액티브 패턴을 포함하고,
    상기 제1 및 제2 액티브 패턴은 서로 상이한 물질을 포함하는 유기발광 표시장치.
  14. 제13 항에 있어서,
    상기 제1 액티브 패턴은 산화물 반도체이고,
    상기 제2 액티브 패턴은 금속층인 유기발광 표시장치.
  15. 기판;
    상기 기판 상에 배치되고 제1 도전층, 상기 제1 도전층 상에 배치된 제1 절연막, 상기 제1 절연막 상에 배치된 제2 도전층을 포함하는 스토리지 캐패시터;
    상기 스토리지 캐패시터 상에 배치되고, 제1 도전층의 상면의 일부 및 측면의 일부를 노출하는 컨택홀을 포함하는 제2 절연막;
    상기 제2 절연막 상에 배치된 적어도 하나의 트랜지스터;
    상기 트랜지스터 상에 배치되고 상기 제1 도전층의 상면의 일부 및 측면의 일부를 노출하는 컨택홀을 포함하는 적어도 하나의 제3 절연막; 및
    상기 제3 절연막 상에 배치된 유기발광소자의 제1 전극을 포함하고,
    상기 제1 절연막은 상기 제2 절연막의 컨택홀과 중첩된 영역에서 상기 제1 도전층의 상면의 일부 및 측면의 일부를 노출하며,
    상기 제2 절연막의 컨택홀과 상기 제3 절연막의 컨택홀은 서로 중첩하고,
    상기 제1 전극은 상기 제2 및 제3 절연막 각각의 컨택홀을 통해 상기 제1 도전층과 접촉된 유기발광 표시패널.
  16. 제15항에 있어서,
    상기 제3 절연막은 상기 트랜지스터의 액티브층의 상면의 일부를 노출하는 컨택홀을 더 포함하고,
    상기 제1 전극은 상기 컨택홀을 통해 상기 액티브층과 접촉된 유기발광 표시패널.
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