KR20210153789A - 반도체 소자 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역을 갖는 기판, 상기 제2 영역에서 상기 기판 내에 배치되어 상기 기판의 활성 패턴들을 정의하는 절연성 패턴들, 상기 기판의 상면 상에 서로 이격되어 적층되고, 제1 방향으로 연장되는 게이트 전극들, 상기 제1 방향으로 연장되고, 상기 게이트 전극들을 관통하여 상기 활성 패턴들과 접하는 제1 분리 영역들, 상기 제1 분리 영역들의 사이에서 상기 제1 방향으로 연장되는 제2 분리 영역들, 및 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 채널 구조물들을 포함하되, 상기 제2 분리 영역들 중 적어도 하나는 상기 절연성 패턴들을 관통하여 상기 절연성 패턴들의 하부의 상기 기판과 접한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 소자의 집적도를 높일 필요가 있다. 반도체 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 소자가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 갖는 기판, 상기 제2 영역에서 상기 기판 내에 배치되어 상기 기판의 활성 구조물을 정의하는 절연성 패턴들, 상기 기판 상에 교대로 반복적으로 적층된 층간 절연층들 및 게이트 전극들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하고, 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향을 따라 서로 이격되어 배치된 제1 분리 영역들, 상기 제1 분리 영역들의 사이에서 상기 적층 구조물을 관통하고, 상기 제1 방향으로 연장되고, 상기 제1 방향에서 서로 이격된 제2 중앙 분리 영역들, 상기 제2 영역 상에서 상기 적층 구조물을 관통하고, 상기 제1 분리 영역들과 상기 제2 중앙 분리 영역들로부터 상기 제2 방향을 따라 이격되어 배치되고, 상기 제1 방향에서 서로이격된 제2 보조 분리 영역들, 및 상기 제1 영역 상에서 상기 적층 구조물을 관통하는 채널 구조물들을 포함하되, 상기 활성 구조물은 상기 제2 영역의 상기 절연성 패턴들의 사이에서 상기 제1 분리 영역들과 접하며 상기 제1 방향으로 연장되는 제1 활성 패턴들 및 상기 제1 활성 패턴들의 사이에서 상기 제1 활성 패턴들보다 짧은 길이로 연장되는 제2 활성 패턴들을 포함하고, 상기 제2 중앙 분리 영역들 중 적어도 하나는, 상기 제2 활성 패턴과 접하는 제1 부분 및 상기 절연성 패턴을 관통하여 상기 기판과 접하는 제2 부분을 포함하고, 상기 제2 부분의 하단은 상기 제1 부분의 하단보다 아래에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 갖는 기판, 상기 제2 영역에서 상기 기판 내에 배치되어 상기 기판의 활성 패턴들을 정의하는 절연성 패턴들, 상기 기판의 상면 상에 서로 이격되어 적층되고, 제1 방향으로 연장되는 게이트 전극들, 상기 제1 방향으로 연장되고, 상기 게이트 전극들을 관통하여 상기 활성 패턴들과 접하는 제1 분리 영역들, 상기 제1 분리 영역들의 사이에서 상기 제1 방향으로 연장되는 제2 분리 영역들, 및 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 채널 구조물들을 포함하되, 상기 제2 분리 영역들 중 적어도 하나는 상기 절연성 패턴들을 관통하여 상기 절연성 패턴들의 하부의 상기 기판과 접할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 영역 및 제2 영역을 갖는 기판, 상기 기판 상에 서로 이격되어 적층된 게이트 전극들, 상기 게이트 전극들 중 몇몇은 상기 제2 영역 상에서 제1 방향을 따라 서로 다른 길이로 연장되고, 상기 제1 방향으로 연장되고, 상기 게이트 전극들을 상기 제1 방향에 수직한 방향에서 이격시키는 제1 분리 영역들, 및 상기 제1 분리 영역들의 사이에서 상기 제1 영역에서 상기 제2 영역으로 상기 제1 방향을 따라 연장되고, 상기 게이트 전극들을 관통하는 제2 분리 영역을 포함하되, 상기 제2 분리 영역은 상기 제2 영역에서 상기 제2 분리 영역의 상면으로부터 하부로 제1 수직 깊이에 위치한 제1 바닥면 및 상기 제2 분리 영역의 상면으로부터 하부로 제1 수직 깊이보다 큰 제2 수직 깊이에 위치한 제2 바닥면을 가질 수 있다.
기판에 활성 구조물을 정의하는 절연성 패턴들의 패턴 형상을 다양하게 할 수 있고, 이에 의해 분리 영역들의 수직 깊이가 달라질 수 있다. 분리 영역들이 위치할 트렌치의 패턴 불량에 의한 반도체 소자의 전기적 특성 저하를 줄일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 블로 다이어그램이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 셀 어레이의 등가회로도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 3b는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 3c는 본 발명의 실시예들에 따른 반도체 소자의 일부 구성만을 도시한 평면도이다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 13a 내지 도 17c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 18a 내지 도 18c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 평면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 소자(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는, 서로 직렬로 연결되는 메모리 셀들(M), 메모리 셀들(M)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(M)은 상기 메모리 셀들(M)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(M)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(M)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(M)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)는 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(M)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(M)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(M)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이고, 도 3b는 도 3a의 'A'로 표시된 부분을 확대한 부분 확대 평면도이다. 도 3c는 도 3b에서 반도체 소자의 구성요소의 일부만을 도시한 부분 확대 평면도이다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다. 도 4a 내지 도 4d는 각각 도 3b의 I-I'선, II-II'선, III-III'선 및 IV-IV'선을 따라 절단한 단면들을 도시한다.
도 3a 내지 도 4d를 참조하면, 반도체 소자(100)는 제1 영역(R1) 및 제2 영역(R2)을 기판(101), 제2 영역(R2)에서 기판(101) 내에 배치되는 절연성 패턴들(FLD), 기판(101) 상에 교대로 반복적으로 적층된 층간 절연층들(120) 및 게이트 전극들(130)을 포함하는 적층 구조물, 상기 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH), 상기 적층 구조물을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 최상위 게이트 전극(130)의 일부를 관통하는 상부 분리 영역들(SS), 및 최하위 게이트 전극(130)의 일부를 관통하는 하부 분리 영역들(GS)을 포함할 수 있다. 반도체 소자(100)는 더미 채널 구조물들(DCH), 제1 및 제2 캡핑 절연층(171, 172), 및 콘택 플러그들(MC)을 더 포함할 수 있다.
기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 도 1의 메모리 셀 어레이(20)에 해당하는 영역일 수 있다. 제1 영역(R1)은 메모리 셀 어레이 영역으로 지칭될 수 있다. 기판(101)의 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되며 더미 채널 구조물들(DCH)이 배치되는 영역으로 도 1의 메로리 셀 어레이(20)와 주변 회로(30)를 전기적으로 연결하는 영역에 해당할 수 있다. 제2 영역(R2)은 연결 영역 또는 계단 영역으로 지칭될 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 제1 방향(X)에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다.
기판(101)은 제1 방향(X)과 제2 방향(Y)으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대, Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 제1 방향(X)과 제2 방향(Y)은 수직 교차할 수 있다.
절연성 패턴들(FLD)은 기판(101)의 제2 영역(R2)에서 기판(101) 내에 배치될 수 있다. 절연성 패턴들(FLD)은 제2 영역(R2)에서 도 3c에 도시된 것과 같이, 소정의 패턴을 갖도록 기판(101) 내에 배치될 수 있다. 절연성 패턴들(FLD)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 절연성 패턴들(FLD)은 기판(101)의 상면으로부터 기판(101) 내로 소정 깊이로 연장될 수 있다. 절연성 패턴들(FLD)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.
절연성 패턴들(FLD)은 도 3c에 도시된 것과 같이, 제2 영역(R2)에서 기판(101)의 활성 구조물(ACT)을 정의할 수 있다. 활성 구조물(ACT)은 절연성 패턴들(FLD)의 바닥면보다 상부로 돌출된 형상을 가질 수 있다. 활성 구조물(ACT)은 불순물들을 포함하거나 불순물들을 포함하는 도핑 영역들을 포함할 수 있다. 활성 구조물(ACT)은 기판(101)과 동일한 물질을 포함할 수 있고, 절연성 패턴들(FLD)과 다른 물질로 이루어질 수 있다.
활성 구조물(ACT)은 제2 영역(R2)의 절연성 패턴들(FLD)의 사이에서 제1 방향(X)으로 연장되는 제1 활성 패턴들(111) 및 제1 활성 패턴들(111)의 사이에서 제1 활성 패턴들(111)보다 짧은 길이를 갖고 제1 방향(X)으로 연장되는 제2 활성 패턴들(112)을 포함할 수 있다. 여기에서, 길이는 활성 패턴들이 연장되는 제1 방향(X)에서의 길이를 의미할 수 있다. 활성 구조물(ACT)은 제2 활성 패턴들(112)의 각각이 연장되는 일 직선 상에서 제2 활성 패턴(112)과 제1 방향(X)에서 이격되고 제1 방향(X)으로 연장되는 제3 활성 패턴들(113) 및 제3 활성 패턴들(113)의 사이 그리고 제3 활성 패턴들(113) 및 제1 활성 패턴들(111)의 사이에 배치되는 제4 활성 패턴들(114)을 더 포함할 수 있다.
제1 활성 패턴들(111)은 제2 영역(R2)에서 제1 분리 영역(MS1)과 제3 방향(Z)에서 중첩하며, 제1 분리 영역(MS1)의 아래에 배치될 수 있다. 절연성 패턴들(FLD)은 제1 분리 영역(MS1)과 제3 방향(Z)에서 중첩하지 않을 수 있다. 제3 방향(Z)은 기판(101)의 상면에 수직한 방향, 또는 제1 및 제2 방향(X, Y)에 수직한 방향일 수 있다.
제2 활성 패턴들(112)은 제2 영역(R2)에서 제2 중앙 분리 영역(MS2a)과 제3 방향(Z)에서 일부 중첩하며, 제2 중앙 분리 영역(MS2a)의 일부의 아래에 배치될 수 있다. 제2 활성 패턴들(112)은 제1 영역(R1)으로부터 제2 영역(R2)으로 제1 방향(X)을 따라 연장될 수 있다. 제2 활성 패턴들(112)은 제1 영역(R1)과 인접한 제2 영역(R2)의 일부 영역에만 국부적으로 배치될 수 있다. 제2 활성 패턴들(112)은 제1 활성 패턴들(111)의 사이에서 제2 방향(Y)에서 서로 이격되어 배치될 수 있다. 제2 활성 패턴들(112)이 연장되는 제1 방향(X)에서 제2 활성 패턴들(112)의 끝단 또는 측면은 제2 중앙 분리 영역(MS2a)과 제3 방향(Z)에서 중첩할 수 있다. 제2 중앙 분리 영역(MS2a)은 제2 활성 패턴들(112)과 절연성 패턴들(FLD)에 걸쳐서 배치될 수 있다.
제3 활성 패턴들(113)은 절연성 패턴들(FLD)의 일부에 의해 제2 활성 패턴들(112)과 제1 방향(X)에서 이격될 수 있다. 제3 활성 패턴들(113)은 제2 영역(R2)에서 제2 중앙 분리 영역들(MS2a)과 제3 방향(Z)에서 중첩하며, 제2 중앙 분리 영역(MS2a)의 일부의 아래에 배치될 수 있다. 제3 활성 패턴들(113)의 끝단 또는 측면도 제2 중앙 분리 영역(MS2a)과 제3 방향(Z)에서 중첩할 수 있다. 제3 활성 패턴들(113)은 제2 활성 패턴들(112)보다 긴 길이를 갖도록 제1 방향(X)으로 연장될 수 있다. 제3 활성 패턴들(113)의 길이는 제1 활성 패턴들(111)의 길이보다 짧을 수 있다.
제4 활성 패턴들(114)은 제2 영역(R2)에서 제2 보조 분리 영역들(MS2b) 중 적어도 하나와 제3 방향(Z)에서 중첩하며, 적어도 하나의 제2 보조 분리 영역(MS2b)의 아래에 배치될 수 있다. 제4 활성 패턴들(114)과 중첩하지 않는 다른 적어도 하나의 제2 보조 분리 영역들(MS2b)은 절연성 패턴들(FLD)과 제3 방향(Z)에서 중첩할 수 있다. 제4 활성 패턴들(114)은 제1 방향(X)에서 이격되어 복수 개로 배치될 수 있다. 제4 활성 패턴들(114)은 제2 방향(Y)에서도 이격되어 복수 개로 배치될 수 있다.
제4 활성 패턴들(114)은 제2 영역(R2)에서 절연성 패턴들(FLD)의 제1 영역(R1)에 인접한 끝단으로부터 제1 방향(X)에서 제1 거리(D1) 만큼 이격된 지점부터 연장될 수 있다. 일 실시예에서, 제1 거리(D1)는 약 6 μm 내지 약 8 μm의 범위일 수 있다. 일 실시예에서, 제1 거리(D1)는 약 7 μm 내지 약 8 μm의 범위일 수 있다.
하부 분리 영역(GS)의 하부 절연층(160)은 제1 방향(X)에서 제1 길이(L1)를 가질 수 있다. 제2 활성 패턴(112)과 제3 활성 패턴(113)을 이격시키는 절연성 패턴들(FLD)의 일부의 제1 방향(X)에서의 제2 거리(D2)는 제1 길이(L1)보다 작을 수 있다. 제2 거리(D2)는 제2 활성 패턴(112)과 제3 활성 패턴(113)의 인접한 끝단들 사이의 거리를 의미할 수 있다. 일 실시예에서, 제1 길이(L1)는 약 1 μm 내지 약 2 μm의 범위일 수 있다. 일 실시예에서, 제2 거리(D2)는 약 1.5 μm 내지 약 2.5 μm의 범위일 수 있다.
게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 게이트 전극들(130) 중 몇몇은 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장될 수 있다.
게이트 전극들(130)은 도 2의 접지 선택 트랜지스터(GST)의 게이트를 이루는 접지 선택 게이트 전극(130G), 복수의 메모리 셀(M)을 이루는 메모리 셀 게이트 전극들(130M), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트를 이루는 스트링 선택 게이트 전극들(130Sd, 130Su)을 포함할 수 있다. 반도체 소자(100)의 용량에 따라서 메모리 셀들(M)을 이루는 메모리 셀 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 스트링 선택 게이트 전극들(130Sd, 130Su) 및 접지 선택 게이트 전극(130G)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(M)의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다.
도 3a 및 도 3b에 도시된 것과 같이, 게이트 전극들(130)은 제1 방향(X) 으로 연장되는 제1 분리 영역들(MS1)에 의하여 제2 방향(Y)에서 소정 단위로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
메모리 셀 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다. 메모리 셀 게이트 전극들(130M) 각각은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 제1 방향(X)으로 연장되는 여덟 개의 서브 게이트 전극들을 포함하고, 제2 분리 영역들(MS2a, MS2b)이 제1 방향(X)을 따라 이격된 영역에서, 게이트 연결부들(130CP)에 의해 연결되어 하나의 층으로 배치될 수 있다. 게이트 연결부들은 동일한 레벨에서 게이트 전극들(130)이 수평하게 연결된 영역을 지칭한다.
스트링 선택 게이트 전극들(130Sd, 130Su)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 제1 및 제2 분리 영역들(MS1, MS2a, MS2b) 및 상부 분리 영역(SS)에 의해 여덟 개의 서브 게이트 전극들로 완전히 분리될 수 있으나, 이에 한정되지는 않는다.
접지 선택 게이트 전극들(130G)은 일부의 제2 분리 영역들(MS2a, MS2b)의 사이에서는 게이트 연결부들(130CP)에 의해 연결될 수 있으나, 제2 중앙 분리 영역들(MS2a)의 사이에서는 제2 중앙 분리 영역들(MS2a) 및 하부 분리 영역(GS)에 의해 네 개의 서브 게이트 전극들로 분리될 수 있으나, 이에 한정되지는 않는다.
기판(101)의 제2 영역(R2)에서 게이트 전극들(130)은 제1 방향(X)에서 서로 다른 길이로 연장되어 계단 형상의 단차들을 이루며, 하부의 게이트 전극(130)이 상부로 노출되는 패드 영역을 제공할 수 있다. 본 명세서에서, 패드 영역은 게이트 전극들(130)이 제2 영역(R2)에서 계단 형상의 단차들을 이루는 영역 전체를 지칭하는 용어로 사용될 수 있다. 게이트 전극들(130)은 일정 개수, 예를 들어 한 개, 두 개, 네 개, 또는 다섯 개의 게이트 전극들(130)이 하나의 게이트 그룹을 이루어, 제1 방향(X)을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 하나의 상기 게이트 그룹을 이루는 게이트 전극들(130)은 제2 방향(Y)에서도 서로 단차 구조를 가지도록 배치될 수 있다.
게이트 전극들(130) 각각은 패드 영역들에서 상부로 노출되어 콘택 플러그들(MC)과 연결될 수 있으며, 이에 의해 게이트 전극들(130)이 상부의 배선 구조물과 연결될 수 있다. 패드 영역들에서 게이트 전극들(130)은 콘택 플러그들(MC)과 안정적으로 연결될 수 있도록 두께가 두꺼워지는 영역을 가질 수 있으나, 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
일 실시예에서, 게이트 전극들(130)은 내부의 게이트 도전층 및 상기 게이트 도전층을 둘러싸는 확산 방지막(diffusion barrier)(133)을 포함할 수 있다. 확산 방지막(133)은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 그래핀(Graphene) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 제3 방향(Z)에서 서로 이격되고 제1 방향(X)으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기판(101) 상에 수직하게 연장될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 제1 영역(R1)에 배치된 채널 구조물들(CH) 중 제2 영역(R2)과 인접한 채널 구조물들(CH)의 일부는 더미 채널들일 수 있다. 또한, 상부 분리 영역들(SS)과 중첩되는 채널 구조물들(CH)도 더미 채널들일 수 있다. 이 경우, 상기 더미 채널들은 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 소자(100) 내에서 실질적인 기능을 수행하지 않을 수 있다.
채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 에피택셜층(105)과 연결될 수 있으며, 채널층(140)과 에피택셜층(105)의 사이에는 절연층이 더 배치될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 제2 방향(Y)에서 일직선 상에 배치되는 채널 구조물들(CH)은 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인(BL0-BL2)(도 2 참조)에 각각 연결될 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 정보 저장층 및 블록킹층을 포함할 수 있다. 터널링층은 전하를 정보 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
에피택셜층(105)은 채널 구조물들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(105)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(105)의 상부면의 높이는 최하위의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(105)은 생략될 수도 있으며, 이 경우, 채널층(140)은 기판(101)과 직접 연결될 수 있다.
더미 채널 구조물들(DCH)은 제2 영역(R2) 상에 배치될 수 있으며, 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 소자(100) 내에서 실질적인 기능을 수행하지 않을 수 있다. 더미 채널 구조물들(DCH)은 절연성 패턴들(FLD)을 관통하여 기판(101)과 연결되도록 배치될 수 있다. 더미 채널 구조물들(DCH)은, 게이트 전극들(130)의 패드 영역들에 열과 행을 이루며 규칙적으로 배치될 수 있다. 더미 채널 구조물들(DCH)은 채널 구조물들(CH)의 크기(최대 직경)보다 클 수 있다. 더미 채널 구조물들(DCH)의 개수 및/또는 간격은 실시예들에 따라 다를 수 있다.
더미 채널 구조물들(DCH)은 절연성 패턴들(FLD)을 관통하도록 배치되므로, 채널 구조물들(CH)의 하단보다 낮은 높이에 하단이 위치할 수 있다. 따라서, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)보다 높은 높이를 가질 수 있다. 또한, 더미 채널 구조물들(DCH) 내의 에피택셜층들(105)은 절연성 패턴들(FLD)으로 측면의 적어도 일부가 둘러싸이도록 배치될 수 있다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 제1 영역(R1) 및 제2 영역(R2)에서 제1 방향(X)을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 제1 분리 영역들(MS1)과 제2 분리 영역(MS2a, MS2b)은 제2 방향(Y)에서 일정한 패턴을 이루도록 배치될 수 있으며, 제2 분리 영역들(MS2a, MS2b)은 제1 방향(X)을 따른 일직선 상에 서로 이격되어 배치될 수 있다. 제1 분리 영역들(MS1)은 제2 방향(Y)을 따라 서로 이격되어 배치될 수 있으며, 게이트 전극들(130)을 제2 방향(Y)에서 서로 이격시킬 수 있다. 제1 및 제2 분리 영역(MS1, MS2a, MS2b)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결되는 관통 분리 영역일 수 있다. 제2 분리 영역들(MS2a, MS2b)은 게이트 전극들(130)의 적층 개수가 증가함에 따라 게이트 전극들(130)에 가해지는 스트레스를 줄일 수 있다.
제2 분리 영역들(MS2a, MS2b)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 제2 방향(Y)으로 소정의 간격으로 이격되어 배치된 제2 중앙 분리 영역들(MS2a) 및 제1 분리 영역(MS1)과 제2 중앙 분리 영역(MS2a)의 사이 및 제2 중앙 분리 영역들(MS2a)의 사이에서 제2 방향(Y)으로 소정의 간격으로 이격되어 배치된 제2 보조 분리 영역들(MS2b)을 포함할 수 있다.
제2 중앙 분리 영역들(MS2a)은 제1 영역(R1) 및 제2 영역(R2) 전체에 걸쳐 배치될 수 있다. 제2 보조 분리 영역들(MS2b)은 제2 영역(R2)에만 배치될 수 있다. 제2 중앙 분리 영역들(MS2a)은 일직선 상에서 소정 간격으로 분리되어 복수개로 배치될 수 있다. 제2 보조 분리 영역들(MS2b)은 일직선 상에서 소정 간격으로 분리되어 복수개로 배치될 수 있다.
제1 분리 영역들(MS1)은 제1 활성 패턴들(111)과 접할 수 있다. 제1 분리 영역들(MS1)은 제1 활성 패턴들(111)의 상부를 일부 리세스하여 배치되거나, 제1 활성 패턴들(111)의 상면에 접하도록 기판(101) 상에 배치될 수 있다.
도 3b, 도 3c, 및 도 4a 내지 도 4d를 참조하여, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 단면의 구조에 대해 설명하기로 한다.
도 3b 및 도 4a를 참조하면, 제2 중앙 분리 영역들(MS2a)은 제1 영역(R1)으로부터 제2 영역(R2)의 일부까지 하나로 연장되는 제2 중앙 분리 영역(MS2a_1) 및 제2 영역(R2)에서 제1 방향(X)에서 이와 이격되어 다시 하나로 연장되는 제2 중앙 분리 영역(MS2a_2)을 포함할 수 있다.
제2 중앙 분리 영역(MS2a_1)은 제2 활성 패턴들(112)과 접하는 제1 부분(P1) 및 절연성 패턴들(FLD)을 관통하여 기판(101)과 접하는 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)의 하단은 제1 부분(P1)의 하단보다 아래에 배치될 수 있다. 제2 부분(P2)의 하단과 제2 중앙 분리 영역(MS2a_1)의 상단 사이의 제2 수직 깊이(h2)는 제1 부분(P1)의 하단과 제2 중앙 분리 영역(MS2a_1)의 상단 사이의 제1 수직 깊이(h1)보다 클 수 있다. 여기에서, 수직 깊이는 제3 방향(Z)을 따른 깊이를 의미할 수 있다. 제2 부분(P2)의 하단은 제2 활성 패턴들(112)의 상면보다 아래에 위치할 수 있다. 제2 부분(P2)의 하단은 절연성 패턴들(FLD)의 바닥면들보다 아래에 위치할 수 있다. 도 4c의 확대도에 도시된 것과 같이, 제2 부분(P2)의 하단은 제1 분리 영역들(MS1)의 하단보다 아래에 위치할 수 있다.
제2 중앙 분리 영역(MS2a_1)은 제2 활성 패턴들(112)의 제1 측면(S1)의 일부와 접하면서 절연성 패턴들(FLD)의 바닥면들 아래의 기판(101)과 접하도록 연장될 수 있다. 실시예들에 따라, 제1 측면(S1)은 기판(101)의 상면에 대해 경사지거나, 단차부를 가질 수도 있다.
일 실시예에서, 제2 중앙 분리 영역(MS2a_1)은 제2 중앙 분리 영역(MS2a_1)의 상면으로부터 하부로 제1 수직 깊이(h1)에 위치한 제1 바닥면(BS1) 및 제2 중앙 분리 영역(MS2a_1)의 상면으로부터 하부로 제2 수직 깊이(h2)에 위치한 제2 바닥면(BS2)을 가질 수 있다. 제2 수직 깊이(h2)는 제1 수직 깊이(h1) 보다 클 수 있다. 제2 바닥면(BS2)은 제1 분리 영역들(MS1)의 바닥면보다 아래에 위치할 수 있다.
일 실시예에서, 제2 중앙 분리 영역(MS2a_1)은 서로 다른 깊이에 위치한 제1 바닥면(BS1)과 제2 바닥면(BS2)을 연결하는 하부 측면(S1)을 가질 수 있다. 하부 측면(S1)은 기판(101)의 상면에 대해 경사질 수 있다. 절연성 패턴들(FLD)의 바닥면은 제1 바닥면(BS1) 및 제2 바닥면(BS2)의 사이 레벨에 위치할 수 있다. 제2 중앙 분리 영역(MS2a_1)의 하부 측면(S1)은 제2 활성 패턴들(112)의 제1 측면(S1)과 접할 수 있으며, 동일한 면을 지칭할 수 있다.
일 실시예에서, 제2 중앙 분리 영역(MS2a_1)은 절연성 패턴들(FLD) 하부의 기판(101)으로부터 기판(101) 상부로 연장되는 제2 측면(S2)을 가질 수 있다. 제2 측면(S2)은 제1 측면(S1)보다 상부로 길게 연장될 수 있다. 제2 측면(S2)과 제2 바닥면(BS2)이 이루는 제2 각도는 제1 측면(S1)과 제2 바닥면(BS2)이 이루는 제1 각도와 다를 수 있다.
일 실시예에서, 절연성 패턴들(FLD)을 관통하는 제2 중앙 분리 영역(MS2a_1)의 하부는 절곡부를 가질 수 있다. 상기 절곡부는 제1 및 제 2 바닥면들(BS1, BS2)의 높이 차이에 의해 형성될 수 있다. 상기 절곡부는 분리 영역의 형성 공정에서 개구부의 깊이가 달라져 형성될 수 있다. 상기 개구부의 깊이가 달라지는 것은, 활성 구조물(ACT)이 절연성 패턴들(FLD)의 바닥면들보다 상부로 돌출된 형상을 가지기 때문이다. 상기 분리 영역의 형성을 위한 식각 공정시, 상기 개구부는 활성 구조물(ACT)의 상부를 리세스할 수 있으나, 상기 개구부는 절연성 패턴들(FLD)을 관통하여 형성될 수 있다.
일 실시예에서, 제2 중앙 분리 영역(MS2a_1)과 제1 방향(X)에서 이격되어 다시 하나로 연장되는 제2 중앙 분리 영역(MS2a_2)도 상술한 제2 중앙 분리 영역(MS2a_1)과 유사한 구조를 가질 수 있다. 예를 들어, 제2 중앙 분리 영역(MS2a_2)도 상면으로부터 수직 깊이가 서로 다른 바닥면들을 가질 수 있고, 상기 바닥면들을 연결하는 하부 측면(S1)을 가질 수 있다.
본 명세서에서, 제2 중앙 분리 영역들(MS2a)의 구조에 대하여 예시적으로 설명하였으나, 제2 보조 분리 영역들(MS2b)이 제1 방향(X)을 따라 서로 이격된 영역에서, 제2 보조 분리 영역들(MS2b)도 상술한 바와 같이 수직 깊이가 서로 다른 바닥면들을 갖는 구조를 가질 수 있다. 다시 말해, 제2 분리 영역들(MS2a, MS2b) 중 적어도 하나가 상술한 것과 같거나 또는 유사한 구조를 가질 수 있다.
도 3b 및 도 4b를 참조하면, 제2 보조 분리 영역들(MS2b)은, 제1 영역(R1)에 인접하여 순차적으로 배치된 세 개의 제2 보조 분리 영역들(MS2b_1, MS2b_2, MS2b_3)을 이루는 제1 분리 그룹(SG1) 및 제1 분리 그룹(SG1)과 이격된 다른 제2 보조 분리 영역들(MS2b_4)이 이루는 제2 분리 그룹(SG2)을 포함할 수 있다. 제1 및 제2 분리 그룹(SG1, SG2)을 각각 이루는 제2 보조 분리 영역들(MS2b)의 개수는 도시된 것에 한정되지 않는다. 제1 분리 그룹(SG1)은 제2 분리 그룹(SG2)보다 제1 영역(R1)에 인접할 수 있다. 제1 및 제2 분리 그룹(SG1, SG2)은 제1 방향(X)을 따라 배치될 수 있다.
제1 분리 그룹(SG1)의 제2 보조 분리 영역들(MS2b_1, MS2b_2, MS2b_3)은 절연성 패턴들(FLD)을 관통하여 기판(101)과 접할 수 있다. 제2 분리 그룹(SG2)의 제2 보조 분리 영역들(MS2b_4)은 제4 활성 패턴들(114)과 접할 수 있다. 제1 분리 그룹(SG1)의 제2 보조 분리 영역들(MS2b_1, MS2b_2, MS2b_3)의 하단들은 제2 분리 그룹(SG2)의 제2 보조 분리 영역들(MS2b_4)의 하단보다 아래에 위치할 수 있다. 제1 분리 그룹(SG1)의 제2 보조 분리 영역들(MS2b_1, MS2b_2, MS2b_3)의 하단들은 제1 분리 영역들(MS1)의 하단보다 아래에 위치할 수 있다. 제1 분리 그룹(SG1)의 제2 보조 분리 영역들(MS2b_1, MS2b_2, MS2b_3)의 수직 깊이들(h3)은 제2 분리 그룹(SG2)의 제2 보조 분리 영역들(MS2b_4)의 수직 깊이(h4)보다 클 수 있다.
도 3b, 도 4c, 및 도 4d를 참조하면, 제2 방향(Y)을 따른 적어도 일 단면에서, 제2 중앙 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b)의 하단은 제1 분리 영역들(MS1)의 하단보다 아래에 위치할 수 있다. 하부 분리 영역(GS)을 이루는 하부 절연층(160)은 절연성 패턴들(FLD) 상에서 절연성 패턴들(FLD)과 제3 방향(Z)에서 중첩하도록 배치될 수 있다.
제2 방향(Y)을 따른 적어도 일 단면에서, 제2 중앙 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b)은 절연성 패턴들(FLD)을 관통하여 기판(101)과 접촉할 수 있다. 제1 분리 영역들(MS1)은 제1 활성 패턴들(111)과 접할 수 있다.
도 3b, 도 4c, 및 도 4d를 참조하면, 제2 방향(Y)을 따른 적어도 일 단면에서, 제2 보조 분리 영역들(MS2b)의 하단은 제1 분리 영역들(MS1)의 하단 및 제2 중앙 분리 영역들(MS2a)의 하단보다 아래에 위치할 수 있다. 제2 방향(Y)을 따른 적어도 일 단면에서, 제2 중앙 분리 영역들(MS2a)의 제2 부분(P2)은 절연성 패턴들(FLD)을 관통하여 기판(101)과 접할 수 있다.
제2 방향(Y)을 따른 적어도 일 단면에서, 제2 중앙 분리 영역들(MS2a)의 제1 부분(P1)은 제2 활성 패턴들(112)과 접할 수 있고, 제2 보조 분리 영역들(MS2b)은 절연성 패턴들(FLD)을 관통하여 기판(101)과 접할 수 있다.
도 3a 내지 도 4d에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 도전층(109) 및 도전층(109)의 측면들을 덮는 분리 절연층(107)을 포함할 수 있다. 도전층(109)은 도전성 물질로 형성될 수 있고, 분리 절연층(107)은 절연성 물질로 형성될 수 있다. 도전층(109)은 분리 절연층(107)에 의해 게이트 전극들(130)과 이격될 수 있다. 도전층(109)은 기판(101)과 직접 접촉할 수 있다. 제1 분리 영역들(MS1)의 도전층(109)은 제1 활성 패턴들(111)과 직접 접촉할 수 있고, 제2 중앙 분리 영역들(MS2a)의 도전층(109)은 제2 활성 패턴들(112)과 직접 접촉하거나, 절연성 패턴들(FLD)을 관통하여 기판(101)과 직접 접촉할 수 있다. 제1 분리 영역들(MS1)은 도 2를 참조하여 설명한 공통 소스 라인(CSL)을 포함할 수 있으며, 제2 분리 영역들(MS2a, MS2b)은 더미(dummy) 공통 소스 라인을 포함할 수 있다. 이 경우 상기 더미 공통 소스 라인은, 반도체 소자(100)를 구동하는 소자들에 연결되지 않거나 전기적 신호가 인가되지 않는 플로팅(floating)된 상태일 수 있다.
제2 분리 영역들(MS2a, MS2b)이 제1 방향(X)을 따라 이격된 영역에서, 제2 분리 영역들(MS2a, MS2b) 각각의 끝단들이 제2 방향(Y)으로 휘어지거나 돌출되는 패턴 불량이 발생할 수 있으나, 절연성 패턴들(FLD)을 도 3c에 도시된 것과 같이 형성함으로써, 상기 패턴 불량에 의한 반도체 소자의 전기적 특성 저하를 줄일 수 있다.
상부 분리 영역들(SS)은 제1 영역(R1)에서, 제1 분리 영역들(MS1)과 제2 중앙 분리 영역(MS2a)의 사이에서 제1 방향(X)으로 연장될 수 있다. 상부 분리 영역들(SS)은 제2 보조 분리 영역(MS2b)과 나란하게 배치될 수 있으며, 제2 보조 분리 영역(MS2b)의 끝단과 접촉할 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 스트링 선택 게이트 전극들(130Su, 130Sd)을 포함한 게이트 전극들(130)의 일부를 관통하도록 배치될 수 있다.
상부 분리 영역들(SS)은 상부 절연층(103)을 포함할 수 있다. 도 4a, 도 4c, 및 도 4d에 도시된 것과 같이, 상부 절연층(103)은 스트링 선택 게이트 전극들(130Su, 130Sd)을 포함하여 두 개의 게이트 전극들(130)을 제2 방향(Y)에서 서로 분리시킬 수 있다. 다만, 상부 절연층(103)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다.
하부 분리 영역(GS)은 최하부의 접지 선택 게이트 전극(130G)과 동일한 레벨에 배치될 수 있다. 하부 분리 영역(GS)은 제2 중앙 분리 영역들(MS2a)이 서로 이격된 영역에 인접하여 배치될 수 있다. 하부 분리 영역은(GS)은 절연성 패턴들(FLD)과 제3 방향(Z)에서 중첩할 수 있다. 하부 분리 영역(GS)은 제2 중앙 분리 영역들(MS2a)과 제3 방향(Z)에서 중첩할 수 있다. 하부 분리 영역들(GS)은 제2 중앙 분리 영역들(MS2a)이 서로 이격된 영역을 포함하여, 제2 중앙 분리 영역들(MS2a)을 연결하도록 배치될 수 있다.
도 4a에 도시된 것과 같이, 하부 분리 영역(GS)은 하부 절연층(160)을 포함할 수 있다. 하부 절연층(160)은 예를 들어, 실리콘 산화물로 이루어질 수 있으며, 층간 절연층(120)과 동일한 물질일 수 있다. 하부 절연층(160)은 층간 절연층(120)과 연결되어 하나의 층을 이룰 수 있다. 하부 절연층(160)과 층간 절연층(120)의 경계는 보일 수도 있고, 보이지 않을 수도 있다. 제2 중앙 분리 영역(MS2a)은 하부 분리 영역(GS)의 하부 절연층(160)의 일부를 관통할 수 있다.
콘택 플러그들(MC)은 제2 영역(R2)에서 상부로부터 제1 및 제2 캡핑 절연층(171, 172)의 일부를 관통하며, 패드 영역을 이루는 게이트 전극들(130) 중 최상부의 게이트 전극들(130)과 각각 연결될 수 있다. 콘택 플러그들(MC)은 상부에서 배선 라인들과 연결될 수 있다. 콘택 플러그들(MC)은 게이트 전극들(130)을 주변 회로 영역의 회로 소자들과 전기적으로 연결할 수 있다. 콘택 플러그들(MC)의 배치 위치, 개수, 및 형상은 다양하게 변경될 수 있다. 콘택 플러그들(MC)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 콘택 플러그들(MC)은 배리어 금속층을 더 포함할 수 있다.
제1 및 제2 캡핑 절연층(171, 172)은 기판(101) 및 게이트 전극들(130)의 적층 구조물을 덮도록 배치될 수 있다. 일 실시예에서, 제1 및 제2 캡핑 절연층(171, 172)은 복수의 절연층들을 포함할 수 있다. 제1 및 제2 캡핑 절연층(171, 172)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 소자의 부분 확대 단면도들이다. 도 5a 및 도 5d는 도 4a의 'A'로 표시된 부분에 대응하는 영역을 나타낸다.
도 5a를 참조하면, 제2 중앙 분리 영역(MS2a_1)에서, 제1 측면(S1)과 제2 바닥면(BS2)이 이루는 제1 각도(θ1)는, 제2 측면(S2)과 제2 바닥면(BS2)이 이루는 제2 각도(θ2)보다 클 수 있다. 제1 측면(S1)은 제1 바닥면(BS1)과 제2 바닥면(BS2)을 연결할 수 있다. 제2 측면(S2)이 제1 측면(S1)보다 제2 바닥면(BS2)으로부터 가파르게 연장될 수 있다. 제1 측면(S1)은 제2 측면(S2)보다 제2 바닥면(BS2)으로부터 완만하게 연장될 수 있다. 제2 중앙 분리 영역(MS2a_1)의 하부의 절곡부가 도 3b 내지 도 4d의 실시예에서보다 완만한 경사를 가질 수 있다.
도 5b를 참조하면, 서로 인접하고 이격되어 배치된 제2 중앙 분리 영역들(MS2a_1, MS2a_2)은 서로 이격된 영역의 가상의 중심선을 기준으로 비대칭적인 구조를 가질 수 있다. 예를 들어, 제2 중앙 분리 영역(MS2a_1)은 제1 부분(P1) 및 제2 부분(P2)을 가질 수 있고, 제2 중앙 분리 영역(MS2a_2)의 제2 부분(P2a)이 절연성 패턴들(FLD)을 관통하여 기판(101)과 접하는 면적은 상대적으로 작을 수 있다. 제2 부분(P2a)의 제1 방향(X)을 따른 폭이 감소할 수 있다.
제2 중앙 분리 영역(MS2a_1, MS2a_2)은 분리 절연층(107) 및 도전층(109)을 포함할 수 있고, 도전층(109)이 분리 절연층(107)보다 하부로 더 연장되어 기판(101)과 접할 수 있다. 도전층(109)의 하단이 분리 절연층(107)의 하단보다 아래에 위치할 수 있다. 본 실시예의 분리 절연층(107) 및 도전층(109)의 구조는 분리 절연층(107)을 개구부 내에 컨포멀하게 형성한 후, 분리 절연층(107)의 하부를 일부 제거하면서 분리 절연층(107)의 하단보다 아래로 기판(101)이 리세스되어 형성될 수 있다.
도 5c를 참조하면, 서로 인접하고 이격되어 배치된 제2 중앙 분리 영역들(MS2a_1, MS2a_2)의 제2 부분들(P2b)의 제1 방향(X)을 따른 폭이 감소할 수 있다. 도 3c에서 제2 및 제2 활성 패턴들(112, 113)을 이격시키는 절연성 패턴들(FLD)의 일부의 제1 방향(X)을 따른 제2 거리(D2)가, 상대적으로 작을 수 있다. 제2 및 제3 활성 패턴들(112, 113)이 제1 방향(X)에서 상대적으로 길게 연장될 수 있다. 절연성 패턴들(FLD)과 제2 중앙 분리 영역들(MS2a_1, MS2a_2)이 제3 방향(Z)에서 중첩하는 영역의 면적이 상대적으로 작을 수 있다.
도 5d를 참조하면, 제2 중앙 분리 영역들(MS2a_1, MS2a_2)이 절연성 물질로 이루어질 수 있다. 제2 중앙 분리 영역들(MS2a_1, MS2a_2)은 분리 절연층(107)으로 채워진 것으로 이해될 수 있다. 제1 분리 영역들(MS1) 및 제2 보조 분리 영역들(MS2b)도 절연성 물질로 이루어질 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다. 도 6은 도 3a의 'A'로 표시된 부분에 대응하는 영역을 나타낸다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다. 도 7a 내지 도 7c는 각각 도 6의 IV-IV'선, V-V'선, VI-VI'선을 따라 절단한 단면들을 도시한다.
도 6 내지 도 7c를 참조하면, 반도체 소자(100a)는 절연성 패턴들(FLD1) 및 활성 구조물(ACT1)의 구조가 도 3a 내지 도 4d의 실시예에서와 다를 수 있다. 반도체 소자(100a)에서는, 절연성 패턴들(FLD1) 및 활성 구조물(ACT1)에 의해 제2 중앙 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b)의 구조도 일부 다를 수 있다.
활성 구조물(ACT1)은 제2 중앙 분리 영역(MS2a_1)의 하부에 배치된 제2 활성 패턴들(112)(도 3c 참조)을 포함하지 않을 수 있다. 활성 구조물(ACT1)의 제3 활성 패턴들(113a)은 도 3c의 실시예에서보다 짧은 길이로 연장될 수 있다. 제3 활성 패턴들(113a)이 제2 중앙 분리 영역들(MS2a)과 제3 방향(Z)에서 중첩하는 면적이 상대적으로 증가할 수 있다. 활성 구조물(ACT1)의 제4 활성 패턴들(114a)은 도 7b에 도시된 것과 같이, 제2 보조 분리 영역들(MS2b_3, MS2b_4)의 하단들과 접하도록 배치될 수 있다.
제2 중앙 분리 영역(MS2a_1)의 제2 부분(P2)이 기판(101)과 접하는 제2 바닥면(BS2a)의 면적 또는 제1 방향(X)에서의 길이는, 도 4a에서의 실시예와 비교하여 상대적으로 클 수 있다. 제2 중앙 분리 영역(MS2a_2)의 제2 부분(P2)이 기판(101)과 접하는 제3 바닥면(BS3a)의 면적 또는 제1 방향(X)에서의 길이는, 도 4a에서의 실시예와 비교하여 상대적으로 클 수 있다.
제2 보조 분리 영역들(MS2b)은, 제1 영역(R1)에 인접하여 순차적으로 배치된 두 개의 제2 보조 분리 영역들(MS2b_1, MS2b_2)을 이루는 제1 분리 그룹(SG1a) 및 제1 분리 그룹(SG1a)과 이격된 다른 제2 보조 분리 영역들(MS2b_3, MS2b_4)이 이루는 제2 분리 그룹(SG2a)을 포함할 수 있다. 제1 분리 그룹(SG1a)의 제2 보조 분리 영역들(MS2b_1, MS2b_2)은 절연성 패턴들(FLD)을 관통하여 기판(101)과 접할 수 있다. 제2 분리 그룹(SG2a)의 제2 보조 분리 영역들(MS2b_3, MS2b_4)은 제4 활성 패턴들(114a)과 접할 수 있다. 분리 영역들의 하단의 높이 비교 및 수직 깊이의 비교의 설명은 상술한 것과 유사하므로, 앞선 설명을 인용하기로 한다.
도 7c에 도시된 것과 같이, 제1 분리 영역들(MS1)은 제1 방향(X)으로 연장되며, 제1 분리 영역들(MS1)의 하단은 기판(101)과 직접 접촉할 수 있다. 제1 분리 영역들(MS1)의 구조는 다른 실시예들, 예를 들어 도 3a 내지 도 4d의 반도체 소자(100)에서도 동일할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다. 도 8은 도 3a의 'A'로 표시된 부분에 대응하는 영역을 나타낸다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다. 도 9a 및 도 9b는 각각 도 8의 VII-VII'선 및 VIII-VIII'선을 따라 절단한 단면들을 도시한다.
도 8 내지 도 9b를 참조하면, 반도체 소자(100b)는 절연성 패턴들(FLD2) 및 활성 구조물(ACT2)의 구조가 도 3a 내지 도 4d의 실시예에서와 다를 수 있다. 반도체 소자(100b)에서는, 절연성 패턴들(FLD2) 및 활성 구조물(ACT2)에 의해 제2 중앙 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b)의 구조도 일부 다를 수 있다.
활성 구조물(ACT2)은 제2 보조 분리 영역들(MS2b) 일부의 하부에 배치된 제4 활성 패턴들(114)(도 3c 참조)을 포함하지 않을 수 있다. 활성 구조물(ACT2)의 제2 활성 패턴들(112a) 및 제3 활성 패턴들(113b)은 도 3c의 실시예에서보다 긴 길이로 연장될 수 있다. 제2 및 제3 활성 패턴들(112a, 113b)은 제2 중앙 분리 영역들(MS2a)과 제3 방향(Z)에서 중첩하지 않을 수 있다. 절연성 패턴들(FLD2)은 모든 제2 보조 분리 영역들(MS2b)과 제3 방향(Z)에서 완전히 중첩할 수 있다.
제2 중앙 분리 영역들(MS2a)은 도 4a의 실시예에서와 달리, 하부에서 수직 깊이가 다른 바닥면들을 갖지 않을 수 있다. 제2 중앙 분리 영역들(MS2a)의 하부는 절곡부를 갖지 않을 수 있다.
도 9a 및 도 9b에 도시된 것과 같이, 제2 보조 분리 영역들(MS2b)의 하단은 제1 분리 영역들(MS1)의 하단 및 제2 중앙 분리 영역들(MS2a)의 하단보다 아래에 위치할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 평면도이다. 도 10은 도 3a의 'A'로 표시된 부분에 대응하는 영역을 나타낸다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다. 도 11a 및 도 11b는 각각 도 10의 XI-XI'선 및 X-X'선을 따라 절단한 단면들을 도시한다.
도 10 내지 도 11b를 참조하면, 반도체 소자(100c)는 절연성 패턴들(FLD3) 및 활성 구조물(ACT3)의 구조가 도 3a 내지 도 4d의 실시예에서와 다를 수 있다. 반도체 소자(100c)에서는, 절연성 패턴들(FLD3) 및 활성 구조물(ACT3)에 의해 제2 중앙 분리 영역들(MS2a) 및 제2 보조 분리 영역들(MS2b)의 구조도 일부 다를 수 있다.
활성 구조물(ACT3)의 제2 및 제3 활성 패턴들(112a, 113b)은 도 3c의 실시예에서"
Figure pat00001
긴 길이로 연장될 수 있다. 제2 및 제3 활성 패턴들(112a, 113b)은 제2 중앙 분리 영역들(MS2a)과 제3 방향(Z)에서 중첩하지 않을 수 있다. 활성 구조물(ACT3)의 제4 활성 패턴들(114a)은 도 11b에 도시된 것과 같이, 제2 보조 분리 영역들(MS2b_3, MS2b_4)의 하단들과 접하도록 배치될 수 있다. 절연성 패턴들(FLD3)은 제2 보조 분리 영역들(MS2b) 중 적어도 하나와 제3 방향(Z)에서 완전히 중첩할 수 있다. 제2 및 제3 활성 패턴들(112a, 113b)은 도 8 내지 도 9b를 참조하여 상술한 것과 동일하거나 유사하고, 제4 활성 패턴들(114a)은 도 6 내지 도 7를 참조하여 상술한 것과 동일하거나 유사하다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다. 도 12a 및 도 12b는 도 4a 및 도 4c에 대응하는 영역을 도시한다.
도 12a 및 도 12b를 참조하면, 반도체 소자(100d)는, 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 일 실시예에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 3a 내지 도 4d를 참조하여 상술한 것과 같이, 기판(101), 절연성 패턴들(FLD), 층간 절연층들(120), 게이트 전극들(130), 채널 구조물들(CH) 및 더미 채널 구조물들(DCH), 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 상부 분리 영역(SS), 및 하부 분리 영역(GS)을 포함할 수 있다. 메모리 셀 영역(CELL)은 도 3a 내지 도 11b를 참조하여 상술한 것과 같은 다양한 실시예들에 따른 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 배선 라인들(280)을 포함할 수 있다.
기저 기판(201)은 제1 방향(X)과 제2 방향(Y)으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 절연층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 기저 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 기저 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 메모리 셀 영역(CELL)의 게이트 전극들(130)은 도시되지 않은 영역에서, 주변 회로 영역(PERI)을 관통하는 별도의 관통 영역 및 상기 관통 영역 내의 관통 비아를 통해 주변 회로 영역(PERI)의 회로 소자들(220)과 연결될 수 있다.
도 13a 내지 도 17c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 평면도 및 단면도들이다.
도 13a 내지 도 13d를 참조하면, 제2 영역(R2)에서, 기판(101) 내에 절연성 패턴들(FLD)을 형성할 수 있다.
기판(101)의 일부를 이방성 식각하여 트렌치 영역들을 형성할 수 있다. 상기 트렌치 영역들은 종횡비에 의해, 하부로 갈수록 폭이 좁아질 수 있다. 다음으로, 상기 트렌치 영역들 내에 절연성 물질을 매립한 후 기판(101)의 상면을 따라 평탄화하는 공정이 수행될 수 있다.
절연성 패턴들(FLD)은 제2 영역(R2)에서 소정의 패턴을 갖도록 형성될 수 있다. 절연성 패턴들(FLD)은 기판(101)의 활성 구조물(ACT)을 정의할 수 있다. 활성 구조물(ACT)은 제2 영역(R2)에서 기판(101)에 트렌치 영역들이 형성되지 않은 영역들에 대응될 수 있다.
활성 구조물(ACT)은 도 13a에 도시된 것과 같이, 제1 내지 제4 활성 패턴들(111, 112, 113, 114)을 갖도록 형성될 수 있다. 제1 내지 제4 활성 패턴들(111, 112, 113, 114)은 절연성 패턴들(FLD)의 바닥면들보다 상부로 돌출된 형상을 가질 수 있다. 제1 내지 제4 활성 패턴들(111, 112, 113, 114)은 상기 트렌치 영역들의 종횡비에 의해, 상부로 갈수록 폭이 좁아질 수 있다.
도 14a 내지 도 14d를 참조하면, 기판(101) 상에 희생층들(129) 및 층간 절연층들(120)을 교대로 적층하여 예비 적층 구조물(PST)을 형성할 수 있다. 희생층들(129)이 제1 방향(X)에서 서로 다른 길이로 연장되도록 희생층들(129) 및 층간 절연층들(120)의 일부를 제거할 수 있다. 상부 희생층들(129)의 일부를 관통하는 상부 절연층(103)을 형성할 수 있다.
희생층들(129)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(129)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(129)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 층간 절연층들(120) 및 희생층들(129)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제2 영역(R2)에서 상부의 희생층들(129)이 하부의 희생층들(129)보다 짧게 연장되도록, 희생층들(129)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(129)은 계단 형상을 이룰 수 있다. 실시예들에 따라, 희생층들(129)이 상부의 희생층들(129)보다 길게 연장되어 노출되는 영역들에 희생층들(129)을 이루는 물질을 추가로 증착하여, 희생층들(129)이 단부에서 상대적으로 두꺼운 두께를 갖도록 형성할 수 있다.
희생층들(129) 및 층간 절연층들(120)을 형성하는 과정에서, 최하부의 희생층(129)을 형성한 후 패터닝 공정 및 절연 물질의 증착 공정을 수행하여, 도 14b 및 도 14d에 도시된 것과 같이, 하부 절연층(160)을 포함하는 하부 분리 영역(GS)을 형성할 수 있다. 하부 절연층(160)은 희생층들(129)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다.
상부 절연층(103)을 형성하기 이전에, 희생층들(129) 및 층간 절연층들(120)의 예비 적층 구조물(PST)을 덮는 제1 캡핑 절연층(171)을 형성할 수 있다. 별도의 마스크층을 이용하여 상부 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생층들(129) 및 층간 절연층들(120)을 제거할 수 있다. 희생층들(129) 및 층간 절연층들(120)이 제거된 영역에 절연 물질을 증착하여, 상부 절연층(103)을 형성할 수 있다. 상부 절연층(103)은 희생층들(129)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있으며, 예를 들어, 층간 절연층(120)과 동일한 물질로 이루어질 수 있다.
제1 캡핑 절연층(171)은 기판(101)의 상면 일부, 제1 영역(R1) 상에서 최상위 희생층(129)의 상면, 및 제2 영역(R2) 상에서 계단 형상을 이루는 희생층들(129)의 상면들을 덮도록 형성할 수 있다.
도 15a 내지 도 15d를 참조하면, 희생층들(129) 및 층간 절연층들(120)의 예비 적층 구조물(PST)을 관통하는 채널 구조물(CH) 및 더미 채널 구조물(DCH)을 형성할 수 있다. 희생층들(129)과 층간 절연층들(120)의 예비 적층 구조물(PST)을 관통하는 개구부들(OP1, OP2a, OP2b)을 형성할 수 있다.
채널 구조물들(CH) 및 더미 채널 구조물들(DCH)은 희생층들(129) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 기판(101)의 제1 영역(R1)에 형성되고, 더미 채널 구조물들(DCH)은 제2 영역(R2)에 형성될 수 있다. 더미 채널 구조물들(DCH)은 절연성 패턴들(FLD)의 적어도 일부를 관통하도록 형성될 수 있다. 예시적인 실시예들에서, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다만, 실시예들에 따라, 더미 채널 구조물들(DCH)은 절연성 패턴들(FLD)을 완전히 관통하지 않고 절연성 패턴들(FLD) 내로만 연장되어, 기판(101)과 접촉되지 않을 수도 있을 것이다.
채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 내에, 에피택셜층(105), 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150) 및 채널 패드들(155)을 형성할 수 있다. 더미 채널 구조물들(DCH) 외에, 채널 구조물들(CH)과 함께 제1 영역(R1)에 더미 채널 구조물들이 더 배치되는 경우, 상기 더미 채널 구조물들도 본 단계에서 채널 구조물들(CH)과 함께 형성될 수 있다.
에피택셜층(105)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(105)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(105)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 더미 채널 구조물들(DCH) 내에서 에피택셜층들(105)은 상단이 절연성 패턴들(FLD) 내에 위치하며, 측면의 적어도 일부가 절연성 패턴들(FLD)으로 둘러싸이도록 형성될 수 있다. 이에 의해, 더미 채널 구조물들(DCH) 내에서 에피택셜층들(105)은 희생층들(129)로부터 이격되어 위치할 수 있다.
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 충전하도록 형성되며, 절연 물질일 수 있다.
개구부들(OP1, OP2a, OP2b)은 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 개구부들(OP1, OP2a, OP2b)의 형성 전에, 하부 구조물들의 보호를 위하여, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 상에 제1 캡핑 절연층(171)을 추가로 형성할 수 있다. 개구부들(OP1, OP2a, OP2b)은 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에 대응되는 위치에 트렌치 형태로 형성될 수 있다. 본 단계에서, 개구부들(OP1, OP2a, OP2b)의 하부에서는 기판(101)이 노출될 수 있다.
제1 개구부(OP1)는 제1 및 제2 영역(R1, R2) 전체를 따라 제1 방향(X)으로 연장될 수 있다. 제1 개구부(OP1)는 제1 활성 패턴들(111)의 상부를 일부 리세스하거나 제1 활성 패턴들(111)의 상면에 접하도록 형성될 수 있다.
제2 중앙 개구부(OP2a)는 제1 영역(R1)에서 제2 영역(R2)의 일부로 제1 방향(X)을 따라 연장되고, 이와 이격되어 제2 영역(R2)에서 다시 하나로 연장될 수 있다. 제2 중앙 개구부(OP2a)는 제2 및 제3 활성 패턴들(112, 113)의 상부를 일부 리세스 하거나 제2 및 제3 활성 패턴들(112, 113)의 상면에 접하도록 형성될 수 있다. 제2 중앙 개구부(OP2a)는 절연성 패턴들(FLD)의 일부를 관통하도록 형성될 수 있다. 이에 따라, 제2 중앙 개구부(OP2a)는 서로 다른 높이에 위치한 제1 바닥면(BS1) 및 제2 바닥면(BS2)을 형성할 수 있다. 제2 바닥면(BS2)은 기판(101)의 최상부면을 기준으로 제1 바닥면(BS1)보다 아래에 위치할 수 있다. 제2 중앙 개구부(OP2a)는 제1 바닥면(BS1) 및 제2 바닥면(BS2)을 연결하는 경사진 하부 측면을 가질 수 있다.
제2 보조 개구부(OP2b)는 제2 영역(R2)에만 형성될 수 있다. 제2 보조 개구부(OP2b)는 제1 방향(X)을 따라 연장되고, 복수 개로 형성될 수 있다. 제2 보조 개구부(OP2b)는 기판(101)의 절연성 패턴들(FLD)의 배치에 따라 수직 깊이가 서로 다를 수 있다. 예를 들어, 절연성 패턴들(FLD)을 관통하는 제2 보조 개구부(OP2b)의 수직 깊이는 제4 활성 패턴들(114)과 접하는 제2 보조 개구부(OP2b)의 수직 깊이보다 클 수 있다. 실시예들에 따라, 하나의 제2 보조 개구부(OP2b)에서 제2 중앙 개구부(OP2a)와 같이 서로 다른 높이에 위치한 바닥면들이 형성될 수도 있다.
도 16a 내지 도 16c를 참조하면, 개구부들(OP1, OP2a, OP2b)을 통해 희생층들(129)을 제거할 수 있다.
희생층들(129)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있으며, 상기 측면 개구부들을 통해 채널 구조물들(CH)의 게이트 유전층(145)의 일부 측벽들 및 층간 절연층(120)의 측면들이 노출될 수 있다. 본 단계에서, 희생층들(129)이 제거된 후, 층간 절연층(120)의 적층 구조물은 안정성이 떨어질 수 있으나, 개구부들(OP1, OP2a, OP2b)이 이격된 영역들, 채널 구조물들(CH), 및 더미 채널 구조물들(DCH)에 의해 상기 적층 구조물이 보다 안정적으로 지지될 수 있다.
도 17a 내지 도 17를 참조하면, 희생층들(129)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다. 게이트 전극들(130)을 형성하기 이전에 희생층들(129)이 제거된 영역에 확산 방지막(133)을 형성할 수 있다. 개구부들(OP1, OP2a, OP2b) 내에 분리 절연층(107)을 형성할 수 있다.
게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 개구부들(OP1, OP2a, OP2b)은 게이트 전극들(130)을 형성하기 위한 물질의 전달 패스를 제공할 수 있다. 제1 방향(X)에서 일직선 상에 이격되어 배치되는 제2 개구부들(OP2a, OP2b)의 사이에는 게이트 전극들(130)이 분리되지 않고 연결되어 게이트 연결부들이 형성될 수 있다. 게이트 전극들(130)을 형성한 후 개구부들(OP1, OP2a, OP2b) 내에 증착된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수도 있다.
분리 절연층(107)은 절연 물질을 포함할 수 있다. 분리 절연층(107)은 개구부들(OP1, OP2a, OP2b)의 측벽들을 덮도록 형성될 수 있다. 분리 절연층(107)은 개구부들(OP1, OP2a, OP2b)의 바닥면들을 덮도록 형성된 후, 하부의 일부를 제거할 수도 있다. 또는 분리 절연층(107)의 하부의 일부를 제거하는 과정에서 개구부들(OP1, OP2a, OP2b)의 바닥면이 분리 절연층(107)의 하단들보다 아래로 더 연장될 수 있다. 이 경우, 도 5a에 도시된 것과 같이, 도전층(109)이 분리 절연층(107)의 하단보다 낮은 레벨에 위치한 하단을 갖도록 형성될 수 있다.
다음으로, 도 3b 내지 도 4d를 함께 참조하면, 개구부들(OP1, OP2a, OP2b) 내에 도전층(109)을 형성할 수 있다. 이후에, 채널 구조물들(CH) 상에 채널 콘택 플러그들 및 비트 라인들과 같은 상부 배선 구조물을 더 형성할 수 있다.
도전층(109)은 도전성 물질을 포함할 수도 있다. 이에 의해 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)이 형성될 수 있으며, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 동일한 공정 단계에서 형성되어 서로 동일한 구조를 가질 수 있다.
도 18a는 도 6 내지 도 7c의 반도체 소자(100a)를 제조하기 위해, 기판(101) 내에 절연성 패턴들(FLD1) 및 활성 패턴들(ACT1)을 형성하는 과정을 도시한다. 이후, 도 14a 내지 도 15d를 참조하여 상술한 공정을 동일하게 수행하여 반도체 소자(100a)를 제조할 수 있다.
절연성 패턴들(FLD1)은 제1 영역(R1)에 인접한 제2 영역(R2)에서 차지하는 면적이 증가하도록 형성할 수 있다. 활성 구조물(ACT1)은 제2 중앙 분리 영역(MS2a_1)(도 4a 참조)이 형성될 위치의 하부에 배치된 제2 활성 패턴들(112)을 포함하지 않을 수 있다.
도 18b는 도 8 내지 도 9b의 반도체 소자(100b)를 제조하기 위해, 기판(101) 내에 절연성 패턴들(FLD2) 및 활성 패턴들(ACT2)을 형성하는 과정을 도시한다. 이후, 도 14a 내지 도 15d를 참조하여 상술한 공정을 동일하게 수행하여 반도체 소자(100b)를 제조할 수 있다.
절연성 패턴들(FLD2)은 제1 분리 영역들(MS1) 및 제2 중앙 분리 영역들(MS2a)(도 3c 참조)이 형성될 위치의 하부에는 형성되지 않을 수 있다. 절연성 패턴들(FLD2)은 제2 보조 분리 영역들(MS2b)(도 3c 참조)이 형성될 위치의 하부에만 형성될 수 있다.
도 18c는 도 10 내지 도 11b의 반도체 소자(100c)를 제조하기 위해, 기판(101) 내에 절연성 패턴들(FLD3) 및 활성 패턴들(ACT3)을 형성하는 과정을 도시한다. 이후 도 14a 내지 도 15d를 참조하여 상술한 공정을 동일하게 수행하여 반도체 소자(100c)를 제조할 수 있다.
절연성 패턴들(FLD3)은 제1 분리 영역들(MS1) 및 제2 중앙 분리 영역들(MS2a)(도 3c 참조)이 형성될 위치의 하부에는 형성되지 않을 수 있다. 절연성 패턴들(FLD3)은 제2 보조 분리 영역들(MS2b)(도 3c 참조) 중 제1 영역(R1)으로부터 제1 방향(X)을 따라 세 번째 또는 그 이상 위치한 제2 보조 분리 영역들(MS2b)이 형성될 위치의 하부에는 형성되지 않을 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
ACT: 활성 구조물 CH: 채널 구조물
DCH: 더미 채널 구조물 FLD: 절연성 패턴들
GS: 하부 분리 영역 MC: 콘택 플러그
MS1: 제1 분리 영역 MS2a, MS2b: 제2 분리 영역
SS: 상부 분리 영역 101: 기판
103: 상부 절연층 105: 에피택셜층
107: 분리 절연층 109: 도전층
111: 제1 활성 패턴 112: 제2 활성 패턴
113: 제3 활성 패턴 114: 제4 활성 패턴
120: 층간 절연층 129: 희생층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 절연층
155: 채널 패드 160: 하부 절연층
171: 제1 캡핑 절연층 172: 제2 캡핑 절연층

Claims (20)

  1. 제1 영역 및 제2 영역을 갖는 기판;
    상기 제2 영역에서 상기 기판 내에 배치되어 상기 기판의 활성 구조물을 정의하는 절연성 패턴들;
    상기 기판 상에 교대로 반복적으로 적층된 층간 절연층들 및 게이트 전극들을 포함하는 적층 구조물;
    상기 적층 구조물을 관통하고, 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향을 따라 서로 이격되어 배치된 제1 분리 영역들;
    상기 제1 분리 영역들의 사이에서 상기 적층 구조물을 관통하고, 상기 제1 방향으로 연장되고, 상기 제1 방향에서 서로 이격된 제2 중앙 분리 영역들;
    상기 제2 영역 상에서 상기 적층 구조물을 관통하고, 상기 제1 분리 영역들과 상기 제2 중앙 분리 영역들로부터 상기 제2 방향을 따라 이격되어 배치되고, 상기 제1 방향에서 서로이격된 제2 보조 분리 영역들; 및
    상기 제1 영역 상에서 상기 적층 구조물을 관통하는 채널 구조물들;을 포함하되,
    상기 활성 구조물은 상기 제2 영역의 상기 절연성 패턴들의 사이에서 상기 제1 분리 영역들과 접하며 상기 제1 방향으로 연장되는 제1 활성 패턴들 및 상기 제1 활성 패턴들의 사이에서 상기 제1 활성 패턴들보다 짧은 길이로 연장되는 제2 활성 패턴들을 포함하고,
    상기 제2 중앙 분리 영역들 중 적어도 하나는, 상기 제2 활성 패턴과 접하는 제1 부분 및 상기 절연성 패턴을 관통하여 상기 기판과 접하는 제2 부분을 포함하고,
    상기 제2 부분의 하단은 상기 제1 부분의 하단보다 아래에 위치한 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 부분의 하단과 상기 제2 중앙 분리 영역의 상단 사이의 제2 수직 깊이는, 상기 제1 부분의 하단과 상기 제2 중앙 분리 영역의 상단 사이의 제1 수직 깊이보다 큰 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 및 제2 활성 패턴들은 상기 절연성 패턴들의 바닥면들보다 상부로 돌출된 형상을 갖고,
    상기 제2 중앙 분리 영역들 중 적어도 하나는 상기 제2 영역에서 상기 제2 활성 패턴의 측면의 일부와 접하면서 상기 절연성 패턴들의 상기 바닥면들 아래의 상기 기판과 접하도록 연장되는 반도체 소자.
  4. 제1 항에 있어서,
    상기 활성 구조물은,
    상기 제2 활성 패턴들의 각각이 연장되는 일 직선 상에서 상기 제2 활성 패턴과 상기 제1 방향에서 이격되고 상기 제1 방향으로 연장되는 제3 활성 패턴들; 및
    상기 제3 활성 패턴들의 사이 및 상기 제1 활성 패턴들과 상기 제3 활성 패턴들의 사이에 배치되는 제4 활성 패턴들을 더 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 제2 보조 분리 영역들은 상기 제1 방향을 따라 배치되는 제1 분리 그룹 및 제2 분리 그룹을 포함하고,
    상기 제1 분리 그룹은 상기 제2 분리 그룹보다 상기 제1 영역에 인접하고,
    상기 제1 분리 그룹의 상기 제2 보조 분리 영역들은 상기 절연성 패턴들을 관통하고, 상기 제2 분리 그룹의 상기 제2 보조 분리 영역들은 상기 제4 활성 패턴들과 접하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 분리 그룹의 상기 제2 보조 분리 영역들의 하단은 상기 제2 분리 그룹의 상기 제2 보조 분리 영역들의 하단보다 낮게 위치하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 분리 영역들, 상기 제2 중앙 분리 영역들, 및 상기 제2 보조 분리 영역들은 상기 기판과 직접 접촉하는 도전층 및 상기 도전층의 측면들을 덮는 분리 절연층을 각각 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제2 영역 상에서 상기 게이트 전극들 중 최하위의 게이트 전극의 일부를 관통하고, 상기 절연성 패턴들과 상기 제2 방향에서 중첩하는 하부 분리 영역을 더 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제2 중앙 분리 영역은 상기 하부 분리 영역의 일부를 관통하는 반도체 소자.
  10. 제1 영역 및 제2 영역을 갖는 기판;
    상기 제2 영역에서 상기 기판 내에 배치되어 상기 기판의 활성 패턴들을 정의하는 절연성 패턴들;
    상기 기판의 상면 상에 서로 이격되어 적층되고, 제1 방향으로 연장되는 게이트 전극들;
    상기 제1 방향으로 연장되고, 상기 게이트 전극들을 관통하여 상기 활성 패턴들과 접하는 제1 분리 영역들;
    상기 제1 분리 영역들의 사이에서 상기 제1 방향으로 연장되는 제2 분리 영역들; 및
    상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 채널 구조물들;을 포함하되,
    상기 제2 분리 영역들 중 적어도 하나는 상기 절연성 패턴들을 관통하여 상기 절연성 패턴들의 하부의 상기 기판과 접하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 절연성 패턴들을 관통하는 상기 제2 분리 영역의 하단은 상기 제1 분리 영역들의 하단보다 아래에 위치한 반도체 소자.
  12. 제10 항에 있어서,
    상기 제2 분리 영역의 하부는 절곡부를 갖는 반도체 소자.
  13. 제10 항에 있어서,
    상기 제2 분리 영역들 중 다른 하나는 상기 활성 패턴들과 접하도록 배치된 반도체 소자.
  14. 제10 항에 있어서,
    상기 제2 분리 영역들 중 적어도 하나는, 상기 제1 방향에 수직한 제2 방향을 따른 적어도 일 단면에서, 상기 제1 분리 영역들의 하단보다 아래에 위치한 하단을 갖는 반도체 소자.
  15. 제10 항에 있어서,
    상기 활성 패턴들은,
    상기 제1 분리 영역들의 하부에서 상기 제1 방향으로 연장되는 제1 활성 패턴들; 및
    상기 제1 방향을 따른 일 직선 상에 배치된 상기 제2 분리 영역들의 하부에서 상기 제1 방향을 따라 서로 이격되어 배치된 제2 활성 패턴 및 제3 활성 패턴을 포함하는 반도체 소자.
  16. 제10 항에 있어서,
    제2 분리 영역들은 상기 제1 영역에서 상기 제2 영역으로 연장되는 제2 중앙 분리 영역들 및 상기 제2 영역 상에서 연장되는 제2 보조 분리 영역들을 포함하고,
    상기 절연성 패턴들은 상기 제2 보조 분리 영역들 중 적어도 하나와 완전히 중첩하도록 배치된 반도체 소자.
  17. 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판 상에 서로 이격되어 적층된 게이트 전극들, 상기 게이트 전극들 중 몇몇은 상기 제2 영역 상에서 제1 방향을 따라 서로 다른 길이로 연장되고;
    상기 제1 방향으로 연장되고, 상기 게이트 전극들을 상기 제1 방향에 수직한 방향에서 이격시키는 제1 분리 영역들; 및
    상기 제1 분리 영역들의 사이에서 상기 제1 영역에서 상기 제2 영역으로 상기 제1 방향을 따라 연장되고, 상기 게이트 전극들을 관통하는 제2 분리 영역;을 포함하되,
    상기 제2 분리 영역은 상기 제2 영역에서 상기 제2 분리 영역의 상면으로부터 하부로 제1 수직 깊이에 위치한 제1 바닥면 및 상기 제2 분리 영역의 상면으로부터 하부로 제1 수직 깊이보다 큰 제2 수직 깊이에 위치한 제2 바닥면을 갖는 반도체 소자.
  18. 제17 항에 있어서,
    상기 제2 분리 영역은 상기 제1 바닥면과 상기 제2 바닥면을 연결하는 제1 측면을 갖는 반도체 소자.
  19. 제18 항에 있어서,
    상기 제2 분리 영역은 상기 제2 바닥면으로부터 상기 기판의 상부로 연장되는 제2 측면을 갖고,
    상기 제1 측면과 상기 제2 바닥면이 이루는 제1 각도는, 상기 제2 측면과 상기 제2 바닥면이 이루는 제2 각도보다 큰 반도체 소자.
  20. 제17 항에 있어서,
    상기 기판 내에 배치되고, 상기 제1 바닥면과 상기 제2 바닥면의 사이 레벨에 위치한 바닥면을 갖는 절연성 패턴을 더 포함하는 반도체 소자.

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