KR20070004352A - 반도체 소자의 게이트 산화막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로서, 특히 반도체 소자의 주변회로 영역 중 고전압 영역에 트렌치 식각 공정기술을 적용하여 제 1 및 제 2 게이트 산화막을 구분 형성함으로써, 고전압 영역과 저전압 영역의 표면단차 문제를 극복하여 고전압용 트랜지스터와 저전압용 트랜지스터를 평탄한 표면 위에서 형성할 수 있는 반도체 소자의 게이트 산화막 형성방법에 관한 것이다.
본 발명은 저전압용 트랜지스터가 형성되는 저전압 영역과, 고전압용 트랜지스터가 형성되는 고전압영역이 정의된 반도체 기판을 제공하는 단계; 상기 고전압영역의 반도체 기판에 트랜치를 형성하는 단계; 상기 형성된 트랜치에 제 1 게이트 산화막을 형성하는 단계; 상기 고전압 및 저전압 영역을 포함한 전체구조상부에 제 2 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 형성방법을 개시한다.
게이트 산화막, 브레이크다운 볼티지(Breakdown Voltage), 브레이크다운 타임(Breakdown Time)
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성 공정을 나타낸 단면도 이다.
도 2는 본 발명의 실시예에 따른 게이트 산화막 형성방법이 기존의 게이트 산화막 형성방법에 비해 브레이크다운 볼티지(BV)가 향상됨을 나타낸 그래프 이다.
도 3은 본 발명의 실시예에 따른 게이트 산화막 형성방법이 기존의 게이트 산화막 형성방법에 비해 브레이크다운 타임(BT)이 향상됨을 나타낸 그래프 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 패드산화막
104 : 패드 질화막 106 : 제 1 게이트 산화막
108 : 제 2 게이트 산화막
본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로서, 특히 반도체 소자의 주변회로 영역 중 고전압 영역에 트렌치 식각 공정기술을 적용하여 제 1 및 제 2 게이트 산화막을 구분 형성함으로써, 고전압 영역과 저전압 영역의 표면단차 문제를 극복하여 고전압용 트랜지스터와 저전압용 트랜지스터를 평탄한 표면 위에서 형성할 수 있는 반도체 소자의 게이트 산화막 형성방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자의 하나인 플래시 메모리 소자는 터널링(Tunneling)에 의한 데이터 저장 및 소거 역할을 수행하는 셀 영역과 이를 구동시키기 위한 주변회로 영역으로 구성되어 있다.
또한, 상기 주변회로 영역에는 저전압에 내성을 갖는 저전압 트랜지스터가 존재하는 저전압 영역과 터널링시 필요한 20볼트(V) 가량의 고전압 내성을 갖는 고전압 트랜지스터가 존재하는 고전압 영역으로 분리된다.
상기 고전압 트랜지스터의 경우, 고전압에 내성을 갖기 위해 저전압 영역의 게이트 산화막에 비해 3내지 5배 가량 두터운 약 300Å 이상의 산화막이 필요하기 때문에, 종래 반도체 소자의 게이트 산화막을 형성공정에 의하면 고전압 영역과 저전압 영역과의 표면단차가 유발되는 문제점이 있다.
또한, 이러한 상기 표면 단차는 후속 공정에서 평탄화 되지 못하고 계속 유지되기 때문에 후속 공정을 어렵게 만들고 소자 특성을 저하시키는 문제점이 있다.
따라서 고전압용 트랜지스터에 형성하는 게이트 산화막과 저전압용 트랜지스터에 형성하는 게이트 산화막 간의 표면단차를 최소화 시킬 수 있는 기술이 요구되고 있다.
본 발명의 목적은 반도체 소자의 주변회로 영역 중 고전압 영역에 트렌치 식 각 공정기술을 적용하여 제 1 및 제 2 게이트 산화막을 구분 형성함으로써, 고전압 영역과 저전압 영역의 표면단차 문제를 극복하여 고전압용 트랜지스터와 저전압용 트랜지스터를 평탄한 표면 위에서 형성할 수 있는 반도체 소자의 게이트 산화막 형성방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 트렌치 식각 공정기술과 제 1 및 제 2 게이트 산화막을 구분하여 형성하는 방법을 통해 고전압 영역 트랜지스터의 브레이크다운 볼티지(Breakdown Voltage; BV) 및 브레이크다운타임(Breakdown Time; BT) 특성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성방법을 제공함에 있다.
본 발명에 따른 게이트 산화막 형성 공정은 저전압용 트랜지스터가 형성되는 저전압 영역과, 고전압용 트랜지스터가 형성되는 고전압영역이 정의된 반도체 기판을 제공하는 단계; 상기 고전압영역의 반도체 기판을 식각하여 트랜치를 형성하는 단계; 상기 형성된 트랜치에 제 1 게이트 산화막을 형성하는 단계; 상기 고전압 및 저전압 영역을 포함한 전체구조상부에 제 2 게이트 산화막을 형성하는 단계를 포함한다.
상기 트랜치를 형성하는 공정은 상기 제공된 반도체 기판 상부에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계; 고전압영역의 상기 패드질화막 및 패드산화막을 제거하는 단계를 더 포함한다.
상기 형성된 패드산화막과 패드질화막의 두께의 비는 1:2 내지 1:10 으로 형성한다. 상기 트렌치를 형성하는 공정에서 패드산화막과 트렌치 두께와의 비는 1:1 내지 5:1 로 형성한다.
상기 트렌치 형성시 트렌치 두께와 길이의 비는 1:1 내지 1:100 으로 형성한다.상기 트렌치는 반도체 기판 표면에서 1 내지 50 ㎚ 오버 식각을 통해 형성한다. 상기 제 1 게이트 산화막의 두께는 20 내지 50 ㎚ 이다.
상기 제 1 게이트 산화막 형성 후, 평탄화 공정을 수행하여 기판의 표면 단차를 제거하는 단계를 포함한다. 여기서, 평탄화 공정은 화학적 기계적 연마(CMP) 공정을 수행하였다.
상기 제 1 및 제 2 게이트 산화막은 원자층 증착법(ALD)을 이용하여 형성한다. 상기 제 1 게이트 산화막과 제 2 게이트 산화막 두께의 비는 2:1 내지 10:1 이다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 산화막 형성 공정을 나타낸 단면도 이다. 도 1a는 셀 영역(Cell area)과 주변회로 영역(Peri area)으로 구분된 반도체기판(100)의 주변회로 영역에 패드산화막(102) 및 패드질화막(104)을 순차적으로 형성한 반도체 소자의 단면도 이다.
상기 주변회로 영역은 고전압(HV) 영역과 저전압(LV) 영역으로 구분되며, 각 영역에 적합한 트랜지스터가 선택적으로 형성될 수 있다.
도 1a를 참조하면, 고전압 영역(HV)의 패터닝을 위해 패드산화막(102)을 형성한 후 그 위에 하드 마스크 역할을 하는 패드질화막(104)을 형성한다. 상기 패드 질화막(104)은 실리콘 질화막(Si3N4) 또는 산화 질화막(SiON)으로 형성한다.
상기 형성된 패드산화막(102)과 패드질화막(104)의 두께의 비는 1:2 내지 1:10 으로 형성한다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 고전압(HV) 영역을 개방하고 저전압(LV) 영역을 차폐하는 포토레지스트 패턴(미도시)을 형성한다.
상기 패턴을 이용하여 고전압 역역의 패드질화막(104)을 패터닝한 후, 다시 상기 패터닝된 패드질화막(104)을 이용하여 건식 식각 방법으로 고전압 영역의 패드산화막(102) 패터닝한 다음, 상기 포토레지스트 패턴(미도시)을 제거한다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 패터닝된 패드질화막(104) 및 패드산화막(102)을 이용하여 선택비가 우수한 건식 식각 방법으로 반도체기판(100) 상부를 200 내지 400 Å정도로 얇게 식각하여 트렌치를 형성한다.
공정설명의 편의상 고전압 영역의 패드질화막(104)과 패드산화막(102)이 제거된 후, 트랜치가 형성되는 것으로 설명하였으나, 상기 패드질화막(104)을 패터닝하여 상기 패드산화막(102) 및 트렌치를 동시에 형성할 수도 있다.
상기 트렌치 형성시 패드산화막(102)과 트렌치 두께와의 비는 1:1 내지 5:1 로 형성하며, 트렌치 두께와 길이의 비는 1:1 내지 1:100 로 형성한다.
또한, 상기 트렌치는 반도체 기판(100) 표면에서 1 내지 50 ㎚ 오버 식각을 통해 형성한다.
상기 트렌치를 형성한 후에는 남아있는 패드질화막(104) 및 패드산화막(102)을 제거하는데, 상기 패드질화막(104)은 인산(H3PO4) 용액을 사용하여 스트립 하여 제거할 수 있고, 패드산화막(102)은 DHF 용액이나 BOE(Buffer Oxide Etchant) 용액을 이용하여 제거한다.
여기서, 상기 DHF 용액은 희석된(Diluted) HF용액으로 예를들면, 물과 HF 가 50 : 1 정도의 비율로 희석된 HF용액이다. 또한, BOE 용액은 HF와 NH4F가 1 : 300 정도로 혼합된 용액이다.
도 1d는 도 1c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1d를 참조하면, 고전압 영역에 형성된 트렌치를 포함한 전체구조상부에 제 1 게이트 산화막(106)을 형성한다.
이때, 상기 제 1 게이트 산화막(106)은 H2 와 O2가스를 이용한 습식 방법을 이용하거나 라디칼(Radical) 산화막을 이용하여 약 20 내지 50 ㎚ 의 두께로 형성할 수 있다.
또한, 상기 제 1 게이트 산화막(106)은 원자층 증착방법(Atomic Layer Deposition : ALD)이나 막질이 우수하게 증착될 수 있는 장비를 이용할 수 있다.
상기 원자층 증착방법(ALD)은 박막을 형성할 때, 반도체기판 또는 증착된 박막에 최초로 공급되는 화합물 및 그 화합물과 화학 반응을 일으키는 물질의 주기적 공급을 통한 화학적 치환을 이용하여 박막을 형성하는 방법이다.
상기 원자층 증착방법에 의하면 화학적 치환을 통하여 생긴 화합물을 원자층 단위로 조절할 수 있기 때문에, 두께가 얇은 막을 형성할 수 있을 뿐만이 아니라, 그 두께를 조절하기가 용이하다. 그리고 기판의 면적이 넓은 경우에도 균일한 두께의 막을 형성할 수가 있다. 또한, 원자층 증착방법은 막이 형성되는 곳의 토포그래피(topography)에 상관없이 우수한 스텝 커버리지 특성을 보여준다.
도 1e는 도 1d의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1e를 참조하면, 반도체기판(100) 상부 전체에 증착된 제 1 게이트 산화막(106)은 고전압 소자영역만 형성시키기 위해 HSS(High Selectivity Slurry)를 이용한 화학적 기계적 연마(CMP)공정을 이용하거나 선택비가 좋은 에치백(Etch Back) 공정을 실시한다.
따라서, 상기 공정을 실시한 후에 상기 제 1 게이트 산화막(106)은 고전압 영역에만 존재하게 된다.
도 1f는 도 1e의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1f를 참조하면, 도 1e의 공정을 마친 전체구조상부에 제 2 게이트 산화막(108)을 형성함으로써 고전압 영역과 저전압 영역간의 표면단차가 없는 평탄한 표면을 갖게된다.
상기와 같은 도 1a 내지 도 1f의 공정을 진행하면, 제 1 게이트 산화막(106) 및 제 2 게이트 산화막(108)이 형성된 고전압 영역에서는 고전압 트랜지스터를 형성할 수 있고, 제 2 게이트 산화막이 형성된 저전압 영역에서는 저전압용 트랜지스터를 표면단차 없이 형성할 수 있게 된다.
도 2는 본 발명의 실시예에 따른 게이트 산화막 형성방법이 기존의 게이트 산화막 형성방법에 비해 브레이크다운 볼티지(BV)가 향상됨을 나타낸 그래프 이다.
도 2를 참조하면, 그래프의 수직축(Y축)은 암페어(A) 단위의 전류를 나타내고, 그래프의 수평축(X축)은 볼트(V) 단위의 임의 유닛을 나타낸다.
기존의 게이트 산화막 형성방법에 의한 소자는 약 10-12 A 의 전류를 유지하다가 약 23 V 의 브레이크다운 볼티지(BV)를 갖게되나, 본 발명의 실시예에 따른 게이트 산화막 형성방법에 의해 제조된 소자는 약 20 V 의 브레이크다운 볼티지(BV)를 갖게되어 브레이크다운 볼티지가 향상됨을 알 수 있다.
도 3은 본 발명의 실시예에 따른 게이트 산화막 형성방법이 기존의 게이트 산화막 형성방법에 비해 브레이크다운 타임(BT)이 향상됨을 나타낸 그래프 이다.
도 3을 참조하면, 그래프의 수직축(Y축)은 퍼센테이지(%) 단위의 누적확률분포(Cumulative Probability)를 나타내고, 그래프의 수평축(X축)은 a.u 단위의 브레이크다운 타임(Breakdown Time)을 나타낸다.
본 발명의 실시예에 따른 게이트 산화막 형성방법에 의해 제조된 소자는 기존의 게이트 산화막 형성방법에 의해 제조된 소자 보다 어느 특정 시간에서 고른 누적확률분포를 갖게되므로 페일(fail)이 적어진다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술 적 사상에 의해 정해져야 할 것이다.
본 발명은 반도체 소자의 주변회로 영역 중 고전압 영역에 트렌치 식각 공정기술을 적용하여 제 1 및 제 2 게이트 산화막을 구분 형성함으로써, 고전압 영역과 저전압 영역의 표면단차 문제를 극복하여 고전압용 트랜지스터와 저전압용 트랜지스터를 평탄한 표면 위에서 형성할 수 있다.
또한, 표면 단차가 없이 고전압 트랜지스터 영역에는 두꺼운 게이트 산화막을, 저전압 트랜지스터 영역에는 고전압 트랜지스터 영역보다 얇은 산화막을 형성하여 영역별로 적합한 게이트 산화막 두께를 선택할 수 있다.
또한, 본 발명은 트렌치 식각 공정기술과 제 1 및 제 2 게이트 산화막을 구분하여 형성하는 방법을 통해 고전압 영역 트랜지스터의 브레이크다운 볼티지(Breakdown Voltage; BV) 특성 및 브레이크다운 타임(Breakdown Time) 특성을 향상시킬 수 있다.
Claims (10)
- 저전압용 트랜지스터가 형성되는 저전압 영역과, 고전압용 트랜지스터가 형성되는 고전압영역이 정의된 반도체 기판을 제공하는 단계;상기 고전압영역의 반도체 기판에 트랜치를 형성하는 단계;상기 형성된 트랜치에 제 1 게이트 산화막을 형성하는 단계;상기 고전압 및 저전압 영역을 포함한 전체구조상부에 제 2 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1항에 있어서,상기 트랜치를 형성하는 공정은 상기 제공된 반도체 기판 상부에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계;고전압영역의 상기 패드질화막 및 패드산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 2항에 있어서,상기 형성된 패드산화막과 패드질화막의 두께의 비는 1:2 내지 1:10 으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 2항에 있어서,상기 트렌치를 형성하는 공정에서 패드산화막과 트렌치 두께와의 비는 1:1 내지 5:1 로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1항에 있어서,상기 트렌치 형성시 트렌치 두께와 길이의 비는 1:1 내지 1:100 으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1항에 있어서,상기 트렌치는 반도체 기판 표면에서 1 내지 50 ㎚ 오버 식각을 통해 형성되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1항에 있어서,상기 제 1 게이트 산화막의 두께는 20 내지 50 ㎚ 인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1항에 있어서,상기 제 1 게이트 산화막 형성 후, 화학적 기계적 연마(CMP) 공정을 실시하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1항에 있어서,상기 제 1 및 제 2 게이트 산화막은 원자층 증착법(ALD)을 이용하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1항에 있어서,상기 제 1 게이트 산화막과 제 2 게이트 산화막 두께의 비는 2:1 내지 10:1 인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
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| KR1020050059870A KR20070004352A (ko) | 2005-07-04 | 2005-07-04 | 반도체 소자의 게이트 산화막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050059870A KR20070004352A (ko) | 2005-07-04 | 2005-07-04 | 반도체 소자의 게이트 산화막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070004352A true KR20070004352A (ko) | 2007-01-09 |
Family
ID=37870614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050059870A KR20070004352A (ko) | 2005-07-04 | 2005-07-04 | 반도체 소자의 게이트 산화막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070004352A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112185838A (zh) * | 2020-10-27 | 2021-01-05 | 上海华虹宏力半导体制造有限公司 | 测试结构的制造方法 |
| US10937797B2 (en) | 2018-04-03 | 2021-03-02 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices |
-
2005
- 2005-07-04 KR KR1020050059870A patent/KR20070004352A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10937797B2 (en) | 2018-04-03 | 2021-03-02 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices |
| CN112185838A (zh) * | 2020-10-27 | 2021-01-05 | 上海华虹宏力半导体制造有限公司 | 测试结构的制造方法 |
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